KR20020071061A - 엘디디 구조를 갖는 씨모스 박막 트랜지스터 및 그의제조방법 - Google Patents
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Abstract
Description
Claims (10)
- 제1마스크를 이용하여 절연기판의 제1도전형 및 제2도전형의 박막 트랜지스터 영역상에 폴리실리콘막을 각각 형성하는 단계와;상기 폴리실리콘막을 포함한 기판상에 게이트 절연막, 게이트 전극물질 및 캡핑층을 순차 형성하는 단계와;제2마스크를 이용하여 상기 제1도전형의 박막 트랜지스터영역의 상기 게이트 전극물질 및 캡핑층을 식각하여 제1도전형의 박막 트랜지스터의 게이트 전극을 형성하는 단계와;상기 제2마스크를 이용하여 상기 제1도전형의 박막 트랜지스터영역의 폴리실리콘막으로 제1도전형의 저농도 불순물을 이온주입하여 저농도의 소오스/드레인 영역을 형성하는 단계와;제3마스크를 이용하여 상기 제1도전형의 박막 트랜지스터영역의 폴리실리콘막으로 상기 제1도전형의 고농도 불순물을 이온주입하여 고농도의 소오스/드레인 영역을 형성하고 저농도 소오스/드레인 영역을 한정하는 단계와;제4마스크를 이용하여 상기 제2도전형의 박막 트랜지스터 영역의 전극물질 및 캡핑층을 식각하여 제2도전형의 박막 트랜지스터의 게이트전극을 형성하는 단계와;상기 제4마스크를 이용하여 상기 제2도전형의 박막 트랜지스터영역의 폴리실리콘막으로 제2도전형의 고농도 불순물을 이온주입하여 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 LDD 구조를 갖는 CMOS 박막 트랜지스터의 제조방법.
- 제1항에 있어서, 상기 폴리실리콘막을 형성한 후 문턱전압조절을 위한 채널도핑공정을 추가로 수행하는 것을 특징으로 하는 LDD 구조를 갖는 CMOS 트랜지스터의 제조방법.
- 제1항에 있어서, 상기 제1도전형의 박막 트랜지스터는 LDD 구조를 갖으며, 상기 제2도전형의 박막 트랜지스터는 통상적인 구조를 갖는 것을 특징으로 하는 LDD 구조를 갖는 CMOS 트랜지스터의 제조방법.
- 제3항에 있어서, 상기 제1도전형의 박막 트랜지스터는 N형 박막 트랜지스터이고, 상기 제2도전형의 박막 트랜지스터는 P형 박막 트랜지스터인 것을 특징으로 하는 LDD 구조를 갖는 CMOS 트랜지스터의 제조방법.
- 제4항에 있어서, 상기 제2마스크는 제1도전형의 박막 트랜지스터의 게이트전극을 형성함과 동시에 제1도전형의 박막 트랜지스터를 보호하기 위한 것임을 특징으로 하는 LDD 구조를 갖는 CMOS 트랜지스터의 제조방법.
- 제4항에 있어서, 상기 제4마스크는 제1도전형의 박막 트랜지스터를 보호함과동시에 제2도전형의 박막 트랜지스터의 게이트전극을 형성하기 위한 것임을 특징으로 하는 LDD 구조를 갖는 CMOS 트랜지스터의 제조방법.
- 제1항에 있어서, 상기 제1도전형의 박막 트랜지스터의 저농도 소오스/드레인 영역의 폭은 제3마스크의 폭에 따라 정해지는 것을 특징으로 하는 LDD 구조를 갖는 CMOS 트랜지스터의 제조방법.
- 제1항에 있어서, 상기 제2도전형의 박막 트랜지스터의 소오스/드레인 영역을 형성한 후 기판전면에 절연막을 형성하는 공정과;상기 절연막과 게이트 절연막을 식각하여 제1 및 제2도전형의 박막 트랜지스터의 게이트전극의 측벽에 스페이서를 형성함과 동시에 상기 제1 및 제2도전형의 고농도의 소오스/드레인 영역을 노출시키는 단계와;제5마스크를 이용하여 상기 제1 및 제2도전형의 박막 트랜지스터의 소오스/드레인영역과 직접 콘택되도록 제1 및 제2도전형의 박막 트랜지스터의 소오스/드레인전극을 각각 형성하는 단계를 더 포함하는 것을 특징으로 하는 LDD 구조를 갖는 CMOS 트랜지스터의 제조방법.
- 제8항에 있어서, 상기 캡핑층은 상기 제1 및 제2도전형의 박막 트랜지스터의 게이트 전극과 소오스/드레인전극간의 쇼트를 방지하기 위하여 산화막 또는 질화막중 하나를 포함하는 것을 특징으로 하는 LDD 구조를 갖는 CMOS 박막 트랜지스터의제조방법.
- 절연기판의 제1도전형 및 제2도전형의 박막 트랜지스터 영역상에 각각 형성된 제1 및 제2도전형의 박막 트랜지스터로 구성된 CMOS 박막 트랜지스터를 제조하는 방법에 있어서,상기 절연기판의 상기 제1 및 제2도전형의 박막 트랜지스터영역상에 각각 형성된 제1 및 제2폴리실리콘막과;상기 제1 및 제2폴리실리콘막상에 각각 형성되고, 게이트 절연막, 게이트 전극물질 및 캡핑층로 이루어진 제1 및 제2도전형의 박막 트랜지스터의 게이트전극과;상기 게이트전극의 양측 제1 및 제2폴리실리콘막에 각각 형성된 제1 및 제2도전형의 박막 트랜지스터의 고농도의 소오스/드레인 영역과;상기 제1 및 제2도전형의 박막 트랜지스터의 게이트전극의 양측에 각각 형성된 스페이서와;상기 제1도전형의 박막 트랜지스터의 스페이서하부의 제1폴리실리콘막에 형성된 제1도전형의 저농도 소오스/드레인 영역과;상기 제1 및 제2도전형의 박막 트랜지스터의 소오스/드레인 영역과 직접 콘택되도록 상기 기판의 상기 제1 및 제2도전형의 박막 트랜지스터영역상에 각각 형성된 제1 및 제2도전형의 박막 트랜지스터의 소오스/드레인 전극을 포함하는 것을 특징으로 하는 LDD 구조를 갖는 CMOS 박막 트랜지스터.
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