KR101892264B1 - 복수의 박막 트랜지스터를 갖는 표시 장치의 제조 방법 및 이 제조 방법에 의해 제조된 표시 장치 - Google Patents

복수의 박막 트랜지스터를 갖는 표시 장치의 제조 방법 및 이 제조 방법에 의해 제조된 표시 장치 Download PDF

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Abstract

박막 트랜지스터의 제조 방법은, 기판 위에 복수의 박막 트랜지스터 반도체층들을 형성하고, 상기 복수의 박막 트랜지스터 반도체층들을 덮도록 상기 기판 위에 절연막을 형성하고, 상기 절연막 위에 금속막을 적층 형성하고, 상기 금속막을 패터닝하여 상기 복수의 박막 트랜지스터 반도체층들에 각기 대응하는 마스크 패턴들 및 배선을 형성하고, 상기 복수의 박막 트랜지스터 반도체층들 중, 제1 박막 트랜지스터 반도체층에 대해, 상기 마스크 패턴들 중, 제1 마스크 패턴을 통해서 제1 이온을 주입하여 제1 박막 트랜지스터의 소스 영역/드레인 영역 및 액티브 영역을 동시에 형성하고, 그리고, 상기 복수의 박막 트랜지스터 반도체층들 중, 제2 박막 트랜지스터 반도체층에 있어, 소스 영역 및 드레인 영역이 형성될 부위에 상기 마스크 패턴들 중, 제2 마스크 패턴을 통해 제2 이온을 주입하여 제2 박막 트랜지스터의 소스 영역 및 드레인 영역을 형성하는 단계들을 포함한다.

Description

복수의 박막 트랜지스터를 갖는 표시 장치의 제조 방법 및 이 제조 방법에 의해 제조된 표시 장치{MENUFACTURING METHOD FOR DISPLAY DEVICE HAVING A PLAIRTY OF THIN FILM TRANSISTORS AND DISPLAY DEVICE FORMED THEREBY}
본 발명의 실시예는 박막 트랜지스터의 제조 방법에 관한 것이다.
유기 발광 표시 장치나 액정 표시 장치는 구동을 위해 박막 트랜지스터를 채용하고 있다. 이에 이들 장치의 원활한 구동을 위해서는 박막 트랜지스터가 양질의 상태로 제조되어야 하는 것이 무엇보다 중요하다.
표시 장치에 있어 박막 트랜지스터를 형성할 때에 이온 주입 공정에 사용되는 마스크로는 통상적으로 포토레지스트를 이용한다.
그러나, 포토레지스트를 사용할 때에는 포토레지트로부터 박막 트랜지스터에 불필요한 모바일 이온이 박막 트랜지스터의 반도체층으로 이동되어 해당 박막 트랜지스터의 구동에 악영향을 미칠 수 있다.
또한, 사용한 포토레지스트 마스크를 제거하기 위한 공정이 필수적으로 행해짐에 따라 이에 따른 공정 수 증가로 생산성이 저하되고, 포토레스트가 제거될 때 뒤따르는 세정 공정 등을 통해 박막 트랜지스터 부위가 오염될 확률이 많다.
본 발명의 실시예는 박막 트랜지스터의 형성을 위한 이온 주입시, 포토 레지스트 마스크를 사용하지 않고도 박막 트랜지스터를 형성할 수 있는 박막 트랜지스터의 제조 방법 및 이 제조 방법에 의해 제조된 박막 트랜지스터를 포함한 표시 장치를 제공한다.
본 발명의 실시예에 따른 박막 트랜지스터의 제조 방법은, 기판 위에 복수의 박막 트랜지스터 반도체층들을 형성하고, 상기 복수의 박막 트랜지스터 반도체층들을 덮도록 상기 기판 위에 절연막을 형성하고, 상기 절연막 위에 금속막을 적층 형성하고, 상기 금속막을 패터닝하여 상기 복수의 박막 트랜지스터 반도체층들에 각기 대응하는 마스크 패턴들 및 배선을 형성하고, 상기 복수의 박막 트랜지스터 반도체층들 중, 제1 박막 트랜지스터 반도체층에 대해, 상기 마스크 패턴들 중, 제1 마스크 패턴을 통해서 제1 이온을 주입하여 제1 박막 트랜지스터의 소스 영역/드레인 영역 및 액티브 영역을 동시에 형성하고, 그리고, 상기 복수의 박막 트랜지스터 반도체층들 중, 제2 박막 트랜지스터 반도체층에 있어, 소스 영역 및 드레인 영역이 형성될 부위에 상기 마스크 패턴들 중, 제2 마스크 패턴을 통해 제2 이온을 주입하여 제2 박막 트랜지스터의 소스 영역 및 드레인 영역을 형성하는 단계들을 포함한다.
상기 제1 박막 트랜지스터의 소스 영역/드레인 영역 및 액티브 영역의 형성시, 상기 제2 박막 트랜지스터의 반도체층 및 제2 마스크 패턴은 포토 레지스트에 의해 덮혀질 수 있다.
상기 제2 박막 트랜지스터의 소스 영역 및 드레인 영역의 형성시, 상기 제1 박막 트랜지스터의 반도체층 및 제1 마스크 패턴은 포토 레지스트에 의해 덮혀질 수 있다.
상기 제1 마스크 패턴과 상기 제2 마스크 패턴은, 서로 다른 높이를 가지고 형성될 수 있다.
상기 제1 마스크 패턴의 높이는 상기 제2 마스크 패턴의 높이보다 작을 수 있다.
상기 제1 마스크 패턴과 상기 제2 마스크 패턴은, 하프톤 노광법에 의해 형성될 수 있다.
상기 제1 마스크 패턴과 상기 제2 마스크 패턴이 각기, 상기 제1 박막 트랜지스터와 상기 제2 박막 트랜지스터의 게이트 전극을 이룰 수 있다.
상기 제1 박막 트랜지스터가 NMOS 박막 트랜지스터로, 상기 제2 박막 트랜지스터가 PMOS 박막 트랜지스터일 수 있다.
본 발명은 실시예에 따른 표시 장치는, 상기한 박막 트랜지스터의 제조 방법에 의해 제조된 박막 트랜지스터를 포함한다.
상기 표시 장치는 유기 발광 표시 장치 또는 액정 표시 장치일 수 있다.
본 발명의 실시예에 따르면, 박막 트랜지스터 구성을 위한 이온 주입시, 마스크로서 포토레지스트가 아닌 금속막을 이용하게 되므로, 반도체층으로 불필요한 이온이 이동되는 것을 막을 수 있어, 양질의 박막 트랜지스터를 제조할 수 있다. 이에 따라 본 실시예에 따라 제조된 박막 트랜지스터를 포함한 표시 장치는 안정적으로 구동되는 박막 트랜지스터에 의해 양질의 화상을 구현할 수 있게 된다.
또한, 박막 트랜지스터의 액티브 영역 도핑 공정을 통하여 채널 도핑의 효과로 문턱전압(Vth)의 미세 조정이 가능한 장점이 있다.
또한, 박막 트랜지스터에 대한 액티브 영역 및 소스/드레인 영역 형성을 위한 도핑 공정을 하나의 공정을 통해 이룰 수 있어, 공정 단순화에 따른 생산성 향상에 이점을 가질 수 있다.
또한, 박막 트랜지스터와 배선의 두께를 다르게 형성함으로써 배선의 저항이 감소하지 않는 장점이 있다.
도 1 내지 도 9는 본 발명의 일 실시예에 따른 표시 장치의 제조 과정을 순차적으로 나타낸 단면도들이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명의 실시예가 반드시 도시된 바에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다. 층, 막, 영역, 판 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 이는 다른 부분 바로 위에 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 도 1 내지 도 9를 참조하여 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법을 설명하도록 한다.
도 1을 참조하면, 기판(10) 위에 버퍼막(12)과 폴리 실리콘막(14)이 형성된다.
이후 폴리 실리콘막(14)은, 도 2에 도시한 바와 같이, 제1 마스크 공정을 통해 복수의 반도체층으로 형성되는 바, 여기서 반도체층들은 NMOS 박막 트랜지스터를 위한 제1 반도체층(16)과 PMOS 박막 트랜지스터를 위한 제2 반도체층(18)을 포함한다.
계속해서, 기판(10) 위에서는 소정의 두께를 가지고 제1 반도체층(16)과 제2 반도체층(18)을 덮으면서 게이트 절연막(20)이 형성되고, 이 게이트 절연막(20) 위에는 소정의 두께를 가지고 금속막(22)이 적층 형성된다. 여기서 금속막(22)은 이후 설명될 마스크 패턴으로 패터닝되어 게이트 전극을 이루기 위한 금속막으로서, 통상의 게이트 전극을 이루기 위한 물질로 형성될 수 있다.
도 3을 참조하면, 금속막(22)은 제2 마스크 공정을 통해 제1 반도체층(16)에 대응하는 제1 마스크 패턴(24)과 제2 반도체층(18)에 대응하는 제2 마스크 패턴(28)으로 패터닝된다. 본 실시예에서 제2 마스크 공정은, 하프톤 마스크를 이용한 하프톤 노광법으로 이루어지는 바, 이에 따라 제1 마스크 패턴(24)과 제2 마스크 패턴(28)은 그 높이가 서로 상이하게 이루어진다. 즉, 제1 마스크 패턴(24)의 높이(h1)가 제2 마스크 패턴(24)의 높이(h2)보다 작게 이루어진다.
물론, 게이트 절연막(20) 위에 형성된 제1 마스크 패턴(24)과 제2 마스크 패턴(28)의 최종 위치는, 각기 제1 반도체층(16)과 제2 반도체층(18)이 갖게 될 액티브 영역의 상부이다.
한편, 제2 마스크 공정을 통해 기판(10)에는 제2 마스크 패턴(24)과 같은 높이를 같은 패턴이 더욱 형성될 수 있는데, 이 패턴은 게이트 배선일 수 있다.
다음으로는 제1 반도체층(16)에 대한 채널 도핑 및 소스/드레인 영역의 형성을 위한 제1 이온 주입 공정이 실시된다. 이를 위해 도 4에 도시된 바와 같이, 먼저 제2 반도체층(18) 형성 영역에 대해서는, 게이트 절연막(20) 위로 제2 반도체층(18)과 제2 마스크 패턴(28)이 가려지도록 패터닝된 포토레지스트(30)가 형성된다.
이 상태에서, 제1 이온 주입 공정이 실시되는데, 그 결과, 제1 마스크 패턴(24)를 지나도록 도핑된 이온들은, 제1 반도체층(16)의 액티브 영역(32)을 형성하고, 제1 마스크 패턴(24)에 의해 가려지지 않는 부위를 지나도록 도핑된 이온들은 제1 반도체층(16)의 소스 영역(34) 및 드레인 영역(36)을 형성하게 된다. 이때 제1 이온은 n형 또는 p형 불순물일 수 있으며, 제1 마스크 패턴(24)을 관통하여 제1 반도체층(16)의 액티브 영역(32)에도 도핑됨으로써 제1 박막 트랜지스터는 문턱전압(Vth)의 미세 조정이 가능하게 된다. 따라서 제1 이온이 제1 마스크 패턴(24)을 관통할 수 있도록 제1 마스크 패턴(24)의 두께는 1000 Å 이하가 바람직하다. 이처럼, 제1 이온 주입 공정은 제3 마스크 공정으로서 제1 마스크 패턴(24)이 마스크로서 기능하면서 수행된다.
이를 통해 본 실시예에서는 제1 이온 주입 공정을 통해, 제1 반도체층(16)에 대한 액티브 영역 및 소스/드레인 영역에 대한 도핑을 일괄 수행할 수 있게 되는 바, 이는 하프톤 노광법을 통해 형성된 제1 마스크 패턴(24)에 의해 가능하다.
상기한 제1 이온 주입 공정이 끝나게 되면, 제2 반도체층(18) 및 제2 마스크 패턴(28)을 위한 포토레지스트(30)는 게이트 절연막(20)로부터 제거되고, 다음으로는 제2 반도체층(18)에 대한 제2 이온 주입 공정이 실시된다.
이를 위해 도 5에 도시된 바와 같이, 이번에는 제1 반도체층(16) 및 제1 마스크 패턴(24)을 가리도록 패터닝된 포토레지스트(38)가 게이트 절연막(20) 위에 형성된다. 이 상태에서 제2 반도체층(18)에 대한 제2 이온 주입 공정이 실시되는 바, 이 때, 제2 마스크 패턴(28)이 제2 반도체층(18)에 형성될 소스 영역(40) 및 드레인 영역(42)의 형성을 위한 마스크로서 기능한다. 제2 이온은 n형 또는 p형 불순물일 수 있으며, 제2 이온 주입 공정은 제1 이온 주입 공정과 다르게 제2 마스크 패턴(28)은 제1 마스크 패턴(24)의 비해 높은 높이(약, 1500 내지 3000 Å)를 가지므로 제2 이온이 제2 마스크 패턴(28)을 관통하지 못하므로 액티브 영역이 형성되지 않는다. 즉, 제2 이온 주입 공정은 제4 마스크 공정으로서 제2 마스크 패턴(28)을 마스크로 하여 수행된다.
상기한 과정을 통해 제2 반도체층(18)에 소스 영역(40) 및 드레인 영역(42)이 형성되면, 제1 반도체층(16)을 위한 포토레지스트(38)가 게이트 절연막(20)로부터 제거된다.
이처럼 형성된 제1 마스크 패턴(24)과 제2 마스크 패턴(28)은, 각기 제1 반도체층(16)과 제2 반도체층(18)에 대응하여, 제1 박막 트랜지스터와 제2 박막 트랜지스터를 위한 제1 게이트 전극(44) 및 제2 게이트 전극(46)으로서 마련된다.
이와 같이 하여 기판(10) 상에 제1,2 반도체층들(16)(18)과 제1,2 게이트 전극들(44)(46)이 형성되면, 제1,2 게이트 전극들(44)(46)을 덮도록 상기 게이트 절연막(20) 위에 층간 절연막(48)이 형성되고(도 6 참조), 이 층간 절연막(48)에는 제5 마스크 공정을 통해 각각의 소스 영역(34)(40) 및 드레인 영역(36)(42)에 대응하여 컨택홀들(50)(52)(54)(56)이 형성된다(도 7 참조).
계속해서, 층간 절연막(48) 위에 컨택홀들(50)(52)(54)(56)을 매우면서 소스/드레인 전극 위한 물질막(58)이 소정의 두께로 형성되고(도 8 참조), 이 물질막(58)은 제 6 마스크 공정을 통해 패터닝되어 각기 소스 전극(60)(64) 및 드레인 전극(62)(66)으로 형성된다(도 9 참조).
이와 같이, 기판(10) 상에 복수의 박막 트랜지스터들이 형성되면, 이후 공정은, 이들 박막 트랜지스터를 갖는 기판(10)을 포함한 표시 장치가 유기 발광 표시 장치 또는 액정 표시 장치로 이루어지냐에 따라 그에 따른 일련의 후속 공정이 이어지게 된다.
본 발명을 앞서 기재한 바에 따라 바람직한 실시예를 통해 설명하였지만, 본 발명은 이에 한정되지 않으며 다음에 기재하는 특허청구범위의 개념과 범위를 벗어나지 않는 한, 다양한 수정 및 변형이 가능하다는 것을 본 발명이 속하는 기술 분야에 종사하는 자들은 쉽게 이해할 것이다.
10: 기판 12: 버퍼막
16: 제1 반도체층 18: 제2 반도체층
20: 게이트 절연막 22: 금속막
24: 제1 마스크 패턴 28: 제2 마스크 패턴
30,38: 포토레지스트 34,40: 소스 영역
32: 액티브 영역 36,42: 드레인 영역
44,46: 게이트 전극

Claims (15)

  1. 기판 위에 복수의 박막 트랜지스터 반도체층들을 형성하고,
    상기 복수의 박막 트랜지스터 반도체층들을 덮도록 상기 기판 위에 절연막을 형성하고,
    상기 절연막 위에 금속막을 적층 형성하고,
    상기 금속막을 패터닝하여 상기 복수의 박막 트랜지스터 반도체층들에 각기 대응하는 마스크 패턴들과 배선을 형성하고,
    상기 복수의 박막 트랜지스터 반도체층들 중, 제1 박막 트랜지스터 반도체층에 대해, 상기 마스크 패턴들 중, 제1 마스크 패턴을 통해서 제1 이온을 주입하여 제1 박막 트랜지스터의 소스 영역/드레인 영역 및 액티브 영역을 동시에 형성하고, 그리고,
    상기 복수의 박막 트랜지스터 반도체층들 중, 제2 박막 트랜지스터 반도체층에 있어, 소스 영역 및 드레인 영역이 형성될 부위에 상기 마스크 패턴들 중, 제2 마스크 패턴을 통해 제2 이온을 주입하여 제2 박막 트랜지스터의 소스 영역 및 드레인 영역
    을 형성하는 단계들을 포함하고,
    상기 제1 마스크 패턴과 상기 제2 마스크 패턴은, 서로 다른 높이를 가지고 형성되는 박막 트랜지스터의 제조 방법
  2. 제1항에 있어서,
    상기 제1 박막 트랜지스터의 소스 영역/드레인 영역 및 액티브 영역의 형성시, 상기 제2 박막 트랜지스터의 반도체층 및 제2 마스크 패턴은 포토 레지스트에 의해 덮혀지는 박막 트랜지스터의 제조 방법.
  3. 제1항에 있어서,
    상기 제2 박막 트랜지스터의 소스 영역 및 드레인 영역의 형성시, 상기 제1 박막 트랜지스터의 반도체층 및 제1 마스크 패턴은 포토 레지스트에 의해 덮혀지는 박막 트랜지스터의 제조 방법.
  4. 삭제
  5. 제1항에 있어서,
    상기 제1 마스크 패턴의 높이가 상기 제2 마스크 패턴의 높이보다 작은 박막 트랜지스터의 제조 방법.
  6. 제1항에 있어서,
    상기 제1 마스크 패턴과 상기 제2 마스크 패턴은, 하프톤 노광법에 의해 형성되는 박막 트랜지스터의 제조 방법.
  7. 제1항에 있어서,
    상기 제1 마스크 패턴과 상기 제2 마스크 패턴이 각기, 상기 제1 박막 트랜지스터와 상기 제2 박막 트랜지스터의 게이트 전극으로 형성되는 박막 트렌지스터의 제조 방법.
  8. 제1항에 있어서,
    상기 제1 박막 트랜지스터가 NMOS 박막 트랜지스터인 박막 트랜지스터의 제조 방법.
  9. 제1항에 있어서,
    상기 제2 박막 트랜지스터가 PMOS 박막 트랜지스터인 박막 트랜지스터의 제조 방법.
  10. 제5항에 있어서,
    상기 배선은 상기 제1 마스크 패턴과 상기 제2 마스크 패턴 중 상기 제2 마스크 패턴의 높이와 같은 높이를 갖는 박막 트랜지스터의 제조 방법.
  11. 제1항에 의한 박막 트랜지스터의 제조 방법에 의해 제조된 박막 트랜지스터를 포함하고, 상기 제1 마스크 패턴과 상기 제2 마스크 패턴이 각기, 상기 제1 박막 트랜지스터의 게이트 전극과 상기 제2 박막 트랜지스터의 게이트 전극을 형성하고, 상기 제1 박막 트랜지스터의 게이트 전극과 상기 제2 박막 트랜지스터의 게이트 전극이 서로 상이한 높이를 갖는 표시 장치.
  12. 제11항에 있어서,
    상기 제1 박막 트랜지스터 게이트 전극의 높이가 상기 제2 박막 트랜지스터 게이트 전극의 높이보다 낮은, 표시 장치.
  13. 제11항 또는 제12항에 있어서,
    상기 제2 박막 트랜지스터 게이트 전극의 높이와 동일한 높이를 갖는 배선을 더욱 포함하는 표시 장치.
  14. 제11항에 있어서,
    상기 표시 장치가 유기 발광 표시 장치인 표시 장치.
  15. 제11항에 있어서,
    상기 표시 장치가 액정 표시 장치인 표시 장치.
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