WO2019234891A1 - 薄膜トランジスタおよびその製造方法 - Google Patents

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WO2019234891A1
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Inventor
大田　裕之
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堺ディスプレイプロダクト株式会社
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film

Definitions

  • the present invention relates to a thin film transistor and a method for manufacturing the same.
  • a thin film transistor (hereinafter, “TFT”) is used as a switching element in an active matrix substrate of a display device such as a liquid crystal display device or an organic EL display device.
  • TFT thin film transistor
  • a pixel TFT such a TFT is referred to as a “pixel TFT”.
  • an amorphous silicon TFT having an amorphous silicon film hereinafter abbreviated as “a-Si film”
  • a polycrystalline silicon (polysilicon) film hereinafter referred to as “poly-Si film”.
  • a polycrystalline silicon TFT having an active layer as an active layer is widely used.
  • the polycrystalline silicon TFT has a higher current driving force than the amorphous silicon TFT (that is, the on-current is large).
  • the TFT in which the gate electrode is disposed on the substrate side of the active layer is referred to as “bottom gate type TFT”, and the TFT in which the gate electrode is disposed on the active layer (on the side opposite to the substrate) is referred to as “top gate TFT”.
  • bottom gate type TFT the TFT in which the gate electrode is disposed on the active layer (on the side opposite to the substrate)
  • top gate TFT When a bottom gate type TFT is formed as a pixel TFT, there are cases where it is more advantageous in terms of cost than forming a top gate type TFT.
  • CE type TFT channel etch type TFT
  • ES type TFT etch stop type TFT
  • a conductive film is directly formed on an active layer, and the conductive film is patterned to obtain a source electrode and a drain electrode (source / drain separation).
  • source / drain separation a source electrode and a drain electrode
  • the source / drain separation step is performed in a state where the channel portion of the active layer is covered with an insulating layer functioning as an etch stop (hereinafter referred to as “protective insulating layer”).
  • the polycrystalline silicon TFT is usually a top gate type, but a bottom gate type polycrystalline silicon TFT has also been proposed.
  • Patent Document 1 discloses a bottom gate type (ES type) polycrystalline silicon TFT.
  • One embodiment of the present invention has been made in view of the above circumstances, and an object thereof is to provide a bottom-gate thin film transistor that can have high on-characteristics and a method for manufacturing the same.
  • a thin film transistor includes a substrate, a gate electrode supported on the substrate, a gate insulating layer covering the gate electrode, and a semiconductor layer including a polysilicon region disposed on the gate insulating layer.
  • the polysilicon region When viewed from the normal direction of the substrate, the polysilicon region includes a first region, a second region, and a channel region located between the first region and the second region.
  • a semiconductor layer a source electrode electrically connected to the first region, a drain electrode electrically connected to the second region, and the first region and the source electrode, A first contact layer connecting the source electrode and the first region; a second contact layer disposed between the second region and the drain electrode; and connecting the drain electrode and the second region;
  • the half A protective part disposed between the body layer and the first contact layer and the second contact layer, covering the channel region and not covering the first region and the second region,
  • Each of the one contact layer and the second contact layer includes an impurity-containing silicon layer containing an impurity imparting a conductivity type, and the protection unit includes an i-type semiconductor layer made of an intrinsic semiconductor and the i-type semiconductor layer.
  • the i-type semiconductor layer has a larger bandgap than the polysilicon region, and the channel region of the semiconductor layer has the same structure as that of the i-type semiconductor layer.
  • the first region and the second region are in direct contact with the impurity-containing silicon layer.
  • the impurity-containing silicon layer is an n + type amorphous silicon layer.
  • the n + -type amorphous silicon layer contains an n-type impurity at a concentration of 1 ⁇ 10 18 cm ⁇ 3 or more and 5 ⁇ 10 20 cm ⁇ 3 or less, for example.
  • the impurity-containing silicon layer is in direct contact with a side surface of the protective insulating layer and a side surface of the i-type semiconductor layer.
  • the i-type semiconductor layer has an island structure including a plurality of discrete i-type a-Si islands.
  • a total area of portions of the channel region in contact with the plurality of i-type a-Si islands is 20% or more and 90% of an entire area of the channel region. It is as follows.
  • the semiconductor layer further includes an amorphous silicon region disposed outside the polysilicon region when viewed from the normal direction of the substrate.
  • the i-type semiconductor layer is an i-type a-Si layer made of intrinsic amorphous silicon.
  • a display device is a display device including the thin film transistor according to any one of the above, and includes a display region having a plurality of pixels, and the thin film transistor is provided in each of the plurality of pixels. Is arranged.
  • a method of manufacturing a thin film transistor according to an embodiment of the present invention is a method of manufacturing a thin film transistor supported on a substrate, and includes a gate electrode, a gate insulating layer covering the gate electrode, and a polysilicon region on the substrate.
  • the i-type semiconductor layer and the protective insulating layer are located on a portion to be a channel region of the semiconductor layer, and A step of exposing a first region and a second region located on both sides of the portion to be the channel region of the body layer, and forming a contact layer so as to cover the semiconductor layer, the i-type semiconductor layer, and the protective insulating layer Forming the contact silicon film and the conductive film in this order, wherein the contact layer forming silicon film is an impurity-containing silicon film containing an impurity imparting a conductivity type, or the impurity-containing silicon film
  • the first region is formed from the contact layer forming silicon film by patterning the contact layer forming silicon film and the conductive film using the protective insulating layer as an etch stop.
  • the i-type semiconductor film is formed using an initial growth stage of film formation by a CVD method.
  • the i-type semiconductor film has an island structure including a plurality of discrete i-type semiconductor islands.
  • the i-type semiconductor layer is an i-type a-Si layer made of intrinsic amorphous silicon.
  • a method for manufacturing a display device is a method for manufacturing a display device including any of the thin film transistors described above, and the display device includes a display region having a plurality of pixels.
  • the thin film transistor is disposed in each of the plurality of pixels in the display region, and the manufacturing method includes a semiconductor layer forming step of forming the semiconductor layer of the thin film transistor, and the semiconductor layer forming step includes: A crystallization step in which only a part of the semiconductor film made of amorphous silicon formed on the gate insulating layer is crystallized by irradiating with a laser beam, wherein the polysilicon region is formed in the part of the semiconductor film. And a crystallization step of leaving a portion of the semiconductor film that has not been irradiated with the laser light in an amorphous state.
  • a bottom-gate thin film transistor that can have high on-characteristics and a method for manufacturing the same are provided.
  • FIGS. 4A and 4B are a schematic plan view and a cross-sectional view of the TFT 101 of the first embodiment, respectively, and FIG. 4C is an enlarged cross-sectional view of a channel portion of the TFT 101.
  • FIG. FIGS. 7A and 7B are an enlarged cross-sectional view and an enlarged plan view illustrating another protection unit 20 in the TFT of the first embodiment.
  • FIGS. 4A to 4H are schematic process cross-sectional views for explaining an example of a manufacturing method of the TFT 101.
  • FIG. (A) and (b) are a schematic plan view and a cross-sectional view of the TFT 102 of the reference embodiment, respectively, and (c) is an enlarged cross-sectional view of a channel portion of the TFT 102.
  • FIGS. 7A to 7D are schematic process cross-sectional views for explaining an example of a manufacturing method of the TFT 102.
  • A is a thin film transistor of a reference example
  • (b) to (d) are enlarged sectional views schematically showing thin film transistors of comparative examples 1 to 3, respectively. It is a figure which shows the VI characteristic of the thin film transistor of a reference example and a comparative example.
  • (A) and (b) are diagrams showing energy band structures in the vicinity of the junction interface between the i-type a-Si layer and the poly-Si layer, respectively.
  • A) And (b) is typical sectional drawing which shows the heterojunction containing TFT801 and the homojunction containing TFT802 which were used for the measurement, respectively.
  • the present inventor examined various structures in order to improve the channel mobility of the TFT.
  • the polysilicon layer poly-Si layer
  • the intrinsic amorphous silicon layer i-type a-Si layer
  • this is a heterojunction formed by a poly-Si layer and an i-type a-Si layer.
  • HEMT high electron mobility transistor
  • 2DEG two-dimensional electron gas
  • 2DEG refers to an electron layer (a state in which electrons are distributed two-dimensionally) generated at the interface (region having a thickness of about 10 nm in the vicinity of the interface) when two kinds of semiconductors having different band gap energies are joined.
  • 2DEG is known to be produced from compound semiconductors such as GaAs, InP, GaN, and SiGe, but a poly-Si layer and other semiconductor layers having a larger band gap energy than poly-Si. It has not been known that 2DEG can occur at the joint interface with (for example, i-type a-Si layer).
  • a junction between two semiconductor layers having different band gap energies is a “semiconductor heterojunction”, and two semiconductors having the same band gap energy.
  • a layer junction (for example, a junction between an i-type a-Si layer and an n + -type a-Si layer) is referred to as a “semiconductor homojunction”.
  • FIGS. 8A and 8B are schematic diagrams for explaining an example of the energy band structure near the interface of the semiconductor heterojunction.
  • a semiconductor heterojunction formed by disposing an i-type a-Si layer on a non-doped poly-Si layer (active layer) in a bottom gate type polycrystalline silicon TFT is shown.
  • FIG. 8A illustrates an energy band structure in a state where no gate voltage is applied
  • FIG. 8B illustrates an energy band structure in a state where a positive voltage is applied to a gate electrode (not shown).
  • the band gap energy Eg1 of the poly-Si layer is about 1.1 eV, and the band gap energy Eg2 of the i-type a-Si layer is about 1.88 eV.
  • a depletion layer is formed on the side of the poly-Si layer.
  • the flow of electrons is indicated by an arrow 91, and the flow of holes is indicated by an arrow 92.
  • a quantum well qw is formed at the interface between the i-type a-Si layer and the poly-Si layer, and 2DEG is generated by accumulating electrons.
  • the region where 2DEG is generated (hereinafter referred to as “2DEG region”) may have a higher mobility than the poly-Si layer. Therefore, it is possible to increase the channel mobility of the TFT by forming a semiconductor heterojunction in the channel portion of the TFT and generating a 2DEG region with high mobility.
  • the mobility of a portion that becomes a channel in the active layer of the TFT is referred to as “channel mobility” and is distinguished from the mobility of the material of the active layer itself.
  • the poly-Si layer of the semiconductor heterojunction needs to be positioned closer to the gate electrode than the i-type a-Si layer.
  • a (non-doped) polysilicon layer that does not contain an impurity imparting conductivity type as the poly-Si layer. Note that the Fermi level before joining the poly-Si layer and the i-type a-Si layer only needs to have such a relationship that the quantum well qw described above is formed by the joining, and in a range satisfying the relationship.
  • the poly-Si layer may contain impurities.
  • the junction interface between the i-type a-Si layer and the poly-Si layer has been described as an example.
  • a layer made of an intrinsic semiconductor other than a-Si i-type semiconductor layer
  • a poly-Si layer a similar 2DEG region may also occur at the bonding interface.
  • the i-type semiconductor layer only needs to have a Fermi level (Fermi level before junction) in which the above-described quantum well qw is formed in the vicinity of the junction interface with the poly-Si layer.
  • It may be a layer made of a wide band gap semiconductor such as a semiconductor (eg, an In—Ga—Zn—O-based semiconductor).
  • FIGS. 9A and 9B are schematic cross-sectional views showing ES type TFTs 801 and 802 used for capacitance measurement, respectively.
  • the TFT 801 is a TFT having a semiconductor heterojunction between a gate and a source / drain (referred to as a “heterojunction-containing TFT”)
  • the TFT 802 is a TFT having a semiconductor homojunction between a gate and a source / drain (“homojunction”). It is referred to as “containing TFT”.
  • the heterojunction-containing TFT 801 includes a gate electrode 2 formed on a substrate, a gate insulating layer 3 covering the gate electrode 2, a semiconductor layer (active layer) 4 formed on the gate insulating layer 3, and a semiconductor layer 4 , A protective insulating layer (etch stop layer) 5 covering the channel region, and a source electrode 8s and a drain electrode 8d.
  • the semiconductor layer 4 is a polysilicon layer (poly-Si layer). An i-type a made of intrinsic amorphous silicon is used as a contact layer between the semiconductor layer 4 and the protective insulating layer 5 and the source electrode 8s and between the semiconductor layer 4 and the protective insulating layer 5 and the drain electrode 8d.
  • n + -type a-Si layer 7 consisting of -Si layer 6 and the n + -type amorphous silicon are disposed in this order.
  • the i-type a-Si layer 6 and the semiconductor layer 4 are in direct contact.
  • a junction g1 between the semiconductor layer 4 which is a poly-Si layer and the i-type a-Si layer 6 is a semiconductor heterojunction.
  • the homojunction-containing TFT 802 has the same configuration as the heterojunction-containing TFT 801 except that an amorphous silicon layer (a-Si layer) is used as the semiconductor layer 4 and only the n + -type a-Si layer 7 is used as the contact layer.
  • a-Si layer amorphous silicon layer
  • n + -type a-Si layer 7 is used as the contact layer.
  • the junction g2 between the semiconductor layer 4 which is an a-Si layer and the n + -type a-Si layer 7 is a semiconductor homojunction.
  • an alternating current (10 kHz) was applied to the heterojunction-containing TFT 801 and the homojunction-containing TFT 802, and the capacitance C between the gate and the source was measured.
  • FIG. 10 is a diagram showing the CV characteristics of the heterojunction-containing TFT 801 and the homojunction-containing TFT 802.
  • the vertical axis represents the capacitance C
  • the horizontal axis represents the gate voltage Vg.
  • the capacitance change of the heterojunction-containing TFT 801 is smaller than that of the homojunction-containing TFT 802.
  • the higher the carrier concentration the closer the semiconductor is to metal, and thus the smaller the change in capacitance.
  • the heterojunction-containing TFT 801 electrons are accumulated in the quantum well qw formed at the interface of the junction g1, and 2DEG is generated, and the carrier concentration is increased as compared with the homojunction-containing TFT 802 by the amount of electrons distributed in 2DEG. Conceivable. This confirms that 2DEG is formed at the interface of the semiconductor heterojunction.
  • the heterojunction-containing TFT 801 When a positive voltage is applied to the gate voltage Vg, in the heterojunction-containing TFT 801, electrons accumulated in the quantum well qw at the interface of the junction g1 are expelled to the semiconductor layer 4 side, so that the carrier concentration is homojunction-containing. It is considered to be the same level as the TFT 802.
  • the thin film transistor (TFT) of the first embodiment is an etch stop (ES) type polycrystalline silicon TFT.
  • the TFT of this embodiment can be applied to circuit substrates such as an active matrix substrate, various display devices such as a liquid crystal display device and an organic EL display device, image sensors, and electronic devices.
  • FIG. 1A is a schematic plan view of a thin film transistor (TFT) 101 according to this embodiment
  • FIG. 1B is a cross-sectional view of the TFT 101 taken along line I-I ′
  • FIG. 1C is an enlarged cross-sectional view of the channel portion of the TFT 101.
  • TFT thin film transistor
  • the TFT 101 is supported on a substrate 1 such as a glass substrate, and includes a gate electrode 2, a gate insulating layer 3 covering the gate electrode 2, a semiconductor layer (active layer) 4 disposed on the gate insulating layer 3, and a protection A protective portion 20 including an insulating layer (also referred to as an etch stop layer) 5 and a source electrode 8 s and a drain electrode 8 d electrically connected to the semiconductor layer 4 are provided.
  • the semiconductor layer 4 is a layer that functions as an active layer of the TFT 101, and includes a polysilicon region (poly-Si region) 4p. As shown in the drawing, the semiconductor layer 4 may include a poly-Si region 4p and an amorphous silicon region (a-Si region) 4a mainly containing amorphous silicon. Alternatively, the entire semiconductor layer 4 may be a poly-Si region 4p.
  • the poly-Si region 4p includes a first region Rs and a second region Rd, and a channel region Rc that is located between them and in which the channel of the TFT 101 is formed.
  • the channel region Rc is disposed so as to overlap the gate electrode 2 with the gate insulating layer 3 interposed therebetween.
  • the first region Rs is electrically connected to the source electrode 8s, and the second region Rd is electrically connected to the drain electrode 8d.
  • a first contact layer Cs is provided between the first region Rs of the semiconductor layer 4 and the source electrode 8s, and a second contact layer Cd is provided between the second region Rd of the semiconductor layer 4 and the drain electrode 8d. It has been.
  • the source electrode 8s is electrically connected to the first region Rs of the semiconductor layer 4 via the first contact layer Cs.
  • the drain electrode 8d is electrically connected to the second region Rd of the semiconductor layer 4 through the second contact layer Cd.
  • the protective insulating layer 5 may have an island shape, for example. Between the protective insulating layer 5 and the semiconductor layer 4, an i-type a-Si layer 10 made of amorphous silicon which does not substantially contain impurities (ie, is intrinsic) is disposed. The i-type a-Si layer 10 is in direct contact with the upper surface of the poly-Si region 4p (channel region Rc). The thickness of the i-type a-Si layer 10 may be smaller than the thickness of the protective insulating layer 5. The i-type a-Si layer 10 may be patterned using the same mask as the protective insulating layer 5. In this case, the side surface of the i-type a-Si layer 10 and the side surface of the protective insulating layer 5 are matched.
  • the protective insulating layer 5 and the i-type a-Si layer 10 do not have to be island-shaped. In that case, the protective insulating layer 5 and the i-type a-Si layer 10 may have openings that expose the first region Rs and the second region Rd of the semiconductor layer 4.
  • the structure 20 composed of the protective insulating layer 5 and the i-type a-Si layer 10 is referred to as a “protective portion”.
  • the protection unit 20 covers the channel region Rc of the semiconductor layer 4 and does not cover the first region Rs and the second region Rd between the semiconductor layer 4 and the first contact layer Cs and the second contact layer Cd. Is arranged.
  • the first contact layer Cs and the second contact layer Cd include an impurity-containing silicon layer (which may be an a-Si layer or a poly-Si layer) containing an impurity imparting conductivity type.
  • the impurity-containing silicon layers in the first contact layer Cs and the second contact layer Cd are arranged apart from each other, and are in direct contact with the first region Rs and the second region Rd of the semiconductor layer 4, respectively.
  • the end of the impurity-containing silicon layer on the channel region side in the first contact layer Cs and the second contact layer Cd may be located on the protective insulating layer 5.
  • the first contact layer Cs and the second contact layer Cd have a single-layer structure of an impurity-containing silicon layer.
  • the first contact layer Cs and the second contact layer Cd may have a stacked structure in which the impurity-containing silicon layer is the lowest layer.
  • the impurity-containing silicon layer is, for example, the n + -type a-Si layer 7 to which an impurity imparting n-type is added.
  • the n + -type a-Si layer 7 in the first contact layer Cs may be in direct contact with the first region Rs of the semiconductor layer 4 and the upper surface and side surfaces of the protective insulating layer 5.
  • the n + -type a-Si layer 7 in the second contact layer Cd may be in direct contact with the second region Rd of the semiconductor layer 4 and the upper surface and side surfaces of the protective insulating layer 5.
  • the i-type a-Si layer 10 in the protection unit 20 and the poly-Si region 4p in the semiconductor layer 4 form a semiconductor heterojunction. Yes.
  • the 2DEG region 9 in which the two-dimensional electron gas (2DEG) described above with reference to FIG. 8 is generated is formed at the bonding interface.
  • the 2DEG region 9 is, for example, a high mobility region that can have a mobility twice or more that of poly-Si.
  • the poly-Si region 4p is joined to the impurity-containing silicon layer (here, the n + -type a-Si layer 7).
  • the impurity-containing silicon layer here, the n + -type a-Si layer 7
  • the first region Rs and the second region Rd, the n + -type a-Si layer 7 and Electrons are unlikely to accumulate in the joint portion of 2DEG, and 2DEG is unlikely to be generated.
  • the region 19 in which 2DEG is hardly generated (or is not generated) at the junction interface between the poly-Si region 4p and the impurity-containing silicon layer is referred to as a “non-2DEG region”.
  • the poly-Si region 4p that is in contact with the i-type a-Si layer 10 is a non-doped polysilicon region (that is, formed without positively adding n-type impurities). Is preferred.
  • the 2DEG region 9 can be reliably formed by the junction interface between the poly-Si region 4p and the i-type a-Si layer 10.
  • the impurity concentration of the impurity-containing silicon layers of the first contact layer Cs and the second contact layer Cd is, for example, 1 ⁇ 10 18 cm ⁇ 3 or more and 5 ⁇ 10 20 cm ⁇ 3 or less.
  • the on-resistance is kept low, and the 2DEG region is more effectively generated at the junction interface with the poly-Si region 4p. Can be suppressed.
  • the 2DEG region 9 having higher mobility than the poly-Si region 4p is disposed in the channel region Rc. Therefore, the channel mobility of the TFT 101 can be improved and the on-current can be increased.
  • the 2DEG region 9 is disposed in the channel region Rc, but is not formed in the first region Rs and the second region Rd (a non-2DEG region 19 is formed in the first region Rs and the second region Rd). . That is, the 2DEG region 9 is not formed so as to connect the first region Rs and the second region Rd. For this reason, it is possible to suppress the off-leakage current from being increased due to the 2DEG region 9 and the conductive state between the source and the drain through the 2DEG region 9, and to secure off characteristics.
  • the on-characteristic can be improved while maintaining the off-characteristic, so that the on / off ratio can be improved.
  • GDL gate-induced drain leakage
  • the channel mobility of the TFT 101 can be controlled by using the 2DEG region 9
  • variation in characteristics due to variation in crystal grain size in the poly-Si region 4p can be suppressed. Therefore, the reliability of the TFT 101 can be improved.
  • the protection unit 20 only needs to have a laminated structure including the protective insulating layer 5 and the i-type a-Si layer 10, and the structure is not limited to the example shown in FIG.
  • the side surfaces of the protective insulating layer 5 and the i-type a-Si layer 10 may not be aligned.
  • the side surfaces of the protective insulating layer 5 and the i-type a-Si layer 10 may be located inside or outside.
  • the i-type a-Si layer 10 is formed between the protective insulating layer 5 and the semiconductor layer 4, but the i-type a-Si layer 10 is discretely arranged. It may have a structure including a plurality of i-type a-Si islands (hereinafter referred to as “island structure”).
  • FIGS. 2A and 2B are a cross-sectional view and an enlarged view, respectively, illustrating another protective unit 20 in the present embodiment.
  • an i-type a-Si layer 10 having an island-like structure is disposed between the semiconductor layer 4 and the protective insulating layer 5. That is, a plurality of i-type a-Si islands are formed between the protective insulating layer 5 and the semiconductor layer 4. As illustrated, a plurality of i-type a-Si islands having different sizes (sizes) may be randomly arranged.
  • an i-type a-Si layer 10 having an island-like structure as shown in the figure is obtained by forming an intrinsic amorphous silicon film using an initial growth stage by a CVD method.
  • the ratio AR of the total area of the portion in contact with the i-type a-Si island in the channel region Rc to the total area of the channel region Rc is, for example, 20% or more and 90% It may be the following. If the ratio AR is 20% or more, the channel mobility can be increased more effectively. The ratio AR may be 50% or more. On the other hand, if the ratio AR is 90% or less, an increase in off-leakage current can be more reliably suppressed.
  • the area ratio AR can be adjusted by controlling conditions such as the growth time.
  • the TFT 101 of this embodiment can be suitably used for an active matrix substrate such as a display device, for example.
  • An active matrix substrate (or display device) includes a display region including a plurality of pixels and a non-display region (also referred to as a peripheral region) other than the display region. Each pixel is provided with a pixel TFT as a switching element.
  • a drive circuit such as a gate driver may be monolithically formed in the peripheral region.
  • the drive circuit includes a plurality of TFTs (referred to as “circuit TFTs”).
  • the TFT 101 can be used as a pixel TFT and / or a circuit TFT.
  • a liquid crystal display device can be obtained by preparing a counter substrate provided with a counter electrode and a color filter layer, bonding the active matrix substrate and the counter substrate through a sealing material, and injecting liquid crystal between these substrates. .
  • various display devices can be obtained by using, as the display medium layer, a material that modulates optical properties or emits light when voltage is applied.
  • the active matrix substrate of the present embodiment is also suitably used for display devices such as organic EL display devices and inorganic EL display devices using organic or inorganic fluorescent materials as the display medium layer.
  • it can also be suitably used as an active matrix substrate used for X-ray sensors, memory elements, and the like.
  • FIGS. 3A to 3H are schematic process cross-sectional views for explaining an example of the manufacturing method of the TFT 101.
  • a gate electrode 2, a gate insulating layer 3, and an a-Si film for active layer 40 are formed in this order on a substrate 1.
  • a substrate having an insulating surface such as a glass substrate, a silicon substrate, or a heat-resistant plastic substrate (resin substrate) can be used.
  • the gate electrode 2 is formed by forming a gate conductive film on the substrate 1 and patterning it.
  • a conductive film for gate (thickness: about 500 nm, for example) is formed on the substrate 1 by sputtering, and the metal film is patterned using a known photolithography process. For example, wet etching is used for etching the gate conductive film.
  • the material of the gate electrode 2 is a single metal such as molybdenum (Mo), tungsten (W), copper (Cu), chromium (Cr), tantalum (Ta), aluminum (Al), titanium (Ti), nitrogen, A material containing oxygen or another metal, or a transparent conductive material such as indium tin oxide (ITO) may be used.
  • Mo molybdenum
  • W tungsten
  • Cu copper
  • Cr chromium
  • Ta tantalum
  • Al aluminum
  • Ti titanium
  • nitrogen A material containing oxygen or another metal, or a transparent conductive material such as indium tin oxide (ITO) may be used.
  • the gate insulating layer 3 is formed on the substrate 1 on which the gate electrode 2 is formed by, for example, a plasma CVD method.
  • the a-Si film 40 for active layer can be formed by, for example, a CVD method using hydrogen gas (H 2 ) and silane gas (SiH 4 ).
  • the active layer a-Si film 40 may be a non-doped amorphous silicon film substantially free of n-type impurities.
  • the non-doped amorphous silicon film refers to an a-Si film formed without positively adding n-type impurities (for example, using a source gas not containing n-type impurities).
  • the active layer a-Si film 40 may contain an n-type impurity at a relatively low concentration.
  • the thickness of the active layer a-Si film 40 may be not less than 20 nm and not more than 70 nm (for example, 50 nm).
  • the laser beam 30 As the laser beam 30, an ultraviolet laser such as a XeCl excimer laser (wavelength 308 nm) or a solid laser having a wavelength of 550 nm or less such as a second harmonic (wavelength 532 nm) of a YAG laser can be applied.
  • a XeCl excimer laser wavelength 308 nm
  • a solid laser having a wavelength of 550 nm or less such as a second harmonic (wavelength 532 nm) of a YAG laser
  • the region irradiated with the laser beam 30 in the active layer a-Si film 40 is heated and melted and solidified to form a poly-Si region 4p.
  • the semiconductor layer 4 including the poly-Si region 4p is obtained.
  • crystal grains grow in a columnar shape toward the upper surface of the semiconductor layer 4.
  • the crystallization method using the laser beam 30 is not particularly limited.
  • the laser light 30 from the laser light source is condensed on only a part of the active layer a-Si film 40 via the microlens array, thereby forming the active layer a-Si film 40. It may be partially crystallized.
  • this crystallization method is referred to as “partial laser annealing”.
  • partial laser annealing When partial laser annealing is used, the time required for crystallization can be greatly shortened compared to conventional laser annealing in which linear laser light is scanned over the entire surface of the a-Si film. It is.
  • the microlens array has microlenses arranged in two dimensions or one dimension.
  • the laser light 30 is collected by the microlens array and is only applied to a plurality of predetermined regions (irradiation regions) separated from each other in the active layer a-Si film 40.
  • Each irradiation region is arranged corresponding to a portion that becomes a channel region of the TFT.
  • the position, number, shape, size, etc. of the irradiation area depend on the size of the microlens array (not limited to lenses less than 1 mm), the arrangement pitch, the opening position of the mask arranged on the light source side of the microlens array, etc. Can be controlled.
  • the region irradiated with the laser beam 30 in the active layer a-Si film 40 is heated and melted and solidified to become a poly-Si region 4p.
  • the region not irradiated with the laser light remains as the a-Si region 4a.
  • the a-Si region 4a is disposed, for example, outside the poly-Si region 4p.
  • an i-type a-Si film (referred to as “2DEG forming a-Si film”) 100 is formed on the a-Si film 40 for the active layer.
  • the 2DEG forming a-Si film 100 is formed by, for example, a CVD method.
  • the thickness of the 2DEG forming a-Si film 100 may be not less than 5 nm and not more than 50 nm (for example, 20 nm). If it is 5 nm or more, the 2DEG region can be generated more reliably between the 2DEG forming a-Si film 100 and the poly-Si region 4p.
  • the a-Si film 100 for forming 2DEG can be formed using an initial growth stage by a CVD method. Thereby, a desired thin 2DEG forming a-Si film 100 can be easily formed.
  • the deposition time of the 2DEG forming a-Si film 100 by the CVD method is not particularly limited, but may be, for example, 2 seconds to 150 seconds.
  • a 2DEG forming a-Si film (thickness: 2 nm or more and 5 nm or less) 100 having an island structure may be formed by controlling film formation conditions such as deposition time.
  • the deposition time at this time is not particularly limited, but may be, for example, 0.2 seconds or more and 1.0 seconds or less. If it is 1.0 second or less, the 2DEG forming a-Si film 100 can be more reliably deposited in an island shape. If it is 0.2 seconds or longer, the 2DEG region 9 can be more reliably formed between the 2DEG forming a-Si film 100 and the poly-Si region 4p.
  • the 2DEG forming a-Si film 100 having an island structure is formed using the initial growth stage of the CVD method, the size of each island, the formation position, the number in one channel region Rc, etc. are random. Become. Accordingly, the 2DEG region 9 is also randomly formed (see FIG. 2).
  • the method for forming the 2DEG forming a-Si film 100 is not limited to the CVD method, and other known methods may be used.
  • a protective insulating film 50 serving as a protective insulating layer (etch stop layer) is formed on the semiconductor layer 4.
  • a silicon oxide film (SiO 2 film) is formed as the protective insulating film 50 by a CVD method.
  • the thickness of the protective insulating film 50 may be, for example, 30 nm or more and 300 nm or less.
  • dehydrogenation annealing treatment for example, 450 ° C., 60 minutes
  • the protective insulating film 50 and the 2DEG forming a-Si film 100 are patterned by using a resist mask (not shown), and the portion of the semiconductor layer 4 that becomes the channel region Then, the protective insulating layer 5 and the i-type a-Si layer 10 are obtained. A part of the poly-Si region 4 p is exposed from the protective insulating layer 5 on the source side and drain side of the portion to be the channel region.
  • an Si film for the contact layer is formed so as to cover the semiconductor layer 4 and the protection unit 20.
  • an n + -type a-Si film (thickness: about 0.05 ⁇ m, for example) 70 containing an n-type impurity (here phosphorus) is deposited as a Si film for the contact layer by plasma CVD.
  • the concentration of the n-type impurity is, for example, 1 ⁇ 10 18 cm ⁇ 3 or more and 5 ⁇ 10 20 cm ⁇ 3 or less.
  • a mixed gas of silane, hydrogen, and phosphine (PH 3 ) is used as a source gas.
  • a conductive film (thickness: about 0.3 ⁇ m, for example) for the source and drain electrodes and a resist mask M are formed on the Si film for contact layer (here, n + -type a-Si film 70).
  • the source and drain electrode conductive films can be formed using the same material as the gate conductive film and in the same manner as the gate conductive film.
  • the conductive film for the source and drain electrodes and the n + -type a-Si film 70 are patterned by dry etching, for example. Thereby, as shown in FIG. 3G, the source electrode 8s and the drain electrode 8d are formed from the conductive film (source / drain separation step). Further, the n + -type a-Si film 70, n + -type a-Si layer 7 serving as a first contact layer Cs and the second contact layer Cd are formed separately.
  • the protective insulating layer 5 functions as an etch stop, a portion of the semiconductor layer 4 covered with the protective insulating layer 5 is not etched.
  • the channel-side ends of the first contact layer Cs and the second contact layer Cd are located on the upper surface of the protective insulating layer 5.
  • the first contact layer Cs and the second contact layer Cd may be in contact with the upper surface of the semiconductor layer 4, the side surface of the i-type a-Si layer 10, and the side surface and upper surface of the protective insulating layer 5. Thereafter, the resist mask M is peeled from the substrate 1. In this way, the TFT 101 is manufactured.
  • the poly-Si region 4p may be subjected to hydrogen plasma treatment after the source / drain separation step.
  • an interlayer insulating layer is formed so as to cover the TFT 101 as shown in FIG.
  • an inorganic insulating layer (passivation film) 11 and an organic insulating layer 12 are formed as interlayer insulating layers.
  • the inorganic insulating layer 11 a silicon oxide layer, a silicon nitride layer, or the like may be used.
  • a SiNx layer thickness: about 200 nm, for example
  • the inorganic insulating layer 11 is in contact with the protective insulating layer 5 between the source electrode 8s and the drain electrode 8d (gap).
  • the organic insulating layer 12 may be, for example, an organic insulating film (thickness: 1 to 3 ⁇ m, for example) containing a photosensitive resin material. Thereafter, the organic insulating layer 12 is patterned to form an opening. Subsequently, the inorganic insulating layer 11 is etched (dry etching) using the organic insulating layer 12 as a mask. Thereby, a contact hole CH reaching the drain electrode 8 d is formed in the inorganic insulating layer 11 and the organic insulating layer 12.
  • a transparent conductive film is formed on the organic insulating layer 12 and in the contact hole CH.
  • metal oxides such as indium-tin oxide (ITO), indium-zinc oxide, and ZnO can be used.
  • ITO indium-tin oxide
  • ZnO zinc-nitride
  • an indium-zinc oxide film is formed as the transparent conductive film by sputtering.
  • the transparent conductive film is patterned by wet etching, for example, and the pixel electrode 13 is obtained.
  • the pixel electrode 13 is spaced apart for each pixel.
  • Each pixel electrode 13 is in contact with the drain electrode 8d of the corresponding TFT in the contact hole.
  • the source electrode 8s of the TFT 101 is electrically connected to a source bus line (not shown), and the gate electrode 2 is electrically connected to a gate bus line (not shown).
  • the semiconductor layer 4, the first contact layer Cs, and the second contact layer Cd may each be patterned in an island shape in a region where the TFT 101 is formed (TFT formation region).
  • the semiconductor layer 4, the first contact layer Cs, and the second contact layer Cd may be extended to a region other than the region where the TFT 101 is formed (TFT formation region).
  • the semiconductor layer 4 may extend so as to overlap a source bus line connected to the source electrode 8s.
  • the portion of the semiconductor layer 4 that is located in the TFT formation region only needs to include the poly-Si region 4p, and the portion that extends to the region other than the TFT formation region may be the a-Si region 4a.
  • the method for crystallizing the a-Si film 40 for the active layer is not limited to the partial laser annealing described above. A part or all of the active layer a-Si film 40 may be crystallized by using another known method.
  • a semiconductor layer made of another intrinsic semiconductor (which may be amorphous or crystalline) may be used instead of the i-type a-Si layer 10.
  • the i-type semiconductor layer has a larger band gap than the poly-Si region 4p, and forms a semiconductor heterojunction with the poly-Si region 4p.
  • a semiconductor layer formed of a wide band gap semiconductor such as an intrinsic oxide semiconductor (eg, an In—Ga—Zn—O-based semiconductor) can be used.
  • the i-type semiconductor layer has a Fermi level (Fermi level before junction) such that the quantum well qw described above is formed in the vicinity of the junction interface with the poly-Si region 4p.
  • the i-type semiconductor layer can be formed by a process similar to that of the i-type a-Si layer 10, for example.
  • the i-type semiconductor layer may include a plurality of discrete i-type semiconductor islands (see FIG. 2).
  • the oxide semiconductor may be amorphous or crystalline.
  • the crystalline oxide semiconductor may be, for example, a polycrystalline oxide semiconductor, a microcrystalline oxide semiconductor, or a crystalline oxide semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface.
  • the material, structure, film forming method, and the like of the amorphous or crystalline oxide semiconductor are described in, for example, Japanese Patent No. 6275294. For reference, the entire disclosure of Japanese Patent No. 6275294 is incorporated herein by reference.
  • the TFT of the reference embodiment is a channel etch (CE) type polycrystalline silicon TFT.
  • FIG. 4A is a schematic plan view of the thin film transistor (TFT) 102 of the reference embodiment
  • FIG. 4B is a cross-sectional view of the TFT 102 taken along the line II-II ′.
  • FIG. 4C is an enlarged cross-sectional view of the channel portion of the TFT 102.
  • TFT thin film transistor
  • a protective part (protective part 20 shown in FIG. 1) including an etch stop layer covering the channel region Rc is not provided between the semiconductor layer 4 and the source electrode 8s and the drain electrode 8d.
  • the TFT 102 in the channel region Rc, at least one i-type a-Si island 6a is arranged on the poly-Si region 4p, and the i-type a-Si island 6a A 2DEG region 9 is formed between the poly-Si region 4p.
  • the inorganic insulating layer 11 is in direct contact with the i-type a-Si island 6a and the portion of the semiconductor layer 4 that is not covered with the i-type a-Si island 6a between the source electrode 8s and the drain electrode 8d. Yes.
  • Other structures may be the same as those of the TFT 101 shown in FIG.
  • the first contact layer Cs and the second contact layer Cd include, for example, an i-type a-Si layer 6 in direct contact with the semiconductor layer 4 and an n + -type a disposed on the i-type a-Si layer 6. It may have a stacked structure including a -Si layer.
  • the i-type a-Si island 6a can be formed using the same silicon film as the i-type a-Si layer 6.
  • the i-type a-Si island 6a can be formed by performing etching under conditions such that the i-type a-Si layer 6 remains partially on the channel region Rc.
  • the i-type a-Si island 6a is thinner than the i-type a-Si layer 6 of the first contact layer Cs and the second contact layer Cd.
  • a plurality of i-type a-Si islands 6a having different sizes may be randomly arranged on the channel region Rc.
  • FIG. 5A to 5D are process cross-sectional views for explaining an example of a manufacturing method of the TFT 102.
  • FIG. 3 differences from the above-described embodiment (FIG. 3) will be mainly described. The description of the material, thickness, formation method, and the like of each layer will be omitted as appropriate in the same manner as in the above-described embodiment.
  • a gate electrode 2, a gate insulating layer 3, and an a-Si film for active layer 40 are formed on a substrate 1.
  • the semiconductor layer 4 including the poly-Si region 4p is obtained by irradiating the active layer a-Si film 40 with the laser beam 30.
  • the semiconductor layer 4 including the poly-Si region 4p and the a-Si region 4a may be formed by partial laser annealing. These steps are the same as those in the above-described embodiment.
  • a Si film for contact layers and a conductive film 80 for source / drain electrodes are formed in this order so as to cover the semiconductor layer 4.
  • a Si film for the contact layer an i-type a-Si film (thickness: about 0.1 ⁇ m, for example) 60 and an n + -type a ⁇ containing an n-type impurity (for example, phosphorus) are formed by plasma CVD.
  • a laminated film including a Si film (thickness: about 0.05 ⁇ m, for example) 70 is formed.
  • the phosphorus concentration of the n + -type a-Si film is, for example, 1 ⁇ 10 18 cm ⁇ 3 or more and 5 ⁇ 10 20 cm ⁇ 3 or less.
  • Hydrogen gas and silane gas are used as source gases for the i-type a-Si film 60.
  • a source gas for the n + -type a-Si film 70 a mixed gas of silane, hydrogen and phosphine (PH 3 ) is used.
  • the i-type a-Si film 60, the n + -type a-Si film 70, and the conductive film 80 are patterned by, for example, dry etching using a resist mask (not shown). (Source / drain separation step). At this time, in the region not covered with the resist mask (region serving as the channel region), the conductive film 80 and the n + -type a-Si film 70 are completely removed, and the i-type a-Si film 60 is a semiconductor layer. The patterning is performed under the condition that the island 4 remains on the island 4.
  • the i-type a-Si layer 6 can be left in an island shape on the channel region.
  • the first contact layer Cs and the second contact layer Cd are obtained from the i-type a-Si film 60 and the n + -type a-Si film 70, and the source electrode 8 s and the drain electrode 8 d are formed from the conductive film 80. can get.
  • an i-type a-Si island 6 a can be formed from the i-type a-Si film 60.
  • the patterning may be performed under the condition that only the surface portion of the i-type a-Si film 60 that is not covered with the resist mask is removed (thinned).
  • the i-type a-Si island 6a may be formed by separately patterning the thinned i-type a-Si film 60 into an island shape.
  • the i-type a-Si island 6a can be formed in a predetermined pattern.
  • an i-type a-Si island 6a may be disposed as shown in FIGS.
  • another i-type a-Si film may be formed so as to cover the channel region, and patterning may be performed to form the i-type a-Si island 6a.
  • the i-type a-Si film 60 may not be used as the Si film for the contact layer.
  • FIG. 6A is a schematic enlarged cross-sectional view of the thin film transistor of the reference example
  • FIGS. 6B to 6D are schematic enlarged cross-sectional views of the thin film transistors of Comparative Examples 1 to 3, respectively.
  • thin film transistors s1 and s2 of reference examples were manufactured by the method described above with reference to FIG.
  • the thin film transistors s1 and s2 have the same structure as that in FIG.
  • the thin film transistors of Comparative Examples 1 and 2 were produced in the same manner as in the Reference Example except for the etching conditions (for example, etching time) in the source / drain separation step.
  • the etching conditions for example, etching time
  • Comparative Example 1 only the surface portion of the i-type a-Si layer 6 is removed between the source electrode 8s and the drain electrode 8d, and the i-type a-Si layer 6 is formed so as to cover substantially the entire channel region Rc. Etching was performed under the remaining conditions to obtain thin film transistors s3 and s4.
  • Comparative Example 2 the i-type a-Si layer 6 is completely removed between the source electrode 8s and the drain electrode 8d, and the surface portion of the semiconductor layer 4 is over-etched. s5 was obtained.
  • the source / drain separation process was performed in a state where the channel region Rc was covered with the protective insulating layer (SiO 2 layer) 5 to fabricate an ES type thin film transistor s6.
  • the protective insulating layer 5 and the channel region Rc are in direct contact with each other, and no a-Si island is provided between them.
  • FIG. 7 is a diagram showing the VI (gate voltage Vgs-drain current Id) characteristics of the thin film transistors of the reference example and comparative examples 1 to 3.
  • the on-current of the thin film transistor s5 of Comparative Example 2 is lower than that of the thin film transistors s1 and s2 of the reference example. This is considered because the i-type a-Si layer 6 does not remain on the channel region, so that 2DEG is not generated and the high mobility effect by 2DEG is not obtained.
  • the on-current of the thin film transistor s5 of Comparative Example 2 is lower than that of the thin film transistor s6 of Comparative Example 3.
  • the reason for this is that in the thin film transistor s5, the surface portion of the semiconductor layer 4 is over-etched and the polycrystalline silicon layer is largely removed, most of which becomes a small crystal grain size layer and an amorphous layer, or the channel portion is damaged.
  • the on-current is considered to be lower than that of the thin film transistor s6 in which the surface of the semiconductor layer 4 is protected.
  • the thin film transistors s1 and s2 of the reference example higher on-currents can be obtained than the thin film transistors s5 and s6 of the comparative example 2 and the comparative example 3.
  • the high mobility 2DEG region 9 is formed at the junction between the channel region Rc and the i-type a-Si island 6a, which is considered to increase the channel mobility of the TFT. . Further, a portion of the channel region Rc that is not in contact with the i-type a-Si island 6a becomes a non-2DEG region where no 2DEG is formed.
  • the 2DEG region 9 is not formed from the first region Rs to the second region Rd in the channel length direction (so as to connect the source and the drain). It is considered that the occurrence of punch-through was suppressed.
  • the 2DEG region 9 is generated in the channel region Rc, and the non-2DEG region is arranged so that the source and the drain are not connected via the 2DEG region 9. It is confirmed that the on-current can be improved while securing the above.
  • a CE type TFT has been described as an example of the thin film transistor of the reference example, but the ES type TFT of the embodiment shown in FIG. 1 (2DEG due to the presence of the non-2DEG region 19 in the first region Rs and the second region Rd). Even if the region 9 is not formed in the channel length direction from the first region Rs to the second region Rd), the same effect as in the reference example can be obtained.
  • the structure of the TFT of the present invention is not limited to the structure described above with reference to FIG.
  • the TFT according to the embodiment of the present invention only needs to have a structure in which a silicon heterojunction is formed in a channel portion and an on-current can be increased using the 2DEG region 9 generated at the junction interface.
  • Embodiments of the present invention can be widely applied to devices and electronic devices having TFTs.
  • circuit boards such as active matrix substrates, liquid crystal display devices, display devices such as organic electroluminescence (EL) display devices and inorganic electroluminescence display devices, imaging devices such as radiation detectors and image sensors, image input devices,
  • EL organic electroluminescence
  • imaging devices such as radiation detectors and image sensors
  • the present invention can be applied to an electronic device such as a fingerprint reading device.

Abstract

薄膜トランジスタ１０１は、ゲート電極２と、ゲート絶縁層３と、ゲート絶縁層上に配置された、ポリシリコン領域４ｐを含む半導体層とを有し、ポリシリコン領域４ｐは、第１領域Ｒｓと、第２領域Ｒｄと、これらの間に位置するチャネル領域Ｒｃとを含み、ソース及びドレイン電極８ｓ、８ｄと、ソース電極と第１領域との間に配置された第１コンタクト層Ｃｓと、ドレイン電極と第２領域との間に配置された第２コンタクト層Ｃｄと、半導体層と第１および第２コンタクト層との間に配置された保護絶縁層５と、保護絶縁層とチャネル領域との間に配置された、真性の半導体からなるｉ型半導体層１０とを有し、ｉ型半導体層は、ポリシリコン領域よりも大きいバンドギャップを有し、第１および第２コンタクト層は不純物含有シリコン層７を含み、半導体層のチャネル領域Ｒｃはｉ型半導体層１０と直接接し、第１領域および第２領域は不純物含有シリコン層７と直接接している。

Description

薄膜トランジスタおよびその製造方法
　本発明は、薄膜トランジスタおよびその製造方法に関する。
　薄膜トランジスタ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ；以下、「ＴＦＴ」）は、例えば、液晶表示装置、有機ＥＬ表示装置などの表示装置のアクティブマトリクス基板においてスイッチング素子として用いられる。本明細書では、このようなＴＦＴを「画素用ＴＦＴ」と称する。画素用ＴＦＴとして、従来、アモルファスシリコン膜（以下、「ａ－Ｓｉ膜」と略す）を活性層とする非晶質シリコンＴＦＴ、多結晶シリコン（ポリシリコン）膜（以下、「ｐｏｌｙ－Ｓｉ膜」と略す）を活性層とする多結晶シリコンＴＦＴなどが広く用いられている。一般に、ｐｏｌｙ－Ｓｉ膜の電界効果移動度はａ－Ｓｉ膜の電界効果移動度よりも高いため、多結晶シリコンＴＦＴは、非晶質シリコンＴＦＴより高い電流駆動力を有する（すなわちオン電流が大きい）。
　活性層の基板側にゲート電極が配置されたＴＦＴを「ボトムゲート型ＴＦＴ」、活性層の上方（基板と反対側）にゲート電極が配置されたＴＦＴを「トップゲート型ＴＦＴ」と呼ぶ。画素用ＴＦＴとしてボトムゲート型ＴＦＴを形成すると、トップゲート型ＴＦＴを形成するよりもコスト面で有利な場合がある。
　ボトムゲート型ＴＦＴとしては、チャネルエッチ型ＴＦＴ（以下、「ＣＥ型ＴＦＴ」）およびエッチストップ型ＴＦＴ（以下、「ＥＳ型ＴＦＴ」）が知られている。ＣＥ型ＴＦＴでは、活性層上に直接導電膜を形成し、この導電膜をパターニングすることで、ソース電極およびドレイン電極を得る（ソース・ドレイン分離）。これに対し、ＥＳ型ＴＦＴでは、活性層のチャネル部分を、エッチストップとして機能する絶縁層（以下、「保護絶縁層」と呼ぶ）で覆った状態でソース・ドレイン分離工程を行う。
　多結晶シリコンＴＦＴは、通常はトップゲート型であるが、ボトムゲート型の多結晶シリコンＴＦＴも提案されている。例えば特許文献１には、ボトムゲート型（ＥＳ型）の多結晶シリコンＴＦＴが開示されている。
特開平６－１５１８５６号公報
　表示装置の大型化、高精細化に伴い、ＴＦＴのチャネル移動度をさらに高めて、オン特性を向上させることが求められている。
　本発明の一実施形態は、上記事情に鑑みてなされたものであり、その目的は、高いオン特性を有し得るボトムゲート型の薄膜トランジスタおよびその製造方法を提供することにある。
　本発明の一実施形態の薄膜トランジスタは、基板と、前記基板に支持されたゲート電極と、前記ゲート電極を覆うゲート絶縁層と、前記ゲート絶縁層上に配置された、ポリシリコン領域を含む半導体層であって、前記基板の法線方向から見たとき、前記ポリシリコン領域は、第１領域と、第２領域と、前記第１領域および前記第２領域の間に位置するチャネル領域とを含む、半導体層と、前記第１領域と電気的に接続されたソース電極と、前記第２領域と電気的に接続されたドレイン電極と、前記第１領域と前記ソース電極との間に配置され、前記ソース電極と前記第１領域とを接続する第１コンタクト層と、前記第２領域と前記ドレイン電極との間に配置され、前記ドレイン電極と前記第２領域とを接続する第２コンタクト層と、前記半導体層と前記第１コンタクト層および前記第２コンタクト層との間に配置され、前記チャネル領域を覆い、かつ、前記第１領域および前記第２領域を覆わない保護部とを有し、前記第１コンタクト層および前記第２コンタクト層は、それぞれ、導電型を付与する不純物を含む不純物含有シリコン層を含み、前記保護部は、真性の半導体からなるｉ型半導体層と、前記ｉ型半導体層上に配置された保護絶縁層とを含む積層構造を有し、前記ｉ型半導体層は、前記ポリシリコン領域よりも大きいバンドギャップを有し、前記半導体層の前記チャネル領域は前記ｉ型半導体層と直接接し、前記第１領域および前記第２領域は前記不純物含有シリコン層と直接接している。
　ある実施形態において、前記不純物含有シリコン層は、ｎ+型アモルファスシリコン層である。
　ある実施形態において、前記ｎ+型アモルファスシリコン層は、例えば１×１０18ｃｍ-3以上５×１０20ｃｍ-3以下の濃度でｎ型不純物を含む。
　ある実施形態において、前記不純物含有シリコン層は、前記保護絶縁層の側面および前記ｉ型半導体層の側面に直接接している。
　ある実施形態において、前記ｉ型半導体層は、離散的に配置された複数のｉ型ａ－Ｓｉ島を含む島状構造を有する。
　ある実施形態において、前記基板の法線方向から見たとき、前記チャネル領域のうち前記複数のｉ型ａ－Ｓｉ島に接する部分の合計面積は、前記チャネル領域全体の面積の２０％以上９０％以下である。
　ある実施形態において、前記基板の法線方向から見たとき、前記半導体層は、前記ポリシリコン領域の外側に配置されたアモルファスシリコン領域をさらに含む。
　ある実施形態において、前記ｉ型半導体層は、真性のアモルファスシリコンからなるｉ型ａ－Ｓｉ層である。
　本発明の一実施形態の表示装置は、上記のいずれかに記載の薄膜トランジスタを備えた表示装置であって、複数の画素を有する表示領域を有し、前記薄膜トランジスタは、前記複数の画素のそれぞれに配置されている。
　本発明の一実施形態の、薄膜トランジスタの製造方法は、基板に支持された薄膜トランジスタの製造方法であって、前記基板上に、ゲート電極、前記ゲート電極を覆うゲート絶縁層、およびポリシリコン領域を含む半導体層を形成する工程と、前記半導体層上に、真性の半導体からなるｉ型半導体膜および保護絶縁膜をこの順で形成する工程であって、前記ｉ型半導体膜は前記ポリシリコン領域よりも大きいバンドギャップを有する、工程と、前記ｉ型半導体膜および前記保護絶縁膜をパターニングすることにより、前記ｉ型半導体膜からｉ型半導体層を形成し、かつ、前記保護絶縁膜から保護絶縁層を形成する工程であって、前記ｉ型半導体層および前記保護絶縁層は、前記半導体層のチャネル領域となる部分上に位置し、かつ、前記半導体層の前記チャネル領域となる部分の両側に位置する第１領域および第２領域を露出する、工程と、前記半導体層、前記ｉ型半導体層および前記保護絶縁層を覆うように、コンタクト層形成用シリコン膜と導電膜とをこの順で形成する工程であって、前記コンタクト層形成用シリコン膜は、導電型を付与する不純物を含む不純物含有シリコン膜であるか、または、前記不純物含有シリコン膜を最下層とする積層膜であり、前記保護絶縁層をエッチストップとして、前記コンタクト層形成用シリコン膜および前記導電膜のパターニングを行うことにより、前記コンタクト層形成用シリコン膜から、前記第１領域に接する第１コンタクト層と、前記第２領域に接する第２コンタクト層とを形成し、前記導電膜から、前記第１コンタクト層に接するソース電極と、前記第２コンタクト層に接するドレイン電極とを形成する、ソース・ドレイン分離工程とを包含する。
　ある実施形態において、ＣＶＤ法による成膜の初期成長段階を利用して、前記ｉ型半導体膜を形成する。
　ある実施形態において、前記ｉ型半導体膜は、離散的に配置された複数のｉ型半導体島を含む島状構造を有する。
　ある実施形態において、前記ｉ型半導体層は、真性のアモルファスシリコンからなるｉ型ａ－Ｓｉ層である。
　本発明の一実施形態の、表示装置の製造方法は、上記のいずれかに記載の薄膜トランジスタを備えた表示装置の製造方法であって、前記表示装置は、複数の画素を有する表示領域を有し、前記薄膜トランジスタは、前記表示領域の前記複数の画素のそれぞれに配置されており、前記製造方法は、前記薄膜トランジスタの前記半導体層を形成する半導体層形成工程を含み、前記半導体層形成工程は、前記ゲート絶縁層上に形成されたアモルファスシリコンからなる半導体膜の一部のみにレーザ光を照射して結晶化させる結晶化工程であって、前記半導体膜の前記一部に前記ポリシリコン領域を形成し、前記半導体膜のうち前記レーザ光が照射されなかった部分を非晶質のまま残す、結晶化工程を包含する。
　本発明の一実施形態によると、高いオン特性を有し得るボトムゲート型の薄膜トランジスタおよびその製造方法が提供される。
（ａ）および（ｂ）は、それぞれ、第１の実施形態のＴＦＴ１０１の模式的な平面図および断面図であり、（ｃ）は、ＴＦＴ１０１のチャネル部分の拡大断面図である。 （ａ）および（ｂ）は、第１の実施形態のＴＦＴにおける他の保護部２０を例示する拡大断面図および拡大平面図である。 （ａ）～（ｈ）は、それぞれ、ＴＦＴ１０１の製造方法の一例を説明するための模式的な工程断面図である。 （ａ）および（ｂ）は、それぞれ、参考の実施形態のＴＦＴ１０２の模式的な平面図および断面図であり、（ｃ）は、ＴＦＴ１０２のチャネル部分の拡大断面図である。 （ａ）～（ｄ）は、それぞれ、ＴＦＴ１０２の製造方法の一例を説明するための模式的な工程断面図である。 （ａ）は、参考例の薄膜トランジスタ、（ｂ）～（ｄ）は、それぞれ、比較例１～３の薄膜トランジスタを模式的に示す拡大断面図である。 参考例および比較例の薄膜トランジスタのＶ－Ｉ特性を示す図である。 （ａ）および（ｂ）は、それぞれ、ｉ型ａ－Ｓｉ層とｐｏｌｙ－Ｓｉ層との接合界面近傍のエネルギーバンド構造を示す図である。 （ａ）および（ｂ）は、それぞれ、測定に用いたヘテロ接合含有ＴＦＴ８０１およびホモ接合含有ＴＦＴ８０２を示す模式的な断面図である。 ヘテロ接合含有ＴＦＴ８０１およびホモ接合含有ＴＦＴ８０２のＣ－Ｖ特性を示す図である。 ｐｏｌｙ－Ｓｉ層とｎ+型－Ｓｉ層との接合界面近傍のエネルギーバンド構造を示す図である。
　本発明者は、ＴＦＴのチャネル移動度を向上させるために、種々の構造を検討したところ、ポリシリコン層（ｐｏｌｙ－Ｓｉ層）と真性のアモルファスシリコン層（ｉ型ａ－Ｓｉ層）とが接合した界面を有するＴＦＴにおいて、高いチャネル移動度が得られることを見出した。後述するように、これは、ｐｏｌｙ－Ｓｉ層とｉ型ａ－Ｓｉ層とによってヘテロ接合が形成され、高電子移動度トランジスタ（ＨＥＭＴ）と同様に、２次元電子ガス（以下、「２ＤＥＧ」）が生成されたと考えられる。
　２ＤＥＧは、バンドギャップエネルギーの異なる２種類の半導体を接合したときに、その界面（界面近傍１０ｎｍ程度厚さの領域）に生成される電子の層（二次元に電子が分布する状態）を指す。２ＤＥＧは、ＧａＡｓ系、ＩｎＰ系、ＧａＮ系、ＳｉＧｅ系などの化合物半導体で生成されることが知られているが、ｐｏｌｙ－Ｓｉ層と、ｐｏｌｙ－Ｓｉよりもバンドギャップエネルギーの大きい他の半導体層（例えばｉ型ａ－Ｓｉ層）との接合界面で２ＤＥＧが生じ得ることは知られていなかった。
　本明細書では、バンドギャップエネルギーの異なる２つの半導体層の接合（例えばｉ型ａ－Ｓｉ層とｐｏｌｙ－Ｓｉ層との接合）を「半導体ヘテロ接合」、バンドギャップエネルギーが同程度の２つの半導体層の接合（例えばｉ型ａ－Ｓｉ層とｎ+型ａ－Ｓｉ層との接合）を「半導体ホモ接合」と呼ぶ。
　図８（ａ）および（ｂ）は、半導体ヘテロ接合の界面近傍のエネルギーバンド構造の一例を説明するための模式図である。ここでは、ボトムゲート型の多結晶シリコンＴＦＴにおいて、ノンドープのｐｏｌｙ－Ｓｉ層（活性層）上にｉ型ａ－Ｓｉ層を配置することによって形成された半導体ヘテロ接合を示す。また、図８（ａ）はゲート電圧を印加していない状態、図８（ｂ）はゲート電極（不図示）に正電圧を印加した状態のエネルギーバンド構造を例示している。
　ｐｏｌｙ－Ｓｉ層のバンドギャップエネルギーＥｇ１は約１．１ｅＶ、ｉ型ａ－Ｓｉ層のバンドギャップエネルギーＥｇ２は約１．８８ｅＶである。ｐｏｌｙ－Ｓｉ層側に空乏層が形成される。図８（ａ）では、電子の流れを矢印９１、ホールの流れを矢印９２で示している。図示するように、ｉ型ａ－Ｓｉ層とｐｏｌｙ－Ｓｉ層との界面に量子井戸ｑｗが形成され、電子が溜まることにより、２ＤＥＧが生成されると考えられる。
　ゲート電極（不図示）に正電圧を印加すると、図８（ｂ）に破線で例示するように、電界によってエネルギーバンドが曲がる。この結果、半導体ヘテロ接合界面では、例えば、伝導体下端のエネルギー準位Ｅｃがフェルミ準位Ｅｆよりも低くなる（Ｅｃ＜Ｅｆ）。これにより、量子井戸ｑｗにおける電子密度が高くなり、高密度な電子層（２ＤＥＧ）が電子伝導に寄与する。
　２ＤＥＧが生成された領域（以下、「２ＤＥＧ領域」と呼ぶ。）は、ｐｏｌｙ－Ｓｉ層よりも高い移動度を有し得る。従って、ＴＦＴのチャネル部分に半導体ヘテロ接合を形成し、高移動度な２ＤＥＧ領域を生じさせることにより、ＴＦＴのチャネル移動度を高めることが可能である。本明細書では、ＴＦＴの活性層のうちチャネルとなる部分の移動度を「チャネル移動度」と呼び、活性層の材料自体の移動度と区別する。
　なお、２ＤＥＧ領域がＴＦＴのチャネル移動度の向上に寄与するには、半導体ヘテロ接合のｐｏｌｙ－Ｓｉ層がｉ型ａ－Ｓｉ層よりもゲート電極側に位置する必要がある。また、半導体ヘテロ接合の界面に量子井戸ｑｗを生成するためには、ｐｏｌｙ－Ｓｉ層として、導電型を付与する不純物を含まない（ノンドープ）ポリシリコン層を用いることが好ましい。なお、ｐｏｌｙ－Ｓｉ層およびｉ型ａ－Ｓｉ層の接合前のフェルミ準位は、接合によって上述した量子井戸ｑｗが形成されるような関係を有していればよく、その関係を満たす範囲でｐｏｌｙ－Ｓｉ層が不純物を含んでいても構わない。
　また、上記では、ｉ型ａ－Ｓｉ層とｐｏｌｙ－Ｓｉ層との接合界面を例に説明したが、ａ－Ｓｉ以外の真性の半導体からなる層（ｉ型半導体層）とｐｏｌｙ－Ｓｉ層との接合界面にも同様の２ＤＥＧ領域が生じ得る。ｉ型半導体層は、ｐｏｌｙ－Ｓｉ層との接合界面近傍に上述した量子井戸ｑｗが形成されるようなフェルミ準位（接合前のフェルミ準位）を有していればよく、真性の酸化物半導体（例えばＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体）などのワイドバンドギャップ半導体からなる層であってもよい。
　次に、半導体ヘテロ接合の界面に２ＤＥＧが生じ得たことを確認するために、本発明者が行った容量測定を説明する。
　図９（ａ）および（ｂ）は、それぞれ、容量測定に用いたＥＳ型のＴＦＴ８０１、８０２を示す模式的な断面図である。ＴＦＴ８０１は、ゲート―ソース／ドレイン間に半導体ヘテロ接合を有するＴＦＴ（「ヘテロ接合含有ＴＦＴ」と呼ぶ。）であり、ＴＦＴ８０２は、ゲート―ソース／ドレイン間に半導体ホモ接合を有するＴＦＴ（「ホモ接合含有ＴＦＴ」と呼ぶ。）である。
　ヘテロ接合含有ＴＦＴ８０１は、基板上に形成されたゲート電極２と、ゲート電極２を覆うゲート絶縁層３と、ゲート絶縁層３の上に形成された半導体層（活性層）４と、半導体層４のチャネル領域を覆う保護絶縁層（エッチストップ層）５と、ソース電極８ｓおよびドレイン電極８ｄとを備える。半導体層４はポリシリコン層（ｐｏｌｙ－Ｓｉ層）である。半導体層４および保護絶縁層５とソース電極８ｓとの間、および、半導体層４および保護絶縁層５とドレイン電極８ｄとの間には、それぞれ、コンタクト層として、真性アモルファスシリコンからなるｉ型ａ－Ｓｉ層６およびｎ+型アモルファスシリコンからなるｎ+型ａ－Ｓｉ層７がこの順で配置されている。ｉ型ａ－Ｓｉ層６と半導体層４とは直接接している。ｐｏｌｙ－Ｓｉ層である半導体層４とｉ型ａ－Ｓｉ層６との接合ｇ１は、半導体ヘテロ接合である。
　一方、ホモ接合含有ＴＦＴ８０２は、半導体層４としてアモルファスシリコン層（ａ－Ｓｉ層）を用い、コンタクト層としてｎ+型ａ－Ｓｉ層７のみを用いる点以外は、ヘテロ接合含有ＴＦＴ８０１と同様の構成を有する。ａ－Ｓｉ層である半導体層４とｎ+型ａ－Ｓｉ層７との接合ｇ２は、半導体ホモ接合である。
　ヘテロ接合含有ＴＦＴ８０１およびホモ接合含有ＴＦＴ８０２に対し、ＴＦＴモニターを用いて、ゲート―ソース間に交流（１０ｋＨｚ）を印加し、ゲート－ソース間の容量Ｃの測定を行った。
　図１０は、ヘテロ接合含有ＴＦＴ８０１およびホモ接合含有ＴＦＴ８０２のＣ－Ｖ特性を示す図であり、縦軸は容量Ｃ、横軸はゲート電圧Ｖｇである。
　図１０から、ヘテロ接合含有ＴＦＴ８０１の容量変化が、ホモ接合含有ＴＦＴ８０２よりも小さくなっていることが分かる。これはキャリア濃度（電子）の差を表している。一般的にキャリア濃度が高くなるほど半導体は金属に近くなるため、容量変化が小さくなることが知られている。ヘテロ接合含有ＴＦＴ８０１では、接合ｇ１の界面に形成された量子井戸ｑｗに電子が溜まって２ＤＥＧが生じており、２ＤＥＧに分布した電子の分だけ、ホモ接合含有ＴＦＴ８０２よりもキャリア濃度が増加したからと考えられる。このことから、半導体ヘテロ接合の界面に２ＤＥＧが形成されることが確認される。なお、ゲート電圧Ｖｇに正の電圧が印加されると、ヘテロ接合含有ＴＦＴ８０１では、接合ｇ１の界面の量子井戸ｑｗに溜まった電子が半導体層４側にはき出されるため、そのキャリア濃度はホモ接合含有ＴＦＴ８０２と同程度になると考えられる。
　以下、図面を参照しながら、本願発明の実施形態を具体的に説明する。
　（第１の実施形態）
　第１の実施形態の薄膜トランジスタ（ＴＦＴ）は、エッチストップ（ＥＳ）型の多結晶シリコンＴＦＴである。本実施形態のＴＦＴは、アクティブマトリクス基板などの回路基板、液晶表示装置や有機ＥＬ表示装置などの各種表示装置、イメージセンサ、電子機器などに適用され得る。
　図１（ａ）は、本実施形態の薄膜トランジスタ（ＴＦＴ）１０１の模式的な平面図であり、図１（ｂ）は、Ｉ－Ｉ’線に沿ったＴＦＴ１０１の断面図である。図１（ｃ）は、ＴＦＴ１０１のチャネル部分の拡大断面図である。
　ＴＦＴ１０１は、ガラス基板などの基板１に支持されており、ゲート電極２と、ゲート電極２を覆うゲート絶縁層３と、ゲート絶縁層３上に配置された半導体層（活性層）４と、保護絶縁層（エッチストップ層ともいう）５を含む保護部２０と、半導体層４に電気的に接続されたソース電極８ｓおよびドレイン電極８ｄとを備える。
　半導体層４は、ＴＦＴ１０１の活性層として機能する層であり、ポリシリコン領域（ｐｏｌｙ－Ｓｉ領域）４ｐを含む。図示するように、半導体層４は、ｐｏｌｙ－Ｓｉ領域４ｐと、非晶質シリコンを主として含むアモルファスシリコン領域（ａ－Ｓｉ領域）４ａとを含んでいてもよい。あるいは、半導体層４の全体がｐｏｌｙ－Ｓｉ領域４ｐであってもよい。
　ｐｏｌｙ－Ｓｉ領域４ｐは、第１領域Ｒｓおよび第２領域Ｒｄと、これらの間に位置し、ＴＦＴ１０１のチャネルが形成されるチャネル領域Ｒｃとを有している。チャネル領域Ｒｃは、ゲート絶縁層３を介してゲート電極２と重なるように配置されている。第１領域Ｒｓはソース電極８ｓと電気的に接続され、第２領域Ｒｄはドレイン電極８ｄと電気的に接続されている。
　半導体層４の第１領域Ｒｓとソース電極８ｓとの間に、第１コンタクト層Ｃｓが設けられ、半導体層４の第２領域Ｒｄとドレイン電極８ｄとの間に、第２コンタクト層Ｃｄが設けられている。ソース電極８ｓは、第１コンタクト層Ｃｓを介して半導体層４の第１領域Ｒｓと電気的に接続されている。ドレイン電極８ｄは、第２コンタクト層Ｃｄを介して半導体層４の第２領域Ｒｄと電気的に接続されている。
　保護絶縁層５は、例えば島状であってもよい。保護絶縁層５と半導体層４との間には、実質的に不純物を含まない（すなわち真性の）アモルファスシリコンからなるｉ型ａ－Ｓｉ層１０が配置されている。ｉ型ａ－Ｓｉ層１０は、ｐｏｌｙ－Ｓｉ領域４ｐ（チャネル領域Ｒｃ）の上面と直接接している。ｉ型ａ－Ｓｉ層１０の厚さは、保護絶縁層５の厚さよりも小さくてもよい。ｉ型ａ－Ｓｉ層１０は、保護絶縁層５と同じマスクを用いてパターニングされていてもよい。この場合、ｉ型ａ－Ｓｉ層１０の側面と保護絶縁層５の側面とは整合する。
　なお、保護絶縁層５およびｉ型ａ－Ｓｉ層１０は、島状でなくてもよい。その場合には、保護絶縁層５およびｉ型ａ－Ｓｉ層１０は、半導体層４の第１領域Ｒｓおよび第２領域Ｒｄを露出する開口部を有していてもよい。
　本明細書では、保護絶縁層５およびｉ型ａ－Ｓｉ層１０から構成される構造体２０を「保護部」と称する。保護部２０は、半導体層４と第１コンタクト層Ｃｓおよび第２コンタクト層Ｃｄとの間に、半導体層４のチャネル領域Ｒｃを覆い、かつ、第１領域Ｒｓおよび第２領域Ｒｄを覆わないように配置されている。
　第１コンタクト層Ｃｓおよび第２コンタクト層Ｃｄは、導電型を付与する不純物を含む不純物含有シリコン層（ａ－Ｓｉ層でもｐｏｌｙ－Ｓｉ層でもよい）を含む。第１コンタクト層Ｃｓおよび第２コンタクト層Ｃｄにおける不純物含有シリコン層は、互いに離間して配置されており、それぞれ、半導体層４の第１領域Ｒｓおよび第２領域Ｒｄと直接接している。第１コンタクト層Ｃｓおよび第２コンタクト層Ｃｄにおける不純物含有シリコン層のチャネル領域側の端部は保護絶縁層５上に位置していてもよい。
　この例では、第１コンタクト層Ｃｓおよび第２コンタクト層Ｃｄは、不純物含有シリコン層の単層構造を有している。なお、第１コンタクト層Ｃｓおよび第２コンタクト層Ｃｄは、不純物含有シリコン層を最下層とする積層構造を有してもよい。不純物含有シリコン層は、例えば、ｎ型を付与する不純物が添加されたｎ+型ａ－Ｓｉ層７である。第１コンタクト層Ｃｓにおけるｎ+型ａ－Ｓｉ層７は、半導体層４の第１領域Ｒｓと保護絶縁層５の上面および側面と直接接していてもよい。同様に、第２コンタクト層Ｃｄにおけるｎ+型ａ－Ｓｉ層７は、半導体層４の第２領域Ｒｄと保護絶縁層５の上面および側面と直接接していてもよい。
　本実施形態では、図１（ｃ）に示すように、チャネル領域Ｒｃでは、保護部２０におけるｉ型ａ－Ｓｉ層１０と半導体層４のｐｏｌｙ－Ｓｉ領域４ｐとが半導体ヘテロ接合を形成している。この接合界面には、図８を参照して前述した２次元電子ガス（２ＤＥＧ）が生じる２ＤＥＧ領域９が形成される。２ＤＥＧ領域９は、例えば、ｐｏｌｙ－Ｓｉの２倍以上の移動度を有し得る高移動度領域である。
　一方、半導体層４の第１領域Ｒｓおよび第２領域Ｒｄでは、ｐｏｌｙ－Ｓｉ領域４ｐは不純物含有シリコン層（ここではｎ+型ａ－Ｓｉ層７）と接合されている。ｎ+型ａ－Ｓｉ層とｐｏｌｙ－Ｓｉ層との接合界面近傍のエネルギーバンド構造（図１１参照）から分かるように、第１領域Ｒｓおよび第２領域Ｒｄとｎ+型ａ－Ｓｉ層７との接合部分には電子が溜まりにくく、２ＤＥＧは生成され難い。本明細書では、ｐｏｌｙ－Ｓｉ領域４ｐと不純物含有シリコン層との接合界面における、２ＤＥＧが生成されにくい（または生成されない）領域１９を「非２ＤＥＧ領域」と称する。
　チャネル領域Ｒｃにおいて、ｐｏｌｙ－Ｓｉ領域４ｐのうち少なくともｉ型ａ－Ｓｉ層１０と接する部分は、ノンドープの（すなわちｎ型不純物を積極的に添加せずに形成された）ポリシリコン領域であることが好ましい。これにより、ｐｏｌｙ－Ｓｉ領域４ｐとｉ型ａ－Ｓｉ層１０との接合界面により確実に２ＤＥＧ領域９を形成できる。第１コンタクト層Ｃｓおよび第２コンタクト層Ｃｄの不純物含有シリコン層の不純物濃度は、例えば１×１０18ｃｍ-3以上５×１０20ｃｍ-3以下である。１×１０18ｃｍ-3以上、好ましくは５×１０18ｃｍ-3以上であれば、オン抵抗を低く抑えるとともに、ｐｏｌｙ－Ｓｉ領域４ｐとの接合界面に２ＤＥＧ領域が生成されるのをより効果的に抑制できる。
　本実施形態のＴＦＴ１０１では、チャネル領域Ｒｃに、ｐｏｌｙ－Ｓｉ領域４ｐよりも移動度の高い２ＤＥＧ領域９が配置されている。このため、ＴＦＴ１０１のチャネル移動度を向上でき、オン電流を高めることが可能になる。また、２ＤＥＧ領域９は、チャネル領域Ｒｃに配置されるが、第１領域Ｒｓおよび第２領域Ｒｄには形成されない（第１領域Ｒｓと第２領域Ｒｄには非２ＤＥＧ領域１９が形成される）。つまり、２ＤＥＧ領域９は、第１領域Ｒｓと第２領域Ｒｄとを繋ぐように形成されない。このため、２ＤＥＧ領域９に起因してオフリーク電流が増大したり、ソース－ドレイン間が２ＤＥＧ領域９を介して導通状態になったりすることを抑制でき、オフ特性を確保できる。このように、本実施形態によると、オフ特性を維持しつつ、オン特性を高めることができるので、オンオフ比を向上できる。
　また、第１コンタクト層Ｃｓおよび第２コンタクト層Ｃｄと半導体層４との接合部分に２ＤＥＧが生成されにくくなることで、２ＤＥＧに起因するゲート誘導ドレインリーク（ＧＩＤＬ：Ｇａｔｅ－Ｉｎｄｕｃｅｄ　Ｄｒａｉｎ　Ｌｅａｋａｇｅ　ｃｕｒｒｅｎｔ）の発生を抑制できるというメリットもある。
　さらに、本実施形態では、ＴＦＴ１０１のチャネル移動度を２ＤＥＧ領域９を利用して制御できるので、ｐｏｌｙ－Ｓｉ領域４ｐにおける結晶粒径のばらつきに起因する特性ばらつきを抑制できる。従って、ＴＦＴ１０１の信頼性を向上できる。
　保護部２０は、保護絶縁層５およびｉ型ａ－Ｓｉ層１０を含む積層構造を有していればよく、その構造は図１に示す例に限定されない。例えば、保護絶縁層５およびｉ型ａ－Ｓｉ層１０の側面は整合していなくてもよい。保護絶縁層５とｉ型ａ－Ｓｉ層１０とのエッチレートが異なる場合、あるいは、保護絶縁層５とｉ型ａ－Ｓｉ層１０とを別々にパターニングする場合には、保護絶縁層５の側面よりもｉ型ａ－Ｓｉ層１０の側面が内側または外側に位置することがある。このような場合でも、ｉ型ａ－Ｓｉ層１０のソース側およびドレイン側において、ｐｏｌｙ－Ｓｉ領域４ｐと接するようにｎ+型ａ－Ｓｉ層７を形成することで、図１と同様の効果が得られる。
　また、図１に示す例では、ｉ型ａ－Ｓｉ層１０は保護絶縁層５と半導体層４との間に亘って形成されているが、ｉ型ａ－Ｓｉ層１０は、離散的に配置された複数のｉ型ａ－Ｓｉ島を含む構造（以下、「島状構造」）を有していてもよい。
　図２（ａ）および（ｂ）は、それぞれ、本実施形態における他の保護部２０を例示する断面図および拡大図である。
　この例では、半導体層４と保護絶縁層５との間に、島状構造を有するｉ型ａ－Ｓｉ層１０が配置されている。すなわち、保護絶縁層５と半導体層４との間に複数のｉ型ａ－Ｓｉ島が形成されている。図示するように、サイズ（大きさ）が互いに異なる複数のｉ型ａ－Ｓｉ島がランダムに配置されていてもよい。例えば、ＣＶＤ法による初期成長段階を利用して真性のアモルファスシリコン膜を形成することで、図示するような島状構造を有するｉ型ａ－Ｓｉ層１０が得られる。この場合、基板１の法線方向から見たとき、チャネル領域Ｒｃのうちｉ型ａ－Ｓｉ島と接する部分の合計面積の、チャネル領域Ｒｃ全体の面積に対する割合ＡＲは、例えば２０％以上９０％以下であってもよい。割合ＡＲが２０％以上であれば、チャネル移動度をより効果的に高めることができる。割合ＡＲは５０％以上であってもよい。一方、割合ＡＲが９０％以下であれば、オフリーク電流の増大をより確実に抑制できる。上記の面積割合ＡＲは、成長時間などの条件を制御することで調整され得る。
　本実施形態のＴＦＴ１０１は、例えば、表示装置などのアクティブマトリクス基板に好適に用いられ得る。アクティブマトリクス基板（または表示装置）は、複数の画素を含む表示領域と、表示領域以外の非表示領域（周辺領域ともいう）とを有する。各画素には、スイッチング素子として画素用ＴＦＴが設けられる。周辺領域には、ゲートドライバなどの駆動回路がモノリシックに形成されていてもよい。駆動回路は、複数のＴＦＴ（「回路用ＴＦＴ」と呼ぶ）を含んでいる。ＴＦＴ１０１は、画素用ＴＦＴおよび／または回路ＴＦＴとして用いられ得る。
　上記のアクティブマトリクス基板は、液晶表示装置に好適に用いられる。たとえば、対向電極およびカラーフィルタ層を設けた対向基板を用意し、上記アクティブマトリクス基板および対向基板をシール材を介して張り合わせ、これらの基板間に液晶を注入することにより、液晶表示装置が得られる。
　また、液晶表示装置に限らず、電圧が印加されることにより光学的性質が変調したり、発光したりする材料を表示媒体層として用いることで、種々の表示装置を得ることができる。例えば表示媒体層として有機あるいは無機蛍光材料を用いた有機ＥＬ表示装置や無機ＥＬ表示装置などの表示装置にも本実施形態のアクティブマトリクス基板は好適に用いられる。さらに、Ｘ線センサやメモリ素子などに用いられるアクティブマトリクス基板としても好適に用いることができる。
　＜ＴＦＴ１０１の製造方法＞
　次に、ＴＦＴ１０１の製造方法の一例を説明する。
　図３（ａ）～図３（ｈ）は、ＴＦＴ１０１の製造方法の一例を説明するための模式的な工程断面図である。
　まず、図３（ａ）に示すように、基板１上に、ゲート電極２、ゲート絶縁層３、および活性層用ａ－Ｓｉ膜４０をこの順で形成する。
　基板１としては、例えばガラス基板、シリコン基板、耐熱性を有するプラスチック基板（樹脂基板）などの絶縁性の表面を有する基板を用いることができる。
　ゲート電極２は、基板１の上に、ゲート用導電膜を形成し、これをパターニングすることにより形成される。ここでは、例えば、スパッタ法によりゲート用導電膜（厚さ：例えば約５００ｎｍ）を基板１の上に形成し、公知のフォトリソグラフィプロセスを用いて金属膜のパターニングを行う。ゲート導電膜のエッチングには例えばウェットエッチングを用いる。
　ゲート電極２の材料は、モリブデン（Ｍｏ）、タングステン（Ｗ）、銅（Ｃｕ）、クロム（Ｃｒ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）等の単体金属、それらに窒素、酸素、あるいは他の金属を含有させた材料、または、インジウム錫酸化物（ＩＴＯ）などの透明導電材料であってもよい。
　ゲート絶縁層３は、ゲート電極２が形成された基板１に、例えばプラズマＣＶＤ法により形成される。ゲート絶縁層（厚さ：例えば約０．４μｍ）３として、例えば、酸化シリコン（ＳｉＯ2）層、窒化シリコン（ＳｉＮｘ）層、またはＳｉＯ2層とＳｉＮｘ層との積層膜を形成してもよい。
　活性層用ａ－Ｓｉ膜４０は、例えば、水素ガス（Ｈ2）およびシランガス（ＳｉＨ4）を用いて、ＣＶＤ法により形成され得る。活性層用ａ－Ｓｉ膜４０は、ｎ型不純物を実質的に含まないノンドープ・アモルファスシリコン膜であってもよい。ノンドープ・アモルファスシリコン膜とは、ｎ型不純物を積極的に添加せずに（例えばｎ型不純物を含まない原料ガスを用いて）形成されたａ－Ｓｉ膜を指す。なお、活性層用ａ－Ｓｉ膜４０は、比較的低い濃度でｎ型不純物を含んでいても構わない。活性層用ａ－Ｓｉ膜４０の厚さは、２０ｎｍ以上７０ｎｍ以下（例えば５０ｎｍ）であってもよい。
　次に、図３（ｂ）に示すように、活性層用ａ－Ｓｉ膜４０のうち、少なくともＴＦＴのチャネル領域となる部分にレーザ光３０を照射する。レーザ光３０としては、ＸｅＣｌエキシマレーザ（波長３０８ｎｍ）などの紫外線レーザ、ＹＡＧレーザの第２高調波（波長５３２ｎｍ）などの波長が５５０ｎｍ以下の固体レーザが適用され得る。レーザ光３０の照射により、活性層用ａ－Ｓｉ膜４０のうちレーザ光３０で照射された領域が加熱されて溶融凝固し、ｐｏｌｙ－Ｓｉ領域４ｐが形成される。これにより、ｐｏｌｙ－Ｓｉ領域４ｐを含む半導体層４を得る。ｐｏｌｙ－Ｓｉ領域４ｐでは、半導体層４の上面に向かって結晶粒が柱状に成長している。
　レーザ光３０による結晶化方法も特に限定しない。例えば、レーザ光源からのレーザ光３０を、マイクロレンズアレイを介して、活性層用ａ－Ｓｉ膜４０の一部のみにレーザ光３０を集光することにより、活性層用ａ－Ｓｉ膜４０を部分的に結晶化させてもよい。本明細書では、この結晶化方法を「部分レーザアニール」と呼ぶ。部分レーザアニールを用いると、線状のレーザ光をａ－Ｓｉ膜全面に亘って走査する従来のレーザアニールと比べて、結晶化に要する時間を大幅に短縮できるので、量産性を高めることが可能である。
　マイクロレンズアレイは、２次元または１次元に配列されたマイクロレンズを有する。基板１上に複数のＴＦＴを形成する場合、レーザ光３０は、マイクロレンズアレイにより集光されて、活性層用ａ－Ｓｉ膜４０のうち、互いに離間した複数の所定領域（照射領域）にのみ入射する。各照射領域は、ＴＦＴのチャネル領域となる部分に対応して配置される。照射領域の位置、数、形状、サイズなどは、マイクロレンズアレイ（１ｍｍ未満のレンズに限定されるものではない）のサイズ、配列ピッチ、マイクロレンズアレイの光源側に配置するマスクの開口位置などによって制御され得る。これにより、活性層用ａ－Ｓｉ膜４０のうちレーザ光３０で照射された領域が加熱されて溶融凝固し、ｐｏｌｙ－Ｓｉ領域４ｐとなる。レーザ光で照射されなかった領域は、ａ－Ｓｉ領域４ａのまま残る。基板１の法線方向から見たとき、ａ－Ｓｉ領域４ａは、例えば、ｐｏｌｙ－Ｓｉ領域４ｐの外側に配置される。
　部分レーザアニールのより具体的な方法、部分レーザアニールに用いる装置の構成（マイクロレンズアレイ、マスクの構造を含む）について、参考のため、国際公開第２０１１／０５５６１８号、国際公開第２０１１／１３２５５９号、国際公開第２０１６／１５７３５１号、国際公開第２０１６／１７０５７１号の開示内容の全てを本願明細書に援用する。
　続いて、図３（ｃ）に示すように、活性層用ａ－Ｓｉ膜４０上に、ｉ型ａ－Ｓｉ膜（「２ＤＥＧ形成用ａ－Ｓｉ膜」と呼ぶ。）１００を形成する。２ＤＥＧ形成用ａ－Ｓｉ膜１００は、例えばＣＶＤ法によって形成される。２ＤＥＧ形成用ａ－Ｓｉ膜１００の厚さは、５ｎｍ以上５０ｎｍ以下（例えば２０ｎｍ）であってもよい。５ｎｍ以上であれば、２ＤＥＧ形成用ａ－Ｓｉ膜１００とｐｏｌｙ－Ｓｉ領域４ｐとの間に２ＤＥＧ領域をより確実に生成できる。
　２ＤＥＧ形成用ａ－Ｓｉ膜１００は、ＣＶＤ法による初期成長段階を利用して形成され得る。これにより、所望の薄い２ＤＥＧ形成用ａ－Ｓｉ膜１００を容易に形成できる。ＣＶＤ法による２ＤＥＧ形成用ａ－Ｓｉ膜１００の堆積時間は、特に限定しないが、例えば２秒以上１５０秒以下であってもよい。
　また、例えば、堆積時間などの成膜条件を制御して、島状構造を有する２ＤＥＧ形成用ａ－Ｓｉ膜（厚さ：例えば２ｎｍ以上５ｎｍ以下）１００を形成してもよい。このときの堆積時間は、特に限定しないが、例えば０．２秒以上１．０秒以下であってもよい。１．０秒以下であれば、より確実に、２ＤＥＧ形成用ａ－Ｓｉ膜１００を島状に堆積させることができる。０．２秒以上であれば、より確実に２ＤＥＧ形成用ａ－Ｓｉ膜１００とｐｏｌｙ－Ｓｉ領域４ｐとの間に２ＤＥＧ領域９を形成できる。ＣＶＤ法の初期成長段階を利用して島状構造を有する２ＤＥＧ形成用ａ－Ｓｉ膜１００を形成する場合には、各島のサイズ、形成位置、１つのチャネル領域Ｒｃ内の数などはランダムとなる。従って、２ＤＥＧ領域９もランダムに形成される（図２参照）。
　なお、２ＤＥＧ形成用ａ－Ｓｉ膜１００の形成方法はＣＶＤ法に限定されず、公知の他の方法を用いてもよい。
　続いて、図３（ｄ）に示すように、半導体層４上に、保護絶縁層（エッチストップ層）となる保護絶縁膜５０を形成する。ここでは、保護絶縁膜５０として、ＣＶＤ法によりシリコン酸化膜（ＳｉＯ2膜）を形成する。保護絶縁膜５０の厚さは、例えば３０ｎｍ以上３００ｎｍ以下であってもよい。この後、図示しないが、半導体層４に対して脱水素アニール処理（例えば４５０℃、６０分）を行ってもよい。
　次いで、図３（ｅ）に示すように、レジストマスク（不図示）を用いて、保護絶縁膜５０および２ＤＥＧ形成用ａ－Ｓｉ膜１００のパターニングを行い、半導体層４のうちチャネル領域となる部分を覆う保護絶縁層５およびｉ型ａ－Ｓｉ層１０を得る。チャネル領域となる部分のソース側およびドレイン側において、ｐｏｌｙ－Ｓｉ領域４ｐの一部は保護絶縁層５から露出している。
　続いて、図３（ｆ）に示すように、半導体層４および保護部２０を覆うように、コンタクト層用のＳｉ膜を形成する。ここでは、コンタクト層用のＳｉ膜として、プラズマＣＶＤ法により、ｎ型不純物（ここではリン）を含むｎ+型ａ－Ｓｉ膜（厚さ：例えば約０．０５μｍ）７０を堆積する。ｎ型不純物の濃度は、例えば１×１０18ｃｍ-3以上５×１０20ｃｍ-3以下である。原料ガスとして、シランと水素とホスフィン（ＰＨ3）との混合ガスを用いる。
　次に、コンタクト層用のＳｉ膜（ここではｎ+型ａ－Ｓｉ膜７０）上に、ソースおよびドレイン電極用の導電膜（厚さ：例えば約０．３μｍ）およびレジストマスクＭを形成する。ソースおよびドレイン電極用の導電膜は、ゲート用導電膜と同様の材料を用いて、ゲート用導電膜と同様の方法で形成され得る。
　この後、レジストマスクＭを用いて、例えばドライエッチングにより、ソースおよびドレイン電極用の導電膜およびｎ+型ａ－Ｓｉ膜７０のパターニングを行う。これにより、図３（ｇ）に示すように、導電膜から、ソース電極８ｓおよびドレイン電極８ｄが形成される（ソース・ドレイン分離工程）。また、ｎ+型ａ－Ｓｉ膜７０から、第１コンタクト層Ｃｓおよび第２コンタクト層Ｃｄとなるｎ+型ａ－Ｓｉ層７が離間して形成される。パターニングの際に、保護絶縁層５はエッチストップとして機能するので、半導体層４のうち保護絶縁層５で覆われた部分はエッチングされない。第１コンタクト層Ｃｓおよび第２コンタクト層Ｃｄのチャネル側の端部は、保護絶縁層５の上面に位置する。第１コンタクト層Ｃｓおよび第２コンタクト層Ｃｄは、半導体層４の上面、ｉ型ａ－Ｓｉ層１０の側面、保護絶縁層５の側面および上面と接してもよい。この後、レジストマスクＭを基板１から剥離する。このようにしてＴＦＴ１０１が製造される。
　なお、ｐｏｌｙ－Ｓｉ領域４ｐ中のダングリングボンドを不活性化し、欠陥密度を低減するために、ソース・ドレイン分離工程の後に、ｐｏｌｙ－Ｓｉ領域４ｐに対して水素プラズマ処理を行ってもよい。
　ＴＦＴ１０１をアクティブマトリクスマトリクス基板の画素用ＴＦＴとして用いる場合には、図３（ｈ）に示すように、ＴＦＴ１０１を覆うように層間絶縁層を形成する。ここでは、層間絶縁層として、無機絶縁層（パッシベーション膜）１１および有機絶縁層１２を形成する。
　無機絶縁層１１として、酸化珪素層、窒化珪素層などを用いてもよい。ここでは、無機絶縁層１１として、例えば、ＳｉＮｘ層（厚さ：例えば約２００ｎｍ）をＣＶＤ法で形成する。無機絶縁層１１は、ソース電極８ｓとドレイン電極８ｄとの間（ギャップ）において、保護絶縁層５と接する。
　有機絶縁層１２は、例えば、感光性樹脂材料を含む有機絶縁膜（厚さ：例えば１～３μｍ）であってもよい。この後、有機絶縁層１２のパターニングを行い、開口部を形成する。続いて、有機絶縁層１２をマスクとして無機絶縁層１１のエッチング（ドライエッチング）を行う。これにより、無機絶縁層１１および有機絶縁層１２に、ドレイン電極８ｄに達するコンタクトホールＣＨが形成される。
　続いて、有機絶縁層１２上およびコンタクトホールＣＨ内に透明導電膜を形成する。透明電極膜の材料としては、インジウム－錫酸化物（ＩＴＯ）、インジウム－亜鉛酸化物、ＺｎＯ等の金属酸化物を用いることができる。ここでは、例えば、スパッタ法で、透明導電膜としてインジウム－亜鉛酸化物膜（厚さ：例えば約１００ｎｍ）を形成する。
　この後、例えばウェットエッチングにより透明導電膜のパターニングを行い、画素電極１３を得る。画素電極１３は、画素ごとに離間して配置される。各画素電極１３は、コンタクトホール内で、対応するＴＦＴのドレイン電極８ｄと接する。図示していないが、ＴＦＴ１０１のソース電極８ｓはソースバスライン（不図示）に電気的に接続され、ゲート電極２はゲートバスライン（不図示）に電気的に接続される。
　半導体層４、第１コンタクト層Ｃｓ、第２コンタクト層Ｃｄは、それぞれ、ＴＦＴ１０１が形成される領域（ＴＦＴ形成領域）において、島状にパターニングされていてもよい。あるいは、半導体層４、第１コンタクト層Ｃｓ、第２コンタクト層Ｃｄは、ＴＦＴ１０１が形成される領域（ＴＦＴ形成領域）以外の領域にも延設されていてもよい。例えば、半導体層４は、ソース電極８ｓに接続されたソースバスラインと重なるように延びていてもよい。半導体層４のうちＴＦＴ形成領域に位置する部分がｐｏｌｙ－Ｓｉ領域４ｐを含んでいればよく、ＴＦＴ形成領域以外の領域に延設された部分はａ－Ｓｉ領域４ａであってもよい。
　また、活性層用ａ－Ｓｉ膜４０の結晶化方法は、上述した部分レーザアニールに限定されない。公知の他の方法を用いて、活性層用ａ－Ｓｉ膜４０の一部または全部を結晶化してもよい。
　さらに、ｉ型ａ－Ｓｉ層１０の代わりに、他の真性の半導体（非晶質でも結晶質でもよい）からなる半導体層（ｉ型半導体層）を用いてもよい。ｉ型半導体層は、ｐｏｌｙ－Ｓｉ領域４ｐよりも大きいバンドギャップを有し、ｐｏｌｙ－Ｓｉ領域４ｐと半導体ヘテロ接合を形成する。ｉ型半導体層として、例えば、真性の酸化物半導体（例えばＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体）などのワイドバンドギャップ半導体からなる半導体層を用いることができる。ｉ型半導体層は、ｐｏｌｙ－Ｓｉ領域４ｐとの接合界面近傍に上述した量子井戸ｑｗが形成されるようなフェルミ準位（接合前のフェルミ準位）を有する。ｉ型半導体層は、例えば、ｉ型ａ－Ｓｉ層１０と同様のプロセスで形成され得る。ｉ型半導体層は、離散的に配置された複数のｉ型半導体島を含んでもよい（図２参照）。
　ｉ型半導体層として、真性の酸化物半導体からなるｉ型酸化物半導体層を用いる場合、酸化物半導体は、非晶質でもよいし、結晶質でもよい。結晶質酸化物半導体は、例えば、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などであってもよい。非晶質または結晶質酸化物半導体の材料、構造、成膜方法などは、例えば特許第６２７５２９４号明細書に記載されている。参考のために、特許第６２７５２９４号明細書の開示内容の全てを本明細書に援用する。
　（参考の実施形態）
　以下、参考の実施形態のＴＦＴ、および、２ＤＥＧ領域を利用してＴＦＴ特性を向上できることを示す実験結果を説明する。
　参考の実施形態のＴＦＴは、チャネルエッチ（ＣＥ）型の多結晶シリコンＴＦＴである。
　図４（ａ）は、参考の実施形態の薄膜トランジスタ（ＴＦＴ）１０２の模式的な平面図であり、図４（ｂ）は、ＩＩ－ＩＩ’線に沿ったＴＦＴ１０２の断面図である。図４（ｃ）は、ＴＦＴ１０２のチャネル部分の拡大断面図である。図４では、図１と同様の構成要素には同じ参照符号を付している。以下の説明では、図１に示すＴＦＴ１０１と同様の構成については、説明を適宜省略する。
　ＴＦＴ１０２では、半導体層４とソース電極８ｓおよびドレイン電極８ｄとの間に、チャネル領域Ｒｃを覆うエッチストップ層を含む保護部（図１に示す保護部２０）が設けられていない。
　ＴＦＴ１０２においても、図４（ｃ）に示すように、チャネル領域Ｒｃにおいて、ｐｏｌｙ－Ｓｉ領域４ｐ上に少なくとも１つのｉ型ａ－Ｓｉ島６ａが配置されており、ｉ型ａ－Ｓｉ島６ａとｐｏｌｙ－Ｓｉ領域４ｐとの間に２ＤＥＧ領域９が形成される。
　無機絶縁層１１は、ソース電極８ｓとドレイン電極８ｄとの間において、ｉ型ａ－Ｓｉ島６ａ、および、半導体層４のうちｉ型ａ－Ｓｉ島６ａで覆われていない部分と直接接している。その他の構造は、図１に示すＴＦＴ１０１と同様であってもよい。
　この例では、第１コンタクト層Ｃｓおよび第２コンタクト層Ｃｄは、例えば、半導体層４と直接接するｉ型ａ－Ｓｉ層６と、ｉ型ａ－Ｓｉ層６上に配置されたｎ+型ａ－Ｓｉ層とを含む積層構造を有してもよい。これにより、ｉ型ａ－Ｓｉ層６と同じシリコン膜を用いてｉ型ａ－Ｓｉ島６ａを形成できる。例えば、ソース・ドレイン分離工程において、ｉ型ａ－Ｓｉ層６がチャネル領域Ｒｃ上に部分的に残るような条件でエッチングを行うことで、ｉ型ａ－Ｓｉ島６ａを形成できる。この場合、ｉ型ａ－Ｓｉ島６ａは、第１コンタクト層Ｃｓおよび第２コンタクト層Ｃｄのｉ型ａ－Ｓｉ層６よりも薄くなる。図示するように、大きさの異なる複数のｉ型ａ－Ｓｉ島６ａがチャネル領域Ｒｃ上にランダムに配置されてもよい。
　図５（ａ）～（ｄ）は、それぞれ、ＴＦＴ１０２の製造方法の一例を説明するための工程断面図である。以下、前述した実施形態（図３）と異なる点を主に説明する。各層の材料、厚さ、形成方法などについて、前述した実施形態と同様の場合には、適宜説明を省略する。
　まず、図５（ａ）に示すように、基板１にゲート電極２、ゲート絶縁層３および活性層用ａ－Ｓｉ膜４０を形成する。次いで、図５（ｂ）に示すように、活性層用ａ－Ｓｉ膜４０にレーザ光３０を照射することで、ｐｏｌｙ－Ｓｉ領域４ｐを含む半導体層４を得る。図示するように、部分レーザアニールにより、ｐｏｌｙ－Ｓｉ領域４ｐおよびａ－Ｓｉ領域４ａを含む半導体層４を形成してもよい。これらの工程は、前述の実施形態と同様である。
　次いで、図５（ｃ）に示すように、半導体層４を覆うように、コンタクト層用のＳｉ膜と、ソース・ドレイン電極用の導電膜８０とをこの順で形成する。ここでは、コンタクト層用のＳｉ膜として、プラズマＣＶＤ法により、ｉ型ａ－Ｓｉ膜（厚さ：例えば約０．１μｍ）６０、および、ｎ型不純物（例えばリン）を含むｎ+型ａ－Ｓｉ膜（厚さ：例えば約０．０５μｍ）７０を含む積層膜を形成する。ｎ+型ａ－Ｓｉ膜のリン濃度は、例えば１×１０18ｃｍ-3以上５×１０20ｃｍ-3以下である。ｉ型ａ－Ｓｉ膜６０の原料ガスとして、水素ガスおよびシランガスを用いる。ｎ+型ａ－Ｓｉ膜７０の原料ガスとして、シランと水素とホスフィン（ＰＨ3）との混合ガスを用いる。
　続いて、図５（ｄ）に示すように、レジストマスク（不図示）を用いて、例えばドライエッチングで、ｉ型ａ－Ｓｉ膜６０、ｎ+型ａ－Ｓｉ膜７０および導電膜８０のパターニングを行う（ソース・ドレイン分離工程）。このとき、レジストマスクで覆われていない領域（チャネル領域となる領域）では、導電膜８０およびｎ+型ａ－Ｓｉ膜７０は完全に除去され、かつ、ｉ型ａ－Ｓｉ膜６０は半導体層４上に島状に残るような条件でパターニングを行う。例えばエッチング時間を調整することにより、チャネル領域上にｉ型ａ－Ｓｉ層６を島状に残すことが可能である。このパターニング工程によって、ｉ型ａ－Ｓｉ膜６０およびｎ+型ａ－Ｓｉ膜７０から、第１コンタクト層Ｃｓおよび第２コンタクト層Ｃｄが得られ、導電膜８０からソース電極８ｓおよびドレイン電極８ｄが得られる。また、ｉ型ａ－Ｓｉ膜６０からｉ型ａ－Ｓｉ島６ａが形成され得る。
　なお、上記パターニングは、ｉ型ａ－Ｓｉ膜６０のうちレジストマスクで覆われていない部分の表面部分のみが除去される（薄膜化される）条件でパターニングを行ってもよい。この場合、薄膜化されたｉ型ａ－Ｓｉ膜６０を別途島状にパターニングすることで、ｉ型ａ－Ｓｉ島６ａを形成してもよい。パターニングによってｉ型ａ－Ｓｉ島６ａを形成すると、ｉ型ａ－Ｓｉ島６ａを所定のパターンで形成できる。例えば、図２（ｂ）～（ｄ）に示すようにｉ型ａ－Ｓｉ島６ａを配置してもよい。
　あるいは、ソース・ドレイン分離工程を行った後、チャネル領域を覆うように、他のｉ型ａ－Ｓｉ膜を形成し、パターニングを行うことで、ｉ型ａ－Ｓｉ島６ａを形成してもよい。この場合、コンタクト層用のＳｉ膜としてｉ型ａ－Ｓｉ膜６０を用いなくてもよい。これにより、コンタクト層Ｃｓ、Ｃｄと半導体層４との間に２ＤＥＧが生成されないので、ＧＩＤＬを抑制できる。
　＜実験結果＞
　２ＤＥＧを利用してＴＦＴ特性を向上できることを確認するため、参考例および比較例の薄膜トランジスタを作製し、ＴＦＴ特性の測定を行ったので、その方法および結果を説明する。
　図６（ａ）は、参考例の薄膜トランジスタの模式的な拡大断面図であり、（ｂ）～（ｄ）は、それぞれ、比較例１～３の薄膜トランジスタの模式的な拡大断面図である。
　まず、図５を参照しながら前述した方法で、参考例の薄膜トランジスタｓ１、ｓ２を作製した。薄膜トランジスタｓ１、ｓ２は、図４と同様の構造を有する。
　次いで、ソース・ドレイン分離工程におけるエッチング条件（例えばエッチング時間）以外は、参考例と同様の方法で、比較例１、２の薄膜トランジスタを作製した。比較例１では、ソース電極８ｓとドレイン電極８ｄとの間において、ｉ型ａ－Ｓｉ層６の表面部分のみが除去され、チャネル領域Ｒｃの略全体を覆うようにｉ型ａ－Ｓｉ層６が残るような条件でエッチングを行い、薄膜トランジスタｓ３、ｓ４を得た。比較例２では、ソース電極８ｓとドレイン電極８ｄとの間において、ｉ型ａ－Ｓｉ層６が完全に除去され、かつ、半導体層４の表面部分がオーバーエッチングされる条件でエッチングを行い、薄膜トランジスタｓ５を得た。
　さらに、比較例３では、チャネル領域Ｒｃを保護絶縁層（ＳｉＯ2層）５で覆った状態でソース・ドレイン分離工程を行い、ＥＳ型の薄膜トランジスタｓ６を作製した。保護絶縁層５とチャネル領域Ｒｃとは直接接しており、これらの間にａ－Ｓｉ島は設けられていない。
　続いて、参考例および比較例１～３の薄膜トランジスタｓ１～ｓ６のＴＦＴ特性を評価した。
　図７は、参考例および比較例１～３の薄膜トランジスタのＶ－Ｉ（ゲート電圧Ｖｇｓ－ドレイン電流Ｉｄ）特性を示す図である。
　図７から、比較例１の薄膜トランジスタｓ３、ｓ４では、ソース－ドレイン間が導通状態となり（パンチスルー）、スイッチング素子としての機能が得られないことが分かる。これは、半導体層４とｉ型ａ－Ｓｉ層６との界面に、第１領域Ｒｓからチャネル領域Ｒｃを挟んで第２領域Ｒｄまでに亘って高移動度の２ＤＥＧ領域９が連続的に形成され、ソース電極８ｓとドレイン電極８ｄとが２ＤＥＧ領域９を介して電気的に接続されたからと推察される。
　また、比較例２の薄膜トランジスタｓ５のオン電流は、参考例の薄膜トランジスタｓ１、ｓ２よりも低くなることが分かる。これは、チャネル領域上にｉ型ａ－Ｓｉ層６が残存しないので、２ＤＥＧが生じておらず、２ＤＥＧによる高移動度効果も得られないからと考えられる。
　なお、比較例２の薄膜トランジスタｓ５のオン電流は、比較例３の薄膜トランジスタｓ６よりも低い。この理由として、薄膜トランジスタｓ５では、半導体層４の表面部分がオーバーエッチングされて多結晶シリコン層が大きく除去され、そのほとんどが結晶粒径の小さな層及びアモルファス層となったり、チャネル部がダメージを受けたり、半導体層４の厚さにばらつきが生じたため、半導体層４の表面が保護された薄膜トランジスタｓ６よりもオン電流が低くなったと考えられる。
　これに対し、参考例の薄膜トランジスタｓ１、ｓ２では、比較例２の薄膜トランジスタｓ５および比較例３の薄膜トランジスタｓ６よりも高いオン電流が得られる。参考例の薄膜トランジスタｓ１、ｓ２では、チャネル領域Ｒｃとｉ型ａ－Ｓｉ島６ａとの接合部分に高移動度の２ＤＥＧ領域９が形成されるので、ＴＦＴのチャネル移動度が高くなったからと考えられる。また、チャネル領域Ｒｃのうちｉ型ａ－Ｓｉ島６ａと接していない部分は、２ＤＥＧが形成されない非２ＤＥＧ領域となる。チャネル領域Ｒｃの一部に非２ＤＥＧ領域が存在し、これにより、２ＤＥＧ領域９が第１領域Ｒｓから第２領域Ｒｄまでチャネル長方向に亘って（ソースードレイン間を繋ぐように）形成されないので、パンチスルーの発生が抑制されたと考えられる。
　このように、図７に示す結果から、チャネル領域Ｒｃに２ＤＥＧ領域９が生成され、かつ、２ＤＥＧ領域９を介してソース－ドレイン間が繋がらないように非２ＤＥＧ領域を配置することで、オフ特性を確保しつつ、オン電流を向上できることが確認される。
　ここでは、参考例の薄膜トランジスタとしてＣＥ型ＴＦＴを例に説明したが、図１に示す実施形態のＥＳ型ＴＦＴ（第1領域Ｒｓおよび第２領域Ｒｄに非２ＤＥＧ領域１９が存在することにより、２ＤＥＧ領域９が第１領域Ｒｓから第２領域Ｒｄまでチャネル長方向に亘って形成されない）であっても、参考例と同様の効果が得られる。
　本発明のＴＦＴの構造は、図１を参照しながら前述した構造に限定されない。本発明の実施形態のＴＦＴは、チャネル部分にシリコンへテロ接合が形成され、この接合界面に生じる２ＤＥＧ領域９を利用してオン電流を高めることの可能な構造を有していればよい。
　本発明の実施形態は、ＴＦＴを備えた装置や電子機器に広く適用可能である。例えば、アクティブマトリクス基板等の回路基板、液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置および無機エレクトロルミネセンス表示装置等の表示装置、放射線検出器、イメージセンサ等の撮像装置、画像入力装置や指紋読み取り装置等の電子装置などに適用され得る。
１：基板、２：ゲート電極、３：ゲート絶縁層、４：半導体層、４ａ：ａ－Ｓｉ領域、４ｐ：ｐｏｌｙ－Ｓｉ領域、５：保護絶縁層、７：ｎ+型ａ－Ｓｉ層、８ｄ：ドレイン電極、８ｓ：ソース電極、９：２ＤＥＧ領域、１０：ｉ型ａ－Ｓｉ層、１１：無機絶縁層、１２：有機絶縁層、１３：画素電極、１９：非２ＤＥＧ領域、２０：保護部、３０：レーザ光、４０：活性層用ａ－Ｓｉ膜、５０：絶縁膜、８０：導電膜、１００：２ＤＥＧ形成用ａ－Ｓｉ膜、Ｃｓ：第１コンタクト層、Ｃｄ：第２コンタクト層、Ｍ：レジストマスク、Ｒｃ：チャネル領域、Ｒｄ：第２領域、Ｒｓ：第１領域

Claims (14)

  1. 　基板と、
    　前記基板に支持されたゲート電極と、
    　前記ゲート電極を覆うゲート絶縁層と、
    　前記ゲート絶縁層上に配置された、ポリシリコン領域を含む半導体層であって、前記基板の法線方向から見たとき、前記ポリシリコン領域は、第１領域と、第２領域と、前記第１領域および前記第２領域の間に位置するチャネル領域とを含む、半導体層と、
    　前記第１領域と電気的に接続されたソース電極と、
    　前記第２領域と電気的に接続されたドレイン電極と、
    　前記第１領域と前記ソース電極との間に配置され、前記ソース電極と前記第１領域とを接続する第１コンタクト層と、
    　前記第２領域と前記ドレイン電極との間に配置され、前記ドレイン電極と前記第２領域とを接続する第２コンタクト層と
    　前記半導体層と前記第１コンタクト層および前記第２コンタクト層との間に配置され、前記チャネル領域を覆い、かつ、前記第１領域および前記第２領域を覆わない保護部と
    を有し、
    　前記第１コンタクト層および前記第２コンタクト層は、それぞれ、導電型を付与する不純物を含む不純物含有シリコン層を含み、
    　前記保護部は、真性の半導体からなるｉ型半導体層と、前記ｉ型半導体層上に配置された保護絶縁層とを含む積層構造を有し、
    　前記ｉ型半導体層は、前記ポリシリコン領域よりも大きいバンドギャップを有し、
    　前記半導体層の前記チャネル領域は前記ｉ型半導体層と直接接し、前記第１領域および前記第２領域は前記不純物含有シリコン層と直接接している、薄膜トランジスタ。
  2. 　前記不純物含有シリコン層は、ｎ+型アモルファスシリコン層である、請求項１に記載の薄膜トランジスタ。
  3. 　前記ｎ+型アモルファスシリコン層は、例えば１×１０18ｃｍ-3以上５×１０20ｃｍ-3以下の濃度でｎ型不純物を含む、請求項２に記載の薄膜トランジスタ。
  4. 　前記不純物含有シリコン層は、前記保護絶縁層の側面および前記ｉ型半導体層の側面に直接接している、請求項１から３のいずれかに記載の薄膜トランジスタ。
  5. 　前記ｉ型半導体層は、離散的に配置された複数のｉ型ａ－Ｓｉ島を含む島状構造を有する、請求項１から４のいずれかに記載の薄膜トランジスタ。
  6. 　前記基板の法線方向から見たとき、前記チャネル領域のうち前記複数のｉ型ａ－Ｓｉ島に接する部分の合計面積は、前記チャネル領域全体の面積の２０％以上９０％以下である、請求項５に記載の薄膜トランジスタ。
  7. 　前記基板の法線方向から見たとき、前記半導体層は、前記ポリシリコン領域の外側に配置されたアモルファスシリコン領域をさらに含む、請求項１から６のいずれかに記載の薄膜トランジスタ。
  8. 　前記ｉ型半導体層は、真性のアモルファスシリコンからなるｉ型ａ－Ｓｉ層である、請求項１から７のいずれかに記載の薄膜トランジスタ。
  9. 　請求項１から８のいずれかに記載の薄膜トランジスタを備えた表示装置であって、
    　複数の画素を有する表示領域を有し、
    　前記薄膜トランジスタは、前記複数の画素のそれぞれに配置されている、表示装置。
  10. 　基板に支持された薄膜トランジスタの製造方法であって、
    　前記基板上に、ゲート電極、前記ゲート電極を覆うゲート絶縁層、およびポリシリコン領域を含む半導体層を形成する工程と、
    　前記半導体層上に、真性の半導体からなるｉ型半導体膜および保護絶縁膜をこの順で形成する工程であって、前記ｉ型半導体膜は前記ポリシリコン領域よりも大きいバンドギャップを有する、工程と、
    　前記ｉ型半導体膜および前記保護絶縁膜をパターニングすることにより、前記ｉ型半導体膜からｉ型半導体層を形成し、かつ、前記保護絶縁膜から保護絶縁層を形成する工程であって、前記ｉ型半導体層および前記保護絶縁層は、前記半導体層のチャネル領域となる部分上に位置し、かつ、前記半導体層の前記チャネル領域となる部分の両側に位置する第１領域および第２領域を露出する、工程と、
    　前記半導体層、前記ｉ型半導体層および前記保護絶縁層を覆うように、コンタクト層形成用シリコン膜と導電膜とをこの順で形成する工程であって、前記コンタクト層形成用シリコン膜は、導電型を付与する不純物を含む不純物含有シリコン膜であるか、または、前記不純物含有シリコン膜を最下層とする積層膜であり、
    　前記保護絶縁層をエッチストップとして、前記コンタクト層形成用シリコン膜および前記導電膜のパターニングを行うことにより、前記コンタクト層形成用シリコン膜から、前記第１領域に接する第１コンタクト層と、前記第２領域に接する第２コンタクト層とを形成し、前記導電膜から、前記第１コンタクト層に接するソース電極と、前記第２コンタクト層に接するドレイン電極とを形成する、ソース・ドレイン分離工程と
    を包含する、薄膜トランジスタの製造方法。
  11. 　ＣＶＤ法による成膜の初期成長段階を利用して、前記ｉ型半導体膜を形成する、請求項１０に記載の薄膜トランジスタの製造方法。
  12. 　前記ｉ型半導体膜は、離散的に配置された複数のｉ型半導体島を含む島状構造を有する、請求項１1に記載の薄膜トランジスタの製造方法。
  13. 　前記ｉ型半導体層は、真性のアモルファスシリコンからなるｉ型ａ－Ｓｉ層である、請求項１０から１２のいずれかに記載の薄膜トランジスタの製造方法。
  14. 　請求項１から８のいずれかに記載の薄膜トランジスタを備えた表示装置の製造方法であって、
    　前記表示装置は、複数の画素を有する表示領域を有し、前記薄膜トランジスタは、前記表示領域の前記複数の画素のそれぞれに配置されており、
    　前記製造方法は、前記薄膜トランジスタの前記半導体層を形成する半導体層形成工程を含み、
    　前記半導体層形成工程は、前記ゲート絶縁層上に形成されたアモルファスシリコンからなる半導体膜の一部のみにレーザ光を照射して結晶化させる結晶化工程であって、前記半導体膜の前記一部に前記ポリシリコン領域を形成し、前記半導体膜のうち前記レーザ光が照射されなかった部分を非晶質のまま残す、結晶化工程を包含する、表示装置の製造方法。
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