JP6503458B2 - 薄膜トランジスタの製造方法及び表示パネル - Google Patents

薄膜トランジスタの製造方法及び表示パネル Download PDF

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Description

本発明は、薄膜トランジスタの製造方法及び該薄膜トランジスタを備える表示パネルに関する。
ＴＦＴ（Thin Film Transistor：薄膜トランジスタ）方式の液晶ディスプレイは、ＴＦＴ基板とＲ（赤）、Ｇ（緑）、Ｂ（青）の色を有するカラーフィルタ基板とを所要の隙間を設けて貼り合わせ、ＴＦＴ基板とカラーフィルタ基板との間に液晶を注入し、液晶分子による光の透過率を画素毎に制御することにより、映像を表示することができる。
ＴＦＴ基板には、データ線（ソースバスライン）及び走査線（ゲートバスライン）が縦横方向に格子状に配線され、データ線と走査線とが交差する箇所にＴＦＴで構成される画素を形成してある。また、複数の画素で構成される表示領域の周囲には、ＴＦＴで構成されデータ線及び走査線を駆動する駆動回路を形成してある。
ＴＦＴには半導体（シリコン）の結晶状態により、非結晶状態のａ−Ｓｉ（amorphous Silicon：アモルファスシリコン）ＴＦＴと多結晶状態のｐ−Ｓｉ（polycrystalline Silicon：ポリシリコン）ＴＦＴの２種類がある。ａ−ＳｉＴＦＴは、抵抗が高く漏れ電流（リーク電流）が小さい。また、ｐ−ＳｉＴＦＴは、ａ−ＳｉＴＦＴに比べて電子の移動度が格段に大きい。このため、表示領域を構成する各画素には、漏れ電流の小さいａ−ＳｉＴＦＴを使用し、駆動回路には電子の移動度が大きいｐ−ＳｉＴＦＴが使用される。
また、ＴＦＴを構造面から見ると、一般的には、ａ−ＳｉＴＦＴでは、ゲート電極を最下層に配置したボトムゲートの構造が用いられ、ｐ−ＳｉＴＦＴでは、半導体膜の上側にゲート電極を配置するトップゲートの構造が用いられる。
一方、特許文献１においては、ボトムゲート構造のＴＦＴにおいて、ｐ−Ｓｉ層を覆ってａ−Ｓｉ層を形成し、ｐ−Ｓｉ層とソース電極及びドレイン電極とが直接接触しない構造とした液晶表示装置が開示されている。
特許第５２２６２５９号公報
一般に、上述したボトムゲート型ＴＦＴの製造においては、いわゆるチャネル領域の形成、ソース電極及びドレイン電極の形成等の処理の場合、特定のパターン（アライメントマーク）を用いる。すなわち、該アライメントマークの位置に基づいて各処理の位置を決定することにより、斯かる積層方向における、各層の構造間の位置合わせ（以下、アライメントと言う）を図っていた。また、従来、前記アライメントマークは、ボトムゲート型ＴＦＴの製造の初期工程である、ゲート電極の形成工程で共に形成されていた。
しかし、このため、アライメントにおける精度にばらつきが生じていた。例えば、ゲート電極の形成工程後のチャネル領域の形成工程は、既形成のアライメントマークを用いて行われるが、通常一定範囲のズレが発生する。以降、複数の層が形成された後、ソース電極及びドレイン電極を形成する工程では、前記アライメントマークが複数の層によって覆われて認識されにくくなっているうえに、更に、一定範囲のズレが発生する。ひいては、このようにアライメントにおいてズレが重なり、製造されたボトムゲート型ＴＦＴの性能にばらつきが生じていた。
本発明は斯かる事情に鑑みてなされたものであり、アライメントにおいてズレを減らして精度のばらつきを抑制することができる薄膜トランジスタの製造方法及び該薄膜トランジスタを備える表示パネルを提供することを目的とする。
本発明に係る薄膜トランジスタの製造方法は、薄膜トランジスタの製造方法において、基板の表面にゲート電極を形成する工程と、ゲート電極が形成された前記基板の表面に絶縁膜を形成する工程と、絶縁膜が形成された前記基板の表面に第１アモルファスシリコン層を形成する工程と、前記第１アモルファスシリコン層の離隔した複数の所要箇所にエネルギービームを照射して前記所要箇所をポリシリコン層に変化させるアニール工程と、該アニール工程の際、前記複数の所要箇所に対応付けた他の箇所にエネルギービームを照射して該他の箇所に所要形状の除去部を形成する除去部形成工程と、前記ポリシリコン層を覆って第２アモルファスシリコン層を形成する工程と、前記第２アモルファスシリコン層の表面にｎ＋シリコン層を形成する工程と、前記ｎ＋シリコン層に所要のパターンを形成する工程と、前記第１アモルファスシリコン層、第２アモルファスシリコン層及びｎ＋シリコン層をエッチングする工程と、エッチング後の前記ｎ＋シリコン層上に金属層を形成する工程と、前記金属層の形成の際、前記除去部により形成される窪みの位置に基づいてソース電極及びドレイン電極を形成する工程とを含むことを特徴とする。
本発明にあっては、基板の表面にゲート電極を形成し、ゲート電極が形成された基板の表面に絶縁膜を形成する。絶縁膜が形成された基板の表面に第１アモルファスシリコン層（ａ−Ｓｉ膜）を形成する。アニール工程は、第１アモルファスシリコン層の離隔した複数の所要箇所にエネルギービームを照射して当該所要箇所をポリシリコン層（ｐｏｌｙ−Ｓｉ膜）に変化させる。所要箇所それぞれは、ゲート電極の上側にあり、ソース・ドレイン間のチャネル領域である。エネルギービームは、例えば、アモルファスシリコン層（ａ−Ｓｉ膜）の吸収の大きい紫外光のエキシマレーザーを用いることができる。レーザー光源からのレーザー光を、例えば、マルチレンズアレイへ入射することにより、レーザー光は、レンズ毎に異なる光路を経由して各所要箇所に対して部分照射される。これにより、第１アモルファスシリコン層のうち、チャネル領域となる領域（離隔した複数の所要箇所）だけを選択的にポリシリコン層（ｐｏｌｙ−Ｓｉ膜）に変化させる。
斯かるアニール工程と共に、前記除去部形成工程が行われる。すなわち、アニール工程の際、第１アモルファスシリコン層であって、前記複数の所要箇所に関連付けられた他の箇所にもエネルギービームを照射してアブレーションさせる。ここでアブレーションとはアモルファスシリコン層に高エネルギーを与えシリコンが蒸発し欠損する事をいう。これによって、該他の箇所には所要形状の除去部が形成され、該除去部は、後述するように、アライメントマークとしての役割をなす。
アニール工程により形成したポリシリコン層を覆って第２アモルファスシリコン層を形成し、第２アモルファスシリコン層の表面にｎ＋シリコン層を形成する。ｎ＋シリコン層（ｎ＋Ｓｉ膜）は、ソース電極及びドレイン電極とのコンタクト層であり、リンやヒ素などの不純物濃度が高い半導体層である。そして、ｎ＋シリコン層に所要のパターンを形成する。所要のパターンは、ソース電極、ドレイン電極及び半導体層の配置又は構造に応じて適宜定めることができる。そして、所要の構造とするために、第１アモルファスシリコン層、第２アモルファスシリコン層及びｎ＋シリコン層をエッチングし、エッチング後のｎ＋シリコン層上にソース電極及びドレイン電極を形成する。
すなわち、エッチング後のｎ＋シリコン層上に金属層を形成し、該金属層にパターニングの処理を施すことにより、ソース電極及びドレイン電極を形成する。この際、前記金属層の形成は前記除去部の上にも行われ、凹部たる該除去部の形状に倣う窪みが形成される。また、除去部は前記複数の所要箇所（チャネル領域）に関連付けられているので、前記窪みの位置からチャンネル領域の位置を特定できる。従って、該窪みをアライメントマークとして利用することにより、チャネル領域の上側の適切な位置にソース電極及びドレイン電極を形成することが出来る。
基板表面の全体に形成されたアモルファスシリコン層に対してエネルギービーム（例えば、レーザー）を基板全面に照射してポリシリコン層に変化させた後、ポリシリコン層に対して露光、現像及びエッチング処理の各工程を行ってチャネル領域を形成する場合に比べて、上述の方法によれば、基板全面にエネルギービーム（例えば、レーザー）を照射するのではなく、第１アモルファスシリコン層のうち、チャネル領域となる領域だけにエネルギービームを部分的に照射するので、アニール工程だけでチャネル領域を形成することができる。このため、チャネル領域を形成するための露光、現像及びエッチング処理の各工程が不要となり、製造工程を短縮することができる。
また、チャネル領域の形成（アニール工程）の際に形成された除去部をアライメントマークとして用いて該チャネル領域の上側にソース電極及びドレイン電極を形成するので、斯かる積層方向においてこれらの間のズレを極力抑制することができる。
本発明に係る薄膜トランジスタの製造方法は、前記アニール工程及び除去部形成工程は、透光率の異なる複数の透光部を有するハーフトーンマスクを用いて共に行われることを特徴とする。
本発明にあっては、アニール工程の際、除去部形成工程は共に行われる。また、アニール工程及び除去部形成工程においては、前記ハーフトーンマスクが用いられ、同じ大きさのエネルギービームを用いても、結晶化によるチャネル領域の形成及びアブレーションによる除去部の形成を共に行うことができる。
本発明に係る薄膜トランジスタの製造方法は、前記窪みは複数であり、前記複数の所要箇所近傍であって、前記ゲート電極と接続されるゲートバスライン上に形成されることを特徴とする。
本発明にあっては、前記窪みは前記複数の所要箇所（チャネル領域）に関連付けられているので複数であり、前記窪みの位置からチャンネル領域の位置を特定できる。また、該窪み（除去部）は前記複数の所要箇所近傍であって、前記ゲート電極と接続されるゲートバスライン上に、ソースバスラインと重ならないように形成される。すなわち、チャネル領域の近くに前記窪みが位置することから、該窪みが一層有効にアライメントマークとして機能出来る。
本発明に係る薄膜トランジスタは、薄膜トランジスタにおいて、基板の表面に形成されたゲート電極と、前記ゲート電極の上側に形成されたポリシリコン層と、前記ポリシリコン層の上側に形成されたアモルファスシリコン層及びｎ＋シリコン層と、前記ｎ＋シリコン層上に形成された金属層のパターニングにより形成されたソース電極及びドレイン電極と、前記金属層に形成され、前記パターニングに係る位置を表す窪みとを備えることを特徴とする。
本発明にあっては、薄膜トランジスタは、基板の表面に形成されたゲート電極と、ゲート電極の上側に形成されたポリシリコン層（ｐｏｌｙ−Ｓｉ膜）と、ポリシリコン層の上側に形成されたアモルファスシリコン層（ａ−Ｓｉ膜）及びｎ＋シリコン層（ｎ＋Ｓｉ膜）と、ｎ＋シリコン層上に形成されたソース電極及びドレイン電極とを備える。ポリシリコン層は、チャネル領域である。また、ｎ＋シリコン層は、ソース電極及びドレイン電極とのコンタクト層であり、リンやヒ素などの不純物濃度が高い半導体層である。
また、ソース電極及びドレイン電極は、ｎ＋シリコン層上に形成された金属層をパターニングすることにより形成された、該金属層には窪みが形成されている。該窪みは前記パターニングに係る位置、例えば、前記チャネル領域の位置を表すので、該窪みがアライメントマークとして用いられる。
本発明に係る薄膜トランジスタは、前記窪みは前記ゲート電極近傍であって、該ゲート電極と接続されるゲートバスライン上に形成されていることを特徴とする。
本発明にあっては、前記窪みはゲート近傍であって、該ゲート電極と接続されるゲートバスライン上に、ソースバスラインと重ならないように形成される。すなわち、チャネル領域の近くに前記窪みが位置することから、該窪みが一層有効にアライメントマークとして機能出来る。
本発明に係る薄膜トランジスタは、前記アモルファスシリコン層は、前記ポリシリコン層の周囲に形成され、該ポリシリコン層の厚みと同程度の厚みを有する第１のアモルファスシリコン層と、前記ポリシリコン層及び第１のアモルファスシリコン層の表面に形成された第２のアモルファスシリコン層とを有することを特徴とする。
本発明にあっては、アモルファスシリコン層は、ポリシリコン層の周囲に形成されポリシリコン層の厚みと同程度の厚みを有する第１のアモルファスシリコン層と、ポリシリコン層及び第１のアモルファスシリコン層の表面に形成された第２のアモルファスシリコン層とを有する。すなわち、ポリシリコン層は、ゲート電極の上側に形成された第１のアモルファスシリコン層のうち、チャネル領域に相当する領域だけを多結晶状態であるポリシリコン層に変化させたものであり、チャネル領域を形成するために、露光、現像及びエッチング処理の各処理を行っていないことが分かる。また、第２のアモルファスシリコン層は、ソース電極及びドレイン電極とチャネル領域とが直接接触しないようにするためのもので、漏れ電流（リーク電流）が小さい特性を用いている。
本発明に係る表示パネルは、前述の発明の何れか一つに記載の薄膜トランジスタを備えることを特徴とする。
本発明にあっては、製造工程を短縮することができる表示パネルを提供することができる。
本発明によれば、アライメントにおいてズレを減らして精度のばらつきを抑制することができ、製造されたボトムゲート型ＴＦＴにおける性能の安定化を図ることができる。
本実施の形態に係るボトムゲート型薄膜トランジスタの構造の第１実施例を示す要部断面模式図である。 本実施の形態の薄膜トランジスタの構造の第１実施例を示す要部平面模式図である。 本実施の形態の薄膜トランジスタの製造方法の一例を示す製造工程図である。 本実施の形態の部分照射型レーザーの構成の一例を示す模式図である。 本実施の形態の薄膜トランジスタの製造方法において、除去部の形成を説明する説明図である。 本実施の形態の薄膜トランジスタの製造方法において、窪みの形成を説明する説明図である。 本実施の形態の薄膜トランジスタの製造方法において、窪みの位置を説明する説明図である。 従来の薄膜トランジスタの構造を示す要部断面模式図である。 従来の薄膜トランジスタの構造を示す要部平面模式図である。 従来の薄膜トランジスタの製造方法を示す製造工程図である。 従来の全面照射型レーザーの構成の一例を示す模式図である。 本実施の形態の薄膜トランジスタの構造の第２実施例を示す要部断面模式図である。 本実施の形態の薄膜トランジスタの構造の第２実施例を示す要部平面模式図である。 本実施の形態の薄膜トランジスタの構造の第３実施例を示す要部断面模式図である。 本実施の形態の薄膜トランジスタの構造の第３実施例を示す要部平面模式図である。 本実施の形態の薄膜トランジスタのＶｇ−Ｉｄ特性の一例を示す説明図である。
以下、本発明をその実施の形態を示す図面に基づいて説明する。図１は本実施の形態に係るボトムゲート型薄膜トランジスタの構造の第１実施例を示す要部断面模式図である。図１に示すように、薄膜トランジスタ（ＴＦＴ：Thin Film Transistor、ＴＦＴ基板とも称する）１００は、ガラス基板１（以下、基板とも称する）の表面にゲート電極２を形成してあり、ゲート電極２を覆ってゲート絶縁膜３（例えば、ＳｉＯ2 膜、ＳｉＯ2 ／ＳｉＮ膜積層、ＳｉＮ膜、ＳｉＯＮ膜など）を形成してある。
ゲート絶縁膜３の表面であってゲート電極２の上側には、ポリシリコン層（ｐｏｌｙ−Ｓｉ膜）５を形成してある。ここでポリシリコン層とは多結晶よりも比較的結晶粒径の小さい微結晶、又は、より結晶粒径の大きい単結晶も含む。ポリシリコン層５の周囲には、ポリシリコン層５の厚みと同程度の厚みを有する第１のアモルファスシリコン層（ａ−Ｓｉ膜）４を形成してある。また、ポリシリコン層５及び第１のアモルファスシリコン層４の表面には第２のアモルファスシリコン層（ａ−Ｓｉ膜）６を形成してある。以下、第１のアモルファスシリコン層４及び第２のアモルファスシリコン層６を纏めて単にアモルファスシリコン層と称する。
第２のアモルファスシリコン層６の表面の所要位置には、ｎ＋シリコン層（ｎ＋Ｓｉ膜）７を形成してある。ｎ＋シリコン層７は、後述するソース電極８及びドレイン電極９とのコンタクト層であり、リン又はヒ素などの不純物濃度が高い半導体層である。
ｎ＋シリコン層７の表面、第２のアモルファスシリコン層６及び第１のアモルファスシリコン層４の側面、ゲート絶縁膜３の一部表面には、所要のパターンを有するソース電極８及びドレイン電極９を形成してある。
ポリシリコン層５は、チャネル領域に相当する。また、以下においては、第１のアモルファスシリコン層４、第２のアモルファスシリコン層６及びポリシリコン層５を纏めて半導体層とも称する。図１に示す、ゲート電極２、半導体層、ソース電極８及びドレイン電極９等で構成されるＴＦＴは、画素を駆動するための駆動回路用のＴＦＴ、又は、画素用のＴＦＴを示す。換言すれば、本実施の形態に係る薄膜トランジスタの製造方法は、画素を駆動するための駆動回路用のＴＦＴ、及び、画素用のＴＦＴの何れに対しても適用することができる。更に、本実施の形態に係る薄膜トランジスタの製造方法の適用は、これに限るものでない。
ソース電極８及びドレイン電極９を覆うようにして、ＴＦＴ基板全体には、例えばＳｉＮからなるパッシベーション膜１０を形成してあり、パッシベーション膜１０の表面には有機膜１１を形成して表面を平坦化している。パッシベーション膜１０及び有機膜１１の所要の位置には、スルーホールを形成してあり、当該スルーホールを通して画素電極１２とドレイン電極９（及びソース電極８）とが導通するようにしてある。画素電極１２は、透明導電膜、例えばＩＴＯにより形成されている。
このようなボトムゲート型ＴＦＴにおいて、ポリシリコン層５は、その周囲の第１のアモルファスシリコン層４の厚みと同程度の厚みを有するので、ゲート電極２の上側に形成された第１のアモルファスシリコン層４のうち、チャネル領域に相当する領域（離隔した複数の所要箇所）だけを、エネルギービーム（例えば、レーザー）を用いたアニール処理により多結晶状態であるポリシリコン層５に変化させたものであり、チャネル領域としてのポリシリコン層５を形成するために、露光、現像及びエッチング処理の各処理を行っていないことが分かる。
また、後述の部分レーザーアニールでポリシリコン層５を形成するので、ポリシリコン層５と第１のアモルファスシリコン層４との境界面は、基板１の表面に対して略垂直となる。すなわち、仮にポリシリコン層５を従来のフォト・エッチングで形成した場合には、ポリシリコン層５の側面は、基板１の表面に対して略垂直とならず、ゲート電極２側に向かって拡幅となるテーパー状になる。一方、本実施の形態のように、レーザーアニールでポリシリコン層５を形成すると、ポリシリコン層５のゲート電極２側の線幅が、ソース電極８及びドレイン電極９側の線幅よりも拡幅とならない（すなわち、ゲート電極２側の線幅とソース電極８及びドレイン電極９側の線幅とが同程度となる）ので、ソース電極８及びドレイン電極９の少なくとも一方の電極を、基板１の表面に射影した位置にてポリシリコン層５に重ならないようすることが容易となる。また、チャネル領域のゲート絶縁膜３は、エッチングに曝されないので、ＴＦＴ特性の悪化を抑制することができる。
また、第２のアモルファスシリコン層６は、ソース電極８及びドレイン電極９とチャネル領域とが直接接触しないようにするためのもので、漏れ電流（リーク電流）が小さい特性を用いている。従って、チャネル領域としてポリシリコン層５を用いることにより、駆動回路用のＴＦＴの動作速度を速くするとともに、ポリシリコン層５とソース電極８及びドレイン電極９との間に第２のアモルファスシリコン層６を設けることにより、漏れ電流の低減を図っている。
図２は本実施の形態の薄膜トランジスタ１００の構造の第１実施例を示す要部平面模式図である。図２では、説明の便宜上、第１のアモルファスシリコン層４、ポリシリコン層５、ソース電極８及びドレイン電極９の平面視における位置関係を示す。図２に示すように、ポリシリコン層５の周囲には第１のアモルファスシリコン層４が形成されてある。また、図示していないが、ポリシリコン層５及び第１のアモルファスシリコン層４の表面には、第１のアモルファスシリコン層４の寸法（縦横寸法）と略同寸法を有する第２のアモルファスシリコン層６を形成してある。
第１実施例において薄膜トランジスタ１００は、ソース電極８及びドレイン電極９並びにポリシリコン層５（チャネル領域）をガラス基板１の表面に射影した位置（以下、射影位置と言う）が重ならないように構成されてある。より詳しくは、ソース電極８、ドレイン電極９、及びポリシリコン層５の積層方向からみて、ポリシリコン層５は、ソース電極８及びドレイン電極９から夫々約１μｍ離れている。これにより、ソース電極８及びドレイン電極９とポリシリコン層５との間の漏れ電流をさらに小さくすることができる。
また、本実施の形態に係る薄膜トランジスタ１００の製造方法においては、前記レーザーアニールの際、特定箇所をアブレーションさせて除去部を形成し、該除去部を薄膜トランジスタ１００の各層の構造間の位置合わせ（以下、アライメントと言う）に用いる。以下、詳しく説明する。
図３は本実施の形態の薄膜トランジスタ１００の製造方法の一例を示す製造工程図である。以下、本実施の形態の薄膜トランジスタ１００の製造工程について説明する。
まず、成膜及びパターニングを行うことにより、ガラス基板１上にゲート電極２を形成する（Ｓ１１）。この際、前記アライメントに用いられるアライメントマーク（図示せず）が、ゲート電極２用の金属に形成される。
次いで、ゲート電極２を覆ってガラス基板１の表面にゲート絶縁膜３を形成する（Ｓ１２）。そして、ゲート絶縁膜３が形成されたガラス基板１の表面に第１のアモルファスシリコン層としてのａ−Ｓｉ膜４を形成する（Ｓ１３）。この後、ａ−Ｓｉ膜４をレーザーアニールするために、脱水素アニール処理を行い（Ｓ１４）、レーザー前洗浄を行う（Ｓ１５）。
また、前記アライメントマークを用いて部分照射型レーザーによるａ−Ｓｉ膜４の部分的結晶化、及び、後述する除去部の形成を共に行う（Ｓ１６）。
前記結晶化の工程は、アニール工程（レーザーアニール工程とも称する）であり、例えば、ａ−Ｓｉ膜４の所要箇所にマルチレンズアレイを介してエネルギービームを照射して当該所要箇所をポリシリコン層（ｐｏｌｙ−Ｓｉ膜）５に変化させる。所要箇所は、前記アライメントマークの位置に基づいて定められ、ゲート電極２の上側にあり、ソース・ドレイン間のチャネル領域である。エネルギービームは、例えば、アモルファスシリコン層（ａ−Ｓｉ膜）の吸収の大きい紫外光のエキシマレーザー、あるいはグリーン波長以下の固体レーザーを用いることができる。
図４は本実施の形態の部分照射型レーザーの構成の一例を示す模式図である。図４に示すように、ａ−Ｓｉ膜４が表面に形成されたガラス基板１は不図示の載置台に載置され、図４中の矢印の方向に所要の速度で平行移動するようにしてある。ガラス基板１の上方には、ガラス基板１の移動方向と交差する方向に沿って個々のレンズが適長離隔して並んだマルチレンズアレイを配置してある。レーザー光源（不図示）からのレーザー光をマルチレンズアレイへ入射することにより、レーザー光は、レンズ毎に異なる光路を経由して離隔した複数の所要箇所に対して部分照射される。すなわち、部分レーザーアニールを行うことができる。これにより、ａ−Ｓｉ膜４のうち、チャネル領域にすべき領域だけを選択的にポリシリコン層（ｐｏｌｙ−Ｓｉ膜）５に変化させる。
このようなレーザーアニール工程の際、前記除去部の形成も行われる。図５は本実施の形態の薄膜トランジスタ１００の製造方法において、除去部２０の形成を説明する説明図である。除去部２０の形成には、例えば、ハーフトーンマスクが用いられる。該ハーフトーンマスクは、レーザー光の透過部及び遮光部の他に、前記透過部の光透過率及び遮光部の透過率と異なる、例えば、半透過部を備えたマスクである。このようなハーフトーンマスクを用いることにより、１回の露光でもａ−Ｓｉ膜４における露光量を異にすることができる。すなわち、同じ強度のレーザー光を用いて、部分的にレーザー光の強度を増減させることができるので、ａ−Ｓｉ膜４の結晶化と共に、ａ−Ｓｉ膜４のアブレーションも可能である。このようａ−Ｓｉ膜４のアブレーションによって斯かる箇所には除去部２０が形成される。
次に、成膜前洗浄を行い（Ｓ１７）、アニール工程により多結晶状態となったポリシリコン層５を覆って第２のアモルファスシリコン層としてのａ−Ｓｉ膜６を形成する（Ｓ１８）。また、ａ−Ｓｉ膜６の表面にｎ＋Ｓｉ膜（ｎ＋シリコン層）７を形成する（Ｓ１９）。ｎ＋Ｓｉ膜７は、ソース電極８及びドレイン電極９とのコンタクト層であり、リン又はヒ素などの不純物濃度が高い半導体層である。
次に、露光処理、現像処理を行い（Ｓ２０）、ｎ＋Ｓｉ膜（ｎ＋シリコン層）７に所要のパターンを形成する。所要のパターンは、ソース電極８、ドレイン電極９及び半導体層の配置又は構造に応じて適宜定めることができる。そして、半導体層を所要の構造とするために、ａ−Ｓｉ膜４、６及びｎ＋Ｓｉ膜７をエッチングする（Ｓ２１）。
この後、エッチング後のｎ＋Ｓｉ膜７上に、例えば、スパッタリング、蒸着法等によって、ソース電極８及びドレイン電極９用の金属層Ｍが形成され、この際、金属層Ｍのうち、下側の除去部２０に対応する位置に、除去部２０に倣う形状の窪みが形成される（Ｓ２２）。
図６は本実施の形態の薄膜トランジスタ１００の製造方法において、窪み２１の形成を説明する説明図である。図５及び図６に示したように、除去部２０はレーザー光によってアブレーションされた凹部である。従って、エッチング後のｎ＋Ｓｉ膜７上に、すなわち除去部２０の上に金属層Ｍが形成された場合、除去部２０の上側には窪み２１が形成され、窪み２１は除去部２０の形状に沿う形状である。
すなわち、金属層Ｍの形成によって覆われることから除去部２０は認識されにくくなるが、金属層Ｍの除去部２０と対向する位置に窪み２１が形成され、除去部２０の位置及び形状が明確に認識可能である。
以降、窪み２１をアライメントマークとして用い、金属層Ｍのパターニングにより、ソース電極８及びドレイン電極９を形成する（Ｓ２３）。
図７は本実施の形態の薄膜トランジスタ１００の製造方法において、窪み２１の位置を説明する説明図である。以下、説明の便宜上、窪み２１（除去部２０）の形状が「十」字状である場合を例として説明するが、斯かる形状がこれに限るものでない。
窪み２１は、ゲート電極２近傍であって、ゲート電極２と接続されたゲートバスラインＧＬ上に形成されている。より詳しくは、ソース電極８、ポリシリコン層５及びドレイン電極９の並設方向におけるポリシリコン層５の中心位置にて、該並設方向と交差する方向に延びる線上であって、前記ゲートバスラインＧＬ上の位置に形成されている。すなわち、窪み２１の位置（又は形状）は、ポリシリコン層５の位置を示している。
従って、窪み２１をアライメントマークとして用い、ソース電極８及びドレイン電極９並びにポリシリコン層５の前記射影位置が互いに重ならないようにパターニング行うことが出来る。換言すれば、窪み２１の位置（又は形状）は、パターニングの位置を示している。
また、窪み２１（除去部２０）の形成位置は特に制限されるものでない。例えば、ガラス基板１の隅又は縁であっても良い。かつ、窪み２１（除去部２０）の形成位置を、ゲート電極２、ソース電極８、ドレイン電極９、ポリシリコン層５等の近傍にした場合は、アライメントの精度を更に高めることが出来る。すなわち、ソースバスラインと重ならない限り、ゲートバスラインＧＬ上であっても良い。
次に、比較例として従来のＴＦＴについて説明する。図８は従来の薄膜トランジスタの構造を示す要部断面模式図であり、図９は従来の薄膜トランジスタの構造を示す要部平面模式図である。従来の薄膜トランジスタは、ガラス基板１０１の表面にゲート電極１０２を形成してあり、ゲート電極１０２を覆ってゲート絶縁膜１０３を形成してある。ゲート絶縁膜１０３の表面であってゲート電極１０２の上側には、ポリシリコン層（ｐｏｌｙ−Ｓｉ膜）１０４を形成してある。
ポリシリコン層１０４を覆うようにしてアモルファスシリコン層（ａ−Ｓｉ膜）１０５を形成してある。アモルファスシリコン層１０５の表面の所要位置には、ｎ＋シリコン層（ｎ＋Ｓｉ膜）１０６を形成してある。ｎ＋シリコン層１０６の表面、アモルファスシリコン層１０５の側面、ゲート絶縁膜１０３の表面には、所要のパターンを有するソース電極１０７及びドレイン電極１０８を形成してある。
また、図９に示すように、チャネル領域であるポリシリコン層１０４、ソース電極１０７及びドレイン電極１０８をガラス基板の表面に射影したときに、ソース電極１０７及びドレイン電極１０８それぞれの一部とポリシリコン層１０４の一部とが重なる。
図１０は従来の薄膜トランジスタの製造方法を示す製造工程図である。図１０に示すように、ガラス基板１０１上にゲート電極１０２を形成する（Ｓ１０１）。この際、アライメントマーク（図示せず）が、ゲート電極用の金属に形成される。次いで、ゲート電極１０２を覆ってガラス基板１０１の表面にゲート絶縁膜１０３を形成する（Ｓ１０２）。
ゲート絶縁膜１０３が形成されたガラス基板１０１の表面にａ−Ｓｉ膜を形成する（Ｓ１０３）。ａ−Ｓｉ膜をレーザーアニールするために、脱水素アニール処理を行い（Ｓ１０４）、レーザー前洗浄を行う（Ｓ１０５）。
次に、全面照射型レーザーによるａ−Ｓｉ膜の結晶化を行う（Ｓ１０６）。
図１１は従来の全面照射型レーザーの構成の一例を示す模式図である。図１１に示すように、ａ−Ｓｉ膜が表面に形成されたガラス基板１０１は不図示の載置台に載置され、図１１中の矢印の方向に所要の速度で平行移動するようにしてある。ガラス基板１０１の上方には、ガラス基板１０１の幅方向（平行移動の方向と交差する方向）と略同寸法の長さを有するミラーを配置してある。レーザー光源（不図示）からのレーザー光をミラーへ入射することにより、レーザー光は、ガラス基板１０１表面の全面に照射される。これにより、ａ−Ｓｉ膜がすべてポリシリコン層（ｐｏｌｙ−Ｓｉ膜）に変化する。
次に、ガラス基板１０１表面の全体に形成されたポリシリコン層（ｐｏｌｙ−Ｓｉ膜）に対して露光処理及び現像処理を行い（Ｓ１０７）、更に、前記アライメントマークを用いて所要の形状にエッチング処理を行う（Ｓ１０８）。これにより、チャネル領域としてのポリシリコン層１０４を形成する。
次に、成膜前洗浄を行い（Ｓ１０９）、ポリシリコン層１０４を覆ってａ−Ｓｉ膜１０５を形成する（Ｓ１１０）。ａ−Ｓｉ膜１０５の表面にｎ＋Ｓｉ膜（ｎ＋シリコン層）１０６を形成する（Ｓ１１１）。
次に、露光処理、現像処理を行い（Ｓ１１２）、半導体層を所要の構造とするために、ａ−Ｓｉ膜１０５及びｎ＋Ｓｉ膜１０６をエッチングする（Ｓ１１３）。また、エッチング後のｎ＋Ｓｉ膜７上に、ソース電極１０７及びドレイン電極１０８用の金属層を形成する（Ｓ１１４）。
以降、前記アライメントマークを用い、斯かる金属層のパターニングにより、ソース電極１０７及びドレイン電極１０８を形成する（Ｓ１１５）。
上述したように、従来の薄膜トランジスタの製造方法においては、ゲート電極用の金属に形成されたアライメントマークに基づいて、チャネル領域の形成の処理（Ｓ１０８）と、ソース電極及びドレイン電極の形成の処理（Ｓ１１５）とが行われていた。また、通常、各処理において、アライメントマークに基づくアライメントの際、約１〜２μｍ程度のズレが生じる。更に、アライメントマークの形成が斯かる製造方法の初期工程（ゲート電極の形成工程）で行われていたため、以降、複数の層が形成された後、ソース電極及びドレイン電極の形成処理では、斯かるアライメントマークが複数の層によって覆われて認識されにくくなっていた。
しかも、従来の製造方法においては、同一のアライメントマークを基準として用い、２つの処理が行われるので、ズレが重なって発生し、すなわち、１〜４μｍのズレが生じ得る。
これに対して、図３に示した本実施の形態に係る薄膜トランジスタの製造方法においては、Ｓ１６の際、従来と同様、アライメントマークを用いて結晶化によるチャネル領域の形成の処理が行われる。
しかし、ソース電極及びドレイン電極の形成の処理（Ｓ２３）の際には、窪み２１（除去部２０）を用いて行われる。上述したように、窪み２１はポリシリコン層５の位置を示しており、かつ、明確に認識できるので、ソース電極及びドレイン電極の形成の処理にズレが生じない。従って、チャネル領域の形成の場合のみズレが生じることになるので、薄膜トランジスタの製造工程全体としてはズレを減らすことができる。
更に、図１０に示すように、従来においては、基板表面の全体に形成されたアモルファスシリコン層に対してエネルギービーム（例えば、レーザー）を基板全面に照射してポリシリコン層に変化させた後、ポリシリコン層に対して露光、現像及びエッチング処理の各工程を行ってチャネル領域を形成していた。これに比べて、本実施の形態の製造方法によれば、基板全面にエネルギービーム（例えば、レーザー）を照射するのではなく、第１アモルファスシリコン層のうち、チャネル領域となる領域だけにエネルギービームを部分的に照射するので、アニール工程だけでチャネル領域を形成することができる。このため、チャネル領域を形成するための露光、現像及びエッチング処理の各工程（図１０で示すステップＳ１０７及びＳ１０８の工程）が不要となり、従来の製造方法に比べて製造工程を短縮することができる。
かつ、本実施の形態の薄膜トランジスタは、表示パネルに用いることができる。すなわち、本実施の形態の薄膜トランジスタ（ＴＦＴ基板）と、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の色を有するカラーフィルタ基板とを所要の隙間を設けて貼り合わせ、ＴＦＴ基板とカラーフィルタ基板との間に液晶を注入することにより、ＴＦＴ方式の液晶表示パネル（液晶ディスプレイ）を製造することができる。これにより、製造工程を短縮することができる表示パネルを提供することができる。
しかし、上述した従来の製造方法の場合は、ガラス基板の全面にレーザー光を照射する構成であるため、例えば、第６世代より大きい基板サイズに対して、レーザー光を均一に照射することができるレーザー発信源がなく基板面内で結晶性が異なり特性分布にムラが生じ、品質不良となるという課題がある。
これに対して、本実施の形態の場合には、基板全体ではなく、基板上の必要な箇所だけを照射すればよいので、基板サイズが大きくなっても（例えば、第１０世代）、ポリシリコン層の結晶性が異なり特性分布にムラが生じるという課題を改善することができる。また、図４に示すようなマルチレンズアレイを用いたレーザーアニールでは、チャネル領域の線幅の制御が従来の露光、現像及びエッチング工程による場合に比べて容易になり、薄膜トランジスタの製造が容易になる。
また、本実施の形態に係るアニール工程は、ソース電極８及びドレイン電極９、並びに、チャネル領域をガラス基板１の表面に射影した位置が重ならないように所要箇所にエネルギービームを照射する。これによって、漏れ電流を小さくすることができる。更に、チャネル領域であるポリシリコン層５を覆って第２アモルファスシリコン層６を形成してあり、第２アモルファスシリコン層６の上側にｎ＋シリコン層７を介してソース電極８及びドレイン電極９を形成してある。すなわち、第２アモルファスシリコン層６は、ソース電極８及びドレイン電極９とチャネル領域とが直接接触しないようにするためのもので、一層漏れ電流（リーク電流）が小さくなる特性を用いている。
図１２は本実施の形態の薄膜トランジスタ１００の構造の第２実施例を示す要部断面模式図であり、図１３は本実施の形態の薄膜トランジスタ１００の構造の第２実施例を示す要部平面模式図である。図１２及び図１３に示すように、第２実施例では、チャネル領域としてのポリシリコン層５が、第１実施例の場合に比べて、ソース電極８側寄りに位置している。すなわち、図１３に示すように、ドレイン電極９及びポリシリコン層５をガラス基板１の表面に射影した位置が重ならないようにしてある。これにより、ドレイン電極９とポリシリコン層５との間の漏れ電流をさらに小さくすることができる。
図１４は本実施の形態の薄膜トランジスタ１００の構造の第３実施例を示す要部断面模式図であり、図１５は本実施の形態の薄膜トランジスタ１００の構造の第３実施例を示す要部平面模式図である。図１４及び図１５に示すように、第３実施例では、チャネル領域としてのポリシリコン層５が、第１実施例の場合に比べて、ドレイン電極９側寄りに位置している。すなわち、図１５に示すように、ソース電極８及びポリシリコン層５をガラス基板１の表面に射影した位置が重ならないようにしてある。これにより、ソース電極８とポリシリコン層５との間の漏れ電流をさらに小さくすることができる。
上述のように、ソース電極８及びドレイン電極９の少なくとも一方の電極及びポリシリコン層５をガラス基板１の表面に射影した位置が重ならないようにすることで、漏れ電流を小さくすることができる。
図１６は本実施の形態の薄膜トランジスタ１００のＶｇ−Ｉｄ特性の一例を示す説明図である。図１６において、横軸はＶｇ（ゲート電圧）を示し、縦軸はＩｄ（ドレイン電流）を示す。また、図１６中符号Ａで示す曲線は、図８及び図９で示すような従来のＴＦＴであって、チャネル領域をポリシリコン層とし、ソース電極、ドレイン電極及びポリシリコン層をガラス基板の表面に射影したときに、ソース電極及びドレイン電極それぞれの一部とポリシリコン層の一部とが重なる場合に特性を示す。図１６中符号Ｂで示す曲線は、チャネル領域をアモルファスシリコン層で構成した従来のＴＦＴの特性を示す。図中符号Ｃで示す曲線は、本実施の形態の第２実施例の場合の特性を示す。
図１６に示すように、ソース電極及びドレイン電極それぞれの一部とポリシリコン層の一部とが重なる構造のＴＦＴ（符号Ａの曲線）は、チャネル領域をアモルファスシリコン層で構成したＴＦＴ（符号Ｂの曲線）に対して、チャネル領域の電子移動度を大きくすることができるのでオン状態でのドレイン電流を大きくすることができるが、オフ状態での漏れ電流が大きくなってしまう。
一方、本実施の形態のＴＦＴ（符号Ｃの曲線）は、オン状態でのドレイン電流は、チャネル領域をアモルファスシリコン層で構成したＴＦＴ（符号Ｂの曲線）の場合よりも大きくすることができ、かつオフ状態での漏れ電流は、チャネル領域をアモルファスシリコン層で構成したＴＦＴ（符号Ｂの曲線）の場合と同程度に小さくすることができる。
１ ガラス基板（基板）
２ ゲート電極
３ ゲート絶縁膜
４ 第１のアモルファスシリコン層
５ ポリシリコン層
６ 第２のアモルファスシリコン層
７ ｎ＋シリコン層
８ ソース電極
９ ドレイン電極
２０ 除去部
２１ 窪み
Ｍ 金属層
ＧＬ ゲートバスライン

Claims (6)

  1. 薄膜トランジスタの製造方法において、
    基板の表面にゲート電極を形成する工程と、
    前記ゲート電極が形成された前記基板の表面に絶縁膜を形成する工程と、
    前記絶縁膜が形成された前記基板の表面に第１アモルファスシリコン層を形成する工程と、
    前記第１アモルファスシリコン層の所要箇所にエネルギービームを照射して前記所要箇所をポリシリコン層に変化させるアニール工程と、
    該アニール工程の際、前記所要箇所に対応付けた他の箇所にエネルギービームを照射して該他の箇所に所要形状の除去部を形成する除去部形成工程と、
    前記ポリシリコン層を覆って第２アモルファスシリコン層を形成する工程と、
    前記第２アモルファスシリコン層上にｎ＋シリコン層を形成する工程と、
    前記ｎ＋シリコン層に所要のパターンを形成する工程と、
    前記第１アモルファスシリコン層、前記第２アモルファスシリコン層、及び前記ｎ＋シリコン層をエッチングする工程と、
    前記エッチングする工程の後に、前記基板の表面に金属層を形成する工程と、
    前記金属層の形成の際に、前記除去部の存在に起因し、前記第２アモルファスシリコン層及び前記ｎ＋シリコン層を介して前記金属層に形成された窪みの位置に基づいて前記金属層をパターニングすることによりソース電極及びドレイン電極を形成する工程と
    を含むことを特徴とする薄膜トランジスタの製造方法。
  2. 前記アニール工程及び前記除去部形成工程は、透光率の異なる複数の透光部を有するハーフトーンマスクを用いて共に行われることを特徴とする請求項１に記載の薄膜トランジスタの製造方法。
  3. 前記窪みは、前記所要箇所近傍であって、前記ゲート電極と接続されるゲートバスライン上に形成されることを特徴とする請求項１又は２に記載の薄膜トランジスタの製造方法。
  4. 薄膜トランジスタと前記薄膜トランジスタのソース電極及びドレイン電極のパターニングに用いたアライメントマークとを備える表示パネルにおいて、
    前記薄膜トランジスタは、
    基板の表面に形成されたゲート電極と、
    前記基板及び前記ゲート電極上に形成された絶縁膜と、
    前記絶縁膜上に形成された第１アモルファスシリコン層における前記ゲート電極の上側の所要箇所に形成されたポリシリコン層と、
    前記第１アモルファスシリコン層をエッチングすることにより前記ゲート電極の上側に形成された、前記薄膜トランジスタの内側の前記第１アモルファスシリコン層と、
    前記薄膜トランジスタの内側の前記第１アモルファスシリコン層及び前記ポリシリコン層上に形成された第２アモルファスシリコン層と、
    前記第２アモルファスシリコン層上に形成されたｎ＋シリコン層と、
    前記ｎ＋シリコン層形成後の前記基板の表面に形成された金属層のパターニングにより形成された前記ソース電極及び前記ドレイン電極と
    を備え、
    前記表示パネルは、
    前記薄膜トランジスタの外側の前記第１アモルファスシリコン層における前記所要箇所に対応する他の箇所に形成された除去部と、
    前記除去部の存在に起因し、前記第２アモルファスシリコン層及び前記ｎ＋シリコン層を介して前記金属層に形成された前記アライメントマークとしての窪みと
    を備えることを特徴とする表示パネル。
  5. 前記窪みは前記ゲート電極近傍であって、該ゲート電極と接続されるゲートバスライン上に形成されていることを特徴とする請求項４に記載の表示パネル。
  6. 前記薄膜トランジスタの内側の前記第１アモルファスシリコン層は、
    前記ポリシリコン層の周囲に形成され、前記ポリシリコン層の厚みと同程度の厚みを有することを特徴とする請求項４又は請求項５に記載の表示パネル。
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