JP5513020B2 - 薄膜トランジスタ基板及び薄膜トランジスタ基板の製造方法 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims description 60
- 239000010409 thin film Substances 0.000 title claims description 35
- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 239000002184 metal Substances 0.000 claims description 31
- 238000000034 method Methods 0.000 claims description 31
- 239000010410 layer Substances 0.000 description 35
- 239000004973 liquid crystal related substance Substances 0.000 description 19
- 239000010408 film Substances 0.000 description 13
- 238000000206 photolithography Methods 0.000 description 9
- 239000002356 single layer Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 229910021417 amorphous silicon Inorganic materials 0.000 description 4
- 238000001514 detection method Methods 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
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- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/70—Microphotolithographic exposure; Apparatus therefor
- G03F7/70483—Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
- G03F7/70605—Workpiece metrology
- G03F7/70616—Monitoring the printed patterns
- G03F7/70633—Overlay, i.e. relative alignment between patterns printed by separate exposures in different layers, or in the same layer in multiple exposures or stitching
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- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F9/00—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically
- G03F9/70—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically for microlithography
- G03F9/7073—Alignment marks and their environment
- G03F9/708—Mark formation
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- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F9/00—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically
- G03F9/70—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically for microlithography
- G03F9/7073—Alignment marks and their environment
- G03F9/7084—Position of mark on substrate, i.e. position in (x, y, z) of mark, e.g. buried or resist covered mark, mark on rearside, at the substrate edge, in the circuit area, latent image mark, marks in plural levels
Description
本発明は、薄膜トランジスタ基板及び薄膜トランジスタ基板の製造方法に関し、より詳しくは、表示装置の表示を制御する薄膜トランジスタ基板及びその薄膜トランジスタ基板の製造方法に関する。
コンピュータ等の情報通信端末やテレビ受像機の表示装置の１つとして、液晶表示装置が広く用いられている。液晶表示装置は、薄膜トランジスタ基板（以下、「ＴＦＴ（Thin Film Transistor）基板」という。）と、カラーフィルタ基板との間に封じ込められた液晶組成物の配向を制御することにより、光の透過度合いを変化させて、表示させる画像を制御する装置である。
このような液晶表示装置に使用されるＴＦＴ基板は、解像度に応じた数の画素を有しており、各画素には、映像信号の電圧を電極に印加するためのトランジスタが設けられている。このトランジスタを形成するゲート層、半導体層、ソース・ドレイン層等の各層は、公知の半導体プロセスであるフォト・リソグラフィ工程により形成されるが、この工程において、各層のパターンを露光する際には、先に形成された層の位置に合わせるためにアライメントを行う必要がある。
特許文献１は、ＴＦＴ基板のソース配線層やゲート配線層等の層毎にアライメントマークを設けて、ＴＦＴ基板とカラーフィルタ基板を重ね合わせる際に使用することについて開示している。
特許文献２は、各層を形成する際のアライメントマークとして、ＴＦＴ基板の表示領域内に設けられたアライメントマークについて開示している。
しかしながら、アライメントマークが表示領域の外側に設けられる場合には、ガラス基板上に製品として使用できない領域を設けることとなるため、効率的とはいえない。また、特許文献１のように、アライメントマークが重ね合わせられる場合には、位置ずれが発生した際に、アライメントマークの誤検出が発生し、位置合わせに適さなくなる場合がある。また、特許文献２のように、表示領域内にアライメントマークを設ける場合であっても、アライメントのみのための独立したパターンである場合には、他の配線への影響も大きいことから、歩留まりを悪化させる恐れがある。
本発明は、上述の事情を鑑みてしたものであり、必要なパターン以外の部分にアライメント用のパターンを設けることなく、かつ高精度なアライメントマークを用いた薄膜トランジスタ基板、薄膜トランジスタ基板の製造方法を提供することを目的とする。
本発明の薄膜トランジスタ基板は、表示装置の表示を制御する薄膜トランジスタ基板であって、ドライバ回路により電圧が印加される金属配線を備え、前記金属配線は、第１形状からなるアライメントマークの一部を有する、ことを特徴とする薄膜トランジスタ基板である。
また、本発明の薄膜トランジスタ基板は、前記金属配線はトランジスタのゲート配線である、とすることができる。
また、本発明の薄膜トランジスタ基板は、前記第１形状は切欠とすることができ、この場合には、前記切欠は十字型である、とすることができる。また、前記第１形状は、前記金属配線の延伸方向に垂直な凸部により形成されている、とすることができる。
また、本発明の薄膜トランジスタ基板は、前記金属配線は２つの平行に延伸する配線であり、前記第１形状は、前記２つの平行に延伸する配線のそれぞれに設けられている、とすることができる。この場合には、前記第１形状は、前記２つの平行に延伸する配線において、前記延伸方向に垂直で、互いに対向するように開口した欠切である、とすることができる。また、前記第１形状は、前記２つの平行に延伸する配線において、前記延伸方向に垂直な凸部により形成されている、とすることができる。
また、本発明の薄膜トランジスタ基板は、前記金属配線と電気的に独立し、電圧が印加されないパターンを更に備え、前記パターンは、前記第１形状と併せて、アライメントマークを形成する、とすることができる。
また、本発明の薄膜トランジスタ基板は、前記金属配線とは異なる金属電極又は金属配線を更に備え、前記金属電極又は金属配線は、第２形状を有し、前記第２形状は、前記第１形状と併せて、アライメントマークを形成する、とすることができる。この場合には、前記金属電極又は金属配線は、ソース・ドレイン配線である、とすることができる。
本発明の薄膜トランジスタ基板の製造方法は、表示装置の表示を制御する薄膜トランジスタ基板の製造方法であって、第１形状を有する金属配線を形成する配線形成工程と、前記第１形状をアライメントマークの一部として位置を合わせ、露光する露光工程と、を備える薄膜トランジスタ基板の製造方法である。
また、本発明の薄膜トランジスタ基板の製造方法は、前記配線形成工程の後に、第２形状を有する、金属電極又は金属配線を形成する電極配線形成工程を更に有し、前記露光工程は、前記第２形状を、前記第１形状と併せて、アライメントマークとして位置を合わせ、露光する、とすることができる。
また、本発明の薄膜トランジスタ基板の製造方法は、前記露光工程は、前記第１形状の位置と前記第２形状の位置とが正しい位置からずれている場合には、前記ずれた距離の中心をアライメント位置として、位置を合わせ、露光する、とすることができる。
以下、本発明の実施形態について、図面を参照しつつ説明する。なお、図面において、同一又は同等の要素には同一の符号を付し、重複する説明を省略する。
図１には、本発明の一実施形態に係る液晶表示装置１００が概略的に示されている。この図に示されるように、液晶表示装置１００は、上フレーム１１０及び下フレーム１２０に挟まれるように固定された液晶パネル２００及び不図示のバックライト装置等から構成されている。
図２には、液晶パネル２００の構成が示されている。液晶パネル２００は、ＴＦＴ基板２３０とカラーフィルタ基板２２０の２枚の基板を有し、これらの基板の間には液晶組成物が封止されている。ＴＦＴ基板２３０には、駆動回路２４０により制御されるゲート信号線２４５及び駆動回路２５０により制御されるドレイン信号線２５１が張り巡らされ、これらの信号線は、液晶表示装置１００の一画素として機能するセルを形成している。なお、液晶パネル２００は、その表示の解像度に対応する数のセルを有するが、図が煩雑になるのを避けるため、図２では簡略化して示している。また、各駆動回路２４０及び２５０には、不図示の処理装置から映像信号を含む制御信号が入力され、液晶組成物の配向を制御して、表示を行っている。
図３には、ＴＦＴ基板２３０の製造工程が概略的に示されている。ここで、各工程に示された成膜工程、フォトリソグラフィ工程及びエッチング工程の各工程は、公知の半導体プロセスの工程を用いているため、これらの各工程の説明は省略する。
図３に示されるように、ＴＦＴ基板２３０の製造工程では、まず、ステップＳ１１において、ゲート信号線２４５、対抗電極３０１及び共通信号線３０３を成膜工程、フォトリソグラフィ工程及びエッチング工程により形成する。図４には、ゲート信号線２４５、対抗電極３０１及び共通信号線３０３が形成された様子が示されている。図４のＡの部分に示されるように、ゲート信号線２４５及び共通信号線３０３の一部には、これらの延伸方向に垂直で、互いに対向するように開口した欠切があり、平行に延びるゲート信号線２４５及び共通信号線３０３の間の隙間と、この切欠とを組合わせることにより、外観として十字型が形成されている。
図３に戻り、次に、ステップＳ１２において、ゲート絶縁膜が形成され、引き続き、ステップＳ１３において、非晶質ケイ素層３０７が成膜工程、フォトリソグラフィ工程及びエッチング工程により形成される。ここで、このフォトリソグラフィ工程の露光の際には、Ａの部分がアライメントマークとして使用され位置合わせが行われる。図５には、形成された非晶質ケイ素層３０７の様子が示されている。
続いて、ステップＳ１４において、ドレイン信号線２５１及びソース電極３１３が、成膜工程、フォトリソグラフィ工程及びエッチング工程により形成される。このフォトリソグラフィ工程の露光の際にも、Ａの部分がアライメントマークとして使用され位置合わせが行われる。図６には、ドレイン信号線２５１及びソース電極３１３が形成された様子が示されている。図６のＢの部分に示されるように、ドレイン信号線２５１の一部には、ドレイン信号線２５１の延伸方向と垂直な２つの凸部があり、ドレイン信号線２５１とこれらの凸部とを組合わせることにより、外観として十字型が形成されている。
次に、ステップＳ１５において、ソース・ドレイン絶縁膜３１５が形成され（図７参照）、引き続き、ステップＳ１６において、画素電極膜３１７が成膜工程、フォトリソグラフィ工程及びエッチング工程により形成される。ここで、このフォトリソグラフィ工程の露光の際には、Ａ及びＢの部分がアライメントマークとして使用され位置合わせが行われる。図８には、形成された画素電極膜３１７の様子が示されている。図１の液晶表示装置１００及び図２の液晶パネル２００には、上述したような製造方法により製造されたＴＦＴ基板２３０が使用されている。
したがって、上述の実施形態では、表示領域内の配線を利用してアライメントマークを形成したため、アライメント用の特殊なパターンを設けることなく、ガラス基板を有効に活用することができると共に、歩留りを高めることができる。また、アライメントマークが画素に近い、配線パターンの一部であるため、小さくかつ高精度なアライメントマークとして使用することができる。また、一層にのみ設けられるアライメントマークのため、多層に渡り重ね合わせられるアライメントマークと異なり、誤検出なくアライメントマークを使用することができる。
図９〜図１４は、単一の層に形成された配線に、本発明のアライメントマークが設けられる場合の例について示す図である。
図９は、１本の配線に十字型の切欠を設けることにより、アライメントマークを形成している場合を示している。図１０は、１本の配線に４個の矩形の切欠を設けることにより、外観上十字型のアライメントマークが形成されている場合を示している。図１１は、同一方向に延びる２本の配線のそれぞれに、延伸方向に垂直で、同じ方向に延びる凸部を設けることにより、外観上十字型のアライメントマークが形成されている場合を示している。図１２は、１本の配線の延伸方向に垂直な凸部と、その凸部の反対側に設けられた１つの独立した矩形のパターンとを組合わせることにより、外観上十字型のアライメントマークが形成されている場合を示している。図１３は、１本の配線の延伸方向に垂直に開口した切欠と、その切欠のある側に設けられた２つの独立した矩形のパターンとを組合わせることにより、外観上十字型のアライメントマークが形成されている場合を示している。図１４には、１本の配線の延伸方向に垂直な凸部と、その配線内に設けられた２つの矩形の切欠とを組合わせることにより、外観上十字型のアライメントマークが形成されている場合を示している。
図１５〜図１８は、２つの層にそれぞれアライメントマークの一部が形成されることにより、組合わせてアライメントマークとなる場合の例について示す図である。ここで、各図に示された異なる形式の影（ハッチング）の部分は、層が異なることを示している。ここで、以下の説明においては、異なる層のいずれかを上層又は下層としているが、これらの上層及び下層は入れ替えられていてもよい。
図１５は、１本の配線の延伸方向に垂直に開口した切欠と、その配線の上層で平行に形成された１本の配線における、その切欠に対向するように開口した切欠とを組合わせることにより、外観上十字型のアライメントマークが形成されている場合を示している。図１６は、１本の配線の延伸方向に垂直な凸部と、その配線の上層で平行に形成された１本の配線における、その凸部と同一方向の凸部を有することにより、外観上十字型のアライメントマークが形成されている場合を示している。図１７は、１本の配線の延伸方向に垂直な凸部と、その配線の上層に形成された１つの独立した矩形のパターンとを組合わせることにより、外観上十字型のアライメントマークが形成されている場合を示している。図１８は、１本の配線の延伸方向に垂直に開口した切欠と、その配線の上層に形成された２つの独立した矩形のパターンとを組合わせることにより、外観上十字型のアライメントマークが形成されている場合を示している。
図１９は、アライメントマーク上に配線が重ねられた場合について示す図である。この図に示されるように、重ねられた配線がアライメントマーク上にある場合には、アライメント形状の一辺との距離を測定することにより、２層のずれを検出することができる。ここで、この図のアライメントマークは、１本の配線に十字型の切欠を設けることにより形成されるアライメントマークとしたが、その他の形状のアライメントマークであってもよい。
図２０は、２つの層にそれぞれアライメントマークの一部が形成されることにより、組合わせてアライメントマークとなる場合において、２つの層がずれて形成された場合が示されている。このような場合には、ずれの中心をアライメントの中心とすることにより、適切な露光位置の基準とすることができる。
以上、本発明に係る実施形態とその変形例について示したが、いずれの変形例においても、配線を利用してアライメントマークを形成しているため、アライメント用の特殊なパターンを設けることなく、ガラス基板を有効に活用することができると共に、歩留りを高めることができる。また、アライメントマークが画素に近い、配線パターンの一部であるため、小さくかつ高精度なアライメントマークとして使用することができる。また、一層にのみ設けられるアライメントマークである場合には、多層に渡り重ね合わせられるアライメントマークと異なり、誤検出なくアライメントマークを使用することができる。
１００ 液晶表示装置、１１０ 上フレーム、１２０ 下フレーム、２００ 液晶パネル、２２０ カラーフィルタ基板、２３０ ＴＦＴ基板、２４０ 駆動回路、２４５ ゲート信号線、２５０ 駆動回路、２５１ ドレイン信号線、３０１ 対抗電極、３０３ 共通信号線、３０７ 非晶質ケイ素層、３１３ ソース電極、３１５ ソース・ドレイン絶縁膜、３１７ 画素電極膜。
Claims (10)
- 表示装置の表示を制御する薄膜トランジスタ基板であって、
ドライバ回路により電圧が印加される金属配線を備え、
前記金属配線は、第１形状からなる、前記薄膜トランジスタ基板の製造時に用いられるアライメントマークの一部を有し、
前記金属配線とは異なる金属電極又は金属配線を更に備え、
前記金属電極又は金属配線は、第２形状を有し、
前記第２形状は、前記第１形状と併せて、アライメントマークを形成する、
ことを特徴とする薄膜トランジスタ基板。 - 前記金属配線はトランジスタのゲート配線である、ことを特徴とする請求項１に記載の薄膜トランジスタ基板。
- 前記第１形状は切欠である、ことを特徴とする請求項１に記載の薄膜トランジスタ基板。
- 前記第１形状は、前記金属配線の延伸方向に垂直な凸部により形成されている、ことを特徴とする請求項１に記載の薄膜トランジスタ基板。
- 前記金属配線は２つの平行に延伸する配線であり、
前記第１形状は、前記２つの平行に延伸する配線のそれぞれに設けられている、ことを特徴とする請求項１に記載の薄膜トランジスタ基板。 - 前記第１形状は、前記２つの平行に延伸する配線において、前記延伸方向に垂直で、互いに対向するように開口した切欠である、ことを特徴とする請求項５に記載の薄膜トランジスタ基板。
- 前記第１形状は、前記２つの平行に延伸する配線において、前記延伸方向に垂直な凸部により形成されている、ことを特徴とする請求項５に記載の薄膜トランジスタ基板。
- 前記金属電極又は金属配線は、ソース・ドレイン配線である、ことを特徴とする請求項１に記載の薄膜トランジスタ基板。
- 表示装置の表示を制御する薄膜トランジスタ基板の製造方法であって、
第１形状を有する金属配線を形成する配線形成工程と、
前記第１形状をアライメントマークの一部として位置を合わせ、露光する露光工程と、
を備え、
前記配線形成工程の後に、第２形状を有する、金属電極又は金属配線を形成する電極配線形成工程を更に有し、
前記露光工程は、前記第２形状を、前記第１形状と併せて、アライメントマークとして位置を合わせ、露光する、薄膜トランジスタ基板の製造方法。 - 前記露光工程は、前記第１形状の位置と前記第２形状の位置とが正しい位置からずれている場合には、前記ずれた距離の中心をアライメント位置として、位置を合わせ、露光する、ことを特徴とする請求項９に記載の薄膜トランジスタ基板の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009146479A JP5513020B2 (ja) | 2009-06-19 | 2009-06-19 | 薄膜トランジスタ基板及び薄膜トランジスタ基板の製造方法 |
| US12/816,488 US8395154B2 (en) | 2009-06-19 | 2010-06-16 | Thin film transistor substrate and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009146479A JP5513020B2 (ja) | 2009-06-19 | 2009-06-19 | 薄膜トランジスタ基板及び薄膜トランジスタ基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2011003778A JP2011003778A (ja) | 2011-01-06 |
| JP5513020B2 true JP5513020B2 (ja) | 2014-06-04 |
Family
ID=43353486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009146479A Active JP5513020B2 (ja) | 2009-06-19 | 2009-06-19 | 薄膜トランジスタ基板及び薄膜トランジスタ基板の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8395154B2 (ja) |
| JP (1) | JP5513020B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPWO2016042962A1 (ja) * | 2014-09-18 | 2017-06-15 | 富士フイルム株式会社 | 半導体装置の製造方法および半導体装置 |
| CN107533979B (zh) * | 2015-04-20 | 2020-11-10 | 堺显示器制品株式会社 | 薄膜晶体管的制造方法和显示面板 |
| CN107534056B (zh) * | 2015-04-22 | 2020-09-01 | 凸版印刷株式会社 | 薄膜晶体管阵列形成基板及其制造、图像显示装置用基板 |
| JP6482960B2 (ja) * | 2015-06-11 | 2019-03-13 | シチズン時計株式会社 | 光学素子 |
| CN110716359A (zh) | 2019-10-14 | 2020-01-21 | 深圳市华星光电技术有限公司 | 阵列基板及其制造方法与对准精度检测方法 |
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| JPH01154124A (ja) | 1987-12-11 | 1989-06-16 | Seiko Epson Corp | アクティブマトリックス基板 |
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| JP4854998B2 (ja) * | 2005-07-05 | 2012-01-18 | 三菱電機株式会社 | 液晶表示装置の製造方法 |
| JP2007140036A (ja) * | 2005-11-17 | 2007-06-07 | Toshiba Matsushita Display Technology Co Ltd | アレイ基板 |
| JP2007288080A (ja) * | 2006-04-20 | 2007-11-01 | Seiko Epson Corp | フレキシブル電子デバイス |
| KR101331942B1 (ko) * | 2007-05-03 | 2013-11-21 | 삼성디스플레이 주식회사 | 표시 장치 및 그 제조 방법 |
-
2009
- 2009-06-19 JP JP2009146479A patent/JP5513020B2/ja active Active
-
2010
- 2010-06-16 US US12/816,488 patent/US8395154B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US20100320468A1 (en) | 2010-12-23 |
| US8395154B2 (en) | 2013-03-12 |
| JP2011003778A (ja) | 2011-01-06 |
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