KR20110024939A - 반도체 소자 - Google Patents

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KR20110024939A
KR20110024939A KR1020090083132A KR20090083132A KR20110024939A KR 20110024939 A KR20110024939 A KR 20110024939A KR 1020090083132 A KR1020090083132 A KR 1020090083132A KR 20090083132 A KR20090083132 A KR 20090083132A KR 20110024939 A KR20110024939 A KR 20110024939A
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gate pattern
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insulating layer
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KR1020090083132A
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권성운
황재성
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삼성전자주식회사
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Abstract

반도체 소자가 제공된다. 상기 반도체 소자는 평탄부들과 상기 평탄부들로부터 연장되되, 상기 평탄부들의 두께보다 두꺼운 측벽부들을 적어도 하나 포함하는 물질막을 포함할 수 있어, 반도체 소자의 신뢰성이 향상될 수 있다.
Figure P1020090083132
3차원 반도체, 평탄부, 측벽부, 두께

Description

반도체 소자{Semiconductor Device}
본 발명은 반도체 소자에 관한 것으로, 특히 3차원 구조를 가지는 반도체 소자에 관한 것이다.
반도체 산업이 고도로 발전함에 따라, 반도체 소자의 고집적화, 저소비 전력화 및/또는 고속화 등이 심화되고 있다. 특히, 반도체 소자의 고집적화는 다양한 전자기기들의 사양을 증가시킬 수 있고, 제품의 가격을 결정하는 중요한 요인이기 때문에, 최근 들어 그 중요성을 더해 가고 있다. 이에 따라, 고집적화된 반도체 소자를 구현하기 위해, 반도체 기술은 기존의 평판형 소자에서 벗어나 다양한 구조를 포함하는 반도체 소자를 제조할 수 있도록 발전하였다.
반도체 소자가 고집적화되고, 반도체 소자의 구조가 다양해짐에 따라, 반도체 소자에 존재하는 다양하고 복잡한 패턴을 도전 라인 및 기타 다른 패턴과 연결하는 컨택 공정의 마진확보가 점점 어려워지고 있다. 컨택 공정에 불량이 발생하는 경우, 반도체 소자의 신뢰성이 저하되고, 이는 반도체 소자를 포함하는 전자 기기의 성능의 저하로 직결된다.
이에 따라, 복잡한 패턴을 갖는 반도체 소자에서 컨택 공정의 마진을 확보하여, 고 집적화된 반도체 소자에서 신뢰성을 향상시키기 위한 다양한 연구들이 진행되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 신뢰성이 향상된 반도체 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 높은 단차를 갖는 개구부가 제거된 반도체 장치의 형성방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위해 본 발명은 반도체 소자를 제공한다. 상기 반도체 소자는 바닥면과 측면을 갖는 오목부 및 상기 측면으로부터 연장된 융기부를 포함하는 반도체 기판, 상기 바닥면 상의 평탄부들과 상기 평탄부들로부터 상기 측면상으로 연장된(extended over) 측벽부들을 포함하고, 서로 이격된 복수개의 물질막들을 포함하되, 적어도 하나의 상기 물질막들의 상기 측벽부들의 두께는 상기 물질막들의 상기 평탄부들의 두께보다 두꺼운 것을 포함한다.
상기 물질막들은 절연성을 갖는 물질을 포함하고, 상기 반도체 소자는 상기 물질막들의 상기 평탄부들 사이에 개재된 게이트 패턴 평탄부들 및 상기 물질막들의 상기 측벽부들 사이에 개재된 게이트 패턴 측벽부들을 포함하는 게이트 패턴들을 더 포함할 수 있다.
상기 반도체 소자는 상기 게이트 패턴 측벽부들의 상부면(upper surface)에 제공된 도전패턴들을 더 포함하되, 상기 도전패턴들들의 폭은 상기 게이트 패턴 측벽부들의 폭보다 넓은 것을 포함할 수 있다.
상기 물질막들은 도전성을 갖는 물질을 포함하고, 상기 반도체 소자는 상기 물질막들의 사이에 개재된 게이트 절연 패턴들을 더 포함할 수 있다.
상기 반도체 소자는 상기 물질막들의 상기 측벽부들의 상부면(upper surface)에 제공된 도전패턴들들을 더 포함하되, 상기 도전패턴들들의 폭은 상기 물질막들의 상기 측벽부들의 폭보다 좁을 수 있다.
상기 물질막들의 상기 측벽부들은 상기 평단부들과 동일한 공정에서 제공된 메인 측벽부들 및 상기 메인 측벽부들에 접촉하는 보조 측벽부들을 포함할 수 있다.
상기 물질막들의 상기 측벽부들의 폭은 인접한 상기 물질막들 사이의 간격보다 넓은 것을 포함할 수 있다.
상기 물질막들의 상기 측벽부들의 상부면(upper surface)은 상기 융기부의 상부면(upper surface)과 공면을 이루고, 상기 융기부의 상부면(upper surface)은 상기 반도체 기판의 상기 오목부의 상기 바닥부와 평행한 것을 포함할 수 있다.
상기 반도체 소자는 상기 반도체 기판의 상기 오목부의 상기 바닥면으로부터 상부로 연장되고, 상기 물질막들의 상기 평탄부들의 측면과 대향하는 활성 기둥을 더 포함할 수 있다.
상기 반도체 소자는 상기 반도체 기판의 상기 오목부의 상기 바닥면으로부터 연장되고, 상기 물질막들의 상기 평탄부들을 관통하는 활성 기둥을 더 포함할 수 있다.
본 발명에 따르면, 평탄부의 두께보다 두꺼운 두께를 갖는 측벽부를 포함하는 이격된 복수개의 물질막에 의해 컨택 공정의 마진이 증가될 수 있다. 반도체 소자의 신뢰성이 향상될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화 될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해 질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 또한, 바람직한 실시 예에 따른 것이기 때문에, 설명의 순서에 따라 제시되는 참조 부호는 그 순서에 반드시 한정되지는 않는다. 도면들에 있어서, 막 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 막이 다른 막 또는 기판상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 도면들에서 동일한 기능을 갖는 구성 요소에 대해서는 동일한 참조 번호를 병기하였다.
본 발명의 제1 실시 예에 따른 반도체 소자가 설명된다.
도 1 은 본 발명의 제1 실시 예에 따른 반도체 소자를 나타내는 평면도이고, 도2 는 도 1 의 I-I'을 따라 취해진 단면도이다.
도 1 및 도 2를 참조하면, 기판(100)이 제공된다. 상기 기판(100)은 반도체 기반의 반도체 기판일 수 있다. 상기 기판(100)은 웰(well)을 포함할 수 있다. 상기 웰은 제1 도전형의 도펀트를 포함할 수 있다. 상기 기판(100)은 바닥면(106) 및 측면(108)을 갖는 오목부(108)를 포함할 수 있다. 상기 기판(100)은 상기 오목부(A)의 상기 측면(108)에서 연장된 융기부(B)을 포함할 수 있다. 상기 융기부(B) 상에 절연막(104)이 배치되어 상기 융기부(B)가 정의될 수 있다. 이와는 달리, 상기 기판(100)의 상기 융기부(B)는 상기 기판(100)의 상기 오목부(A)를 리세스하여 정의될 수 있다. 이 경우, 상기 오목부(A) 및 상기 융기부(B)는 일체의 반도체 기판일 수 있다.
상기 기판(100) 의 상기 오목부(A)의 상기 바닥면(106)으로부터 상부로 연장되는 활성 기둥(122)이 배치될 수 있다. 상기 활성 기둥(122)은 상기 기판(100)에 수직하게 연장될 수 있다. 상기 활성 기둥(122)의 일 단은 상기 웰에 연결될 수 있다. 상기 활성 기둥(122)의 타 단은 비트 라인(BL)에 전기적으로 연결될 수 있다. 상기 활성 기둥(122)은 단결정 반도체를 포함할 수 있다.
상기 기판(100) 내에 상기 활성 기둥(122)과 전기적으로 연결되는 공통 소오스 영역(102)이 배치될 수 있다. 상기 공통 소오스 영역(102)은 상기 기판(100)의 셀 영역 내에 평판 형태(plate form)로 배치될 수 있다. 상기 공통 소오스 영역(102)은 고농도의 도펀트를 포함할 수 있다. 상기 공통 소오스 영역(102)에 포함된 도펀트는 상기 웰에 포함된 도펀트와 다른 도전형인 제2 도전형일 수 있다. 예 를 들어, 상기 웰이 p형 도펀트를 포함하는 경우, 상기 공통 소오스 영역(102)농도의 n형 도펀트를 포함할 수 있다.
상기 기판(100) 상에 서로 이격된 물질막이 배치될 수 있다. 상기 물질막은 절연성을 갖는 물질을 포함할 수 있다. 상기 물질막은 셀 게이트 간 절연막들(113, 115), 제1 게이트 간 절연막(111) 및 제2 게이트 간 절연막(117)을 포함할 수 있다. 상기 절연막들(111, 113, 115, 117)은 상기 오목부(A)의 상기 바닥면(106) 상의 절연막 평탄부들(111a, 113a, 115a, 117a) 및 상기 절연막 평탄부들(111a, 113a, 115a, 117a)로부터 상기 오목부(A)의 상기 측면(108) 상으로 연장된 절연막 측벽부들(111b, 113b, 115b, 117b)을 포함할 수 있다. 적어도 하나의 상기 절연막 측벽부들(111b, 113b, 115b, 117b)의 두께는 상기 절연막 평탄부들(111a, 113a, 115a, 117a)의 두께보다 두꺼울 수 있다. 상기 절연막 측벽부들(111b, 113b, 115b, 117b)의 폭은 인접한 상기 절연막들(111, 113, 115, 117) 사이의 간격보다 넓을 수 있다. 상기 기판(100) 상에 상기 제2 게이트 간 절연막(117)과 이격된 스트링 선택 절연막(118)이 배치될 수 있다.
상기 제1 게이트 간 절연막 평탄부(111a)와 상기 기판(100)의 상기 바닥면(106) 사이, 절연막 평탄부들(111a, 113a, 115a, 117a) 사이, 상기 제2 게이트 간 절연막 평탄부(117a)와 상기 스트링 선택 절연막(118) 사이에 게이트 패턴 평탄부들(141a, 143a, 145a, 147a, 149a)이 개재될 수 있다.
상기 제1 게이트 간 절연막 측벽부(111b)와 상기 기판(100)의 상기 측면(108) 사이, 절연막 측벽부들(111b, 113b, 115b, 117b) 사이, 상기 제2 게이트 간 절연막 측벽부(117b)와 상기 스트링 선택 절연막(118) 사이에 게이트 패턴 측벽부들(141b, 143b, 145b, 147b, 149b)이 개재될 수 있다. 게이트 패턴들(141, 143, 145, 147, 149)은 각각 상기 게이트 패턴 평탄부들(141a, 143a, 145a, 147a, 149a) 및 상기 게이트 패턴 측벽부들(141b, 143b, 145b, 147b, 149b)을 포함할 수 있다. 상기 게이트 패턴들(141, 143, 145, 147, 149)은 셀 게이트 패턴들(143, 145, 147), 접지 선택 게이트 패턴(141) 및 스트링 선택 게이트 패턴(149)을 포함할 수 있다. 상기 게이트 패턴들(141, 143, 145, 147, 149)은 상기 절연막들(111, 113, 115, 117)에 의해 이격될 수 있다.
상기 게이트 패턴 측벽부들(141b, 143b, 145b, 147b, 149b)의 상부면(upper surface)은 상기 융기부(B)의 상기 절연막(104)의 상부면(upper surface)과 공면을 이룰 수 있다. 상기 융기부(B)의 상기 절연막(104)의 하부면은 상기 기판(100)의 상기 오목부(A)의 바닥면(106)과 공면을 이룰 수 있다.
상기 게이트 패턴들(141, 143, 145, 147, 149)은 상기 활성 기둥(122)의 측벽을 따라 상기 기판(100) 상에 적층될 수 있다. 상기 게이트 패턴들(141, 143, 145, 147, 149)는 상기 기판(100) 상에 제1 방향으로 연장되는 라인형태일 수 있다. 상기 활성 기둥(122)의 측벽을 따라 적층된 상기 게이트 패턴들(141, 143, 145, 147, 149)은 하나의 수직형 셀 스트링(cell string)을 구성할 수 있다. 상기 활성 기둥(122)은 상기 게이트 패턴 평탄부들(141a, 143a, 145a, 147a, 149a)의 측면들과 대향할 수 있다. 참조되는 도면에는 설명의 편의상 3개의 셀 게이트 패턴(143, 145, 147)들이 도시되나, 셀 게이트 패턴들의 개수는 한정되지 않는다.
상기 셀 게이트 패턴들(143, 145, 147) 및 상기 활성 기둥(122) 사이에 정보 저장막이(130)이 개재될 수 있다. 상기 게이트 패턴들(141, 143, 145, 147, 149)과 상기 절연막들(111, 113, 115, 117, 118) 사이에 상기 정보 저장막(130)이 개재될 수 있다. 상기 정보 저장막(130)은 활성 기둥(122)의 측벽 상에 차례로 적층된 터널 유전막, 트랩 절연막 및 블로킹막을 포함할 수 있다.
상기 터널 유전막은 단일층 또는 다층일 수 있다. 예를 들어, 상기 터널 유전막은 실리콘 산질화막, 실리콘 질화막, 실리콘 산화막 및 금속 산화막 중에서 선택된 적어도 어느 하나를 포함할 수 있다.
상기 트랩 절연막은 전하를 저장할 수 있는 전하 트랩 사이트(site)들을 포함할 수 있다. 예를 들면, 상기 트랩 절연막은 실리콘 질화막, 금속 질화막, 금속 산질화막, 금속 실리콘 산화막, 금속 실리콘 산질화막 및 나노 도트들(nano123ots) 중에서 적어도 어느 하나를 포함할 수 있다.
상기 블로킹막은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 및 고유전막 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 상기 고유전막은 금속 산화막, 금속 질화막 및 금속 산질화막 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 상기 고유전막은 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 탄탈륨(Ta), 란탄(La), 세륨(Ce), 프라세오디뮴(Pr) 등을 포함할 수 있다. 상기 블로킹막의 유전상수는 상기 터널 절연막의 유전 상수보다 클 수 있다.
상기 셀 게이트 패턴들(143, 145, 147)은 각각 워드라인들을 구성할 수 있다. 셀 게이트 패턴 측벽부(143b, 145b, 147b)의 상부면 상에 제1 도전패턴들(162) 이 제공될 수 있다. 상기 제 1 도전 패턴들(162)의 폭은 상기 셀 게이트 패턴 측벽부들(143b, 145b, 147b)의 폭보다 넓을 수 있다. 상기 제1 도전패턴들(162)은 셀 플러그들(CP)일 수 있다. 상기 워드 라인들은 셀 플러그들(CP)에 의해 전역 워드라인들(WL)에 각각 연결될 수 있다. 이와는 달리, 상기 제1 도전패턴(162)들은 전역 워드라인들(WL)일 수 있다.
상기 접지 선택 게이트 패턴(141)은 상기 기판(100)과 최하부에 배치되는 셀 게이트 패턴(143) 사이에 배치될 수 있다. 상기 접지 선택 게이트 패턴(141)은 상기 활성 기둥(122)과 상기 기판(100) 내의 전기적 연결을 제어할 수 있다. 접지 선택 게이트 패턴의 측벽부(141b)의 상부면 상에 제2 도전패턴(166)이 제공될 수 있다. 상기 제2 도전 패턴(166)의 폭은 상기 접지 선택 게이트 패턴 측벽부(141b)의 폭보다 넓을 수 있다. 상기 제2 도전패턴(166)은 접지 선택 플러그(GSP)일 수 있다. 상기 접지 선택 게이트 패턴(141)은 상기 접지 선택 플러그(GSP)에 의해 접지 선택 라인(GSL)과 연결될 수 있다. 이와는 달리, 상기 제2 도전패턴(166)은 접지 선택 라인(GSL)일 수 있다.
상기 스트링 선택 게이트 패턴(149)은 상기 셀 게이트 패턴들(143, 145, 147) 중 최상부에 위치하는 셀 게이트 패턴(147) 상에 배치될 수 있다. 상기 스트링 선택 게이트 패턴(149)은 상기 기판(100)과 평행한 제1 방향으로 연장될 수 있다. 스트링 선택 게이트 패턴의 측벽부(149b)의 상부면 상에 제3 도전패턴(164)이 제공될 수 있다. 상기 제3 도전 패턴(164)의 폭은 상기 스트링 게이트 패턴 측벽부들(149b)의 폭보다 넓을 수 있다. 상기 제3 도전패턴(164)은 스트링 선택 라인과 연결을 위한 플러그일 수 있다. 스트링 선택 라인은 상기 제1 방향으로 연장될 수 있다. 이와는 달리, 상기 제3 도전 패턴(164)은 상기 스트링 선택 라인일 수 있다.
이와 같이, 상기 게이트 패턴 측벽부들(141b, 143b, 145b,147b, 149b)이 상기 게이트 패턴 평탄부(141a, 143a, 145a,147a, 149a)의 폭 보다 넓은 것으로 인해, 상기 도전패턴들 형성 과정에서 마진이 확보될 수 있다. 또한, 게이트 패턴 평탄부(141a, 143a, 145a,147a, 149a)의 폭은 증가되지 않기 때문에, 도전패턴들 형성 과정에서 마진확보와 동시에, 고집적화된 반도체 소자가 제공될 수 있다.
상기 스트링 선택 게이트 패턴(149) 상에 비트 라인(BL)이 배치될 수 있다. 상기 비트 라인(BL)은 상기 스트링 선택 게이트 패턴(149)을 가로지르도록 배치될 수 있다. 즉, 상기 비트 라인(BL)은 상기 스트링 선택 게이트 패턴(149)이 연장되는 제1 방향과 교차하는 제2 방향으로 연장될 수 있다. 상기 제1 방향과 제2 방향은 서로 수직할 수 있다. 상기 스트링 선택 게이트 패턴(149)과 상기 비트 라인(BL) 사이에 상기 스트링 선택 절연막(118)이 배치될 수 있다.
상기 비트 라인(BL)은 상기 활성 기둥(122) 상부의 드레인 영역(123)을 경유하여 상기 활성 기둥(122)과 연결될 수 있다. 상기 드레인 영역(123)은 상기 활성 기둥(122)의 상부의 고농도의 도펀트 영역일 수 있다. 도시된 바와 달리, 상기 비트 라인(BL)은 소정의 플러그에 의해 상기 드레인 영역(123)과 연결될 수도 있다. 상기 활성 기둥(122)은 상기 기판(100) 상에 복수개 배치될 수 있다. 상기 비트 라인(BL)과 상기 활성 기둥(122) 사이의 전기적 연결은 상기 스트링 선택 게이트 패턴(149)에 의해 제어될 수 있다.
복수개의 활성 기둥(122)들은 동일한 비트라인(BL)에 연결될 수 있다. 서로 인접한 상기 활성 기둥(122)들은 절연성 물질(124)에 의해 절연될 수 있다.
본 발명의 제1 실시 예에 따른 반도체 소자의 형성 방법이 설명된다.
도 3a 내지 도 3h 는 본 발명의 제1 실시 예에 따른 반도체 소자의 형성방법을 설명하기 위한 단면도이다.
도 3a 를 참조하면, 기판(100)이 제공된다. 상기 기판(100)은 바닥면(106)과 측면(108)을 갖는 오목부(A) 및 상기 측면(108)으로부터 연장된 융기부(B)를 포함할 수 있다. 상기 기판(100) 상에 절연막(104)을 형성하여 상기 오목부(A) 및 상기 융기부(A)가 정의될 수 있다. 상기 절연막(104)은 실리콘 산화막을 포함할 수 있다. 이와는 달리, 상기 기판(100)을 식각하여 상기 오목부(A) 및 상기 융기부(B)가 정의될 수 있다.
상기 기판(100)은 단결정 구조의 반도체(예를 들어, P형 실리콘 웨이퍼)일 수 있다. 상기 기판(100)은 웰을 포함할 수 있다. 상기 웰은 상기 기판(200) 내에 도펀트를 주입시켜 형성될 수 있다. 상기 도펀트는 이온주입 또는 플라즈마 주입을 포함하는 도핑 공정에 의해 상기 기판(100) 내에 주입될 수 있다. 상기 기판(100)의 상부면에 공통 소오스 영역(102)에 제공될 수 있다. 상기 공통 소오스 영역(102)은 상기 웰 내에 도펀트를 도핑하는 것으로 형성될 수 있다. 상기 공통 소오스 영역(102)은 상기 웰과 다른 도전형의 도펀트를 포함할 수 있다. 예를 들어, 상기 웰은 p형 도펀트를 포함하고, 상기 공통 소오스 영역(102)은 n형 도펀트를 포함할 수 있다.
상기 기판(100) 상에 제1 희생막(SC1)이 형성될 수 있다. 상기 제1 희생막(SC1)은 상기 기판(100)의 상기 오목부(A)의 상기 바닥면(106) 및 측면(108) 상에 형성될 수 있다. 상기 제1 희생막(SC1)은 상기 융기부(B) 상으로 연장될 수 있다. 상기 제1 희생막(SC1) 상에 제1 보조 게이트 간 절연막(110)이 형성될 수 있다. 상기 제1 보조 게이트 간 절연막(110)은 상기 기판(100)의 상기 오목부(A)의 상기 바닥면(106) 상에 형성된 제1 보조 게이트 간 절연막 평탄부(110a), 및 상기 제1 보조 게이트 간 절연막 평탄부(110a)로부터 상기 측면(108) 상으로 연장된(extended over) 제1 보조 게이트 간 절연막 측벽부(110b)를 포함할 수 있다. 상기 제1 보조 게이트 간 절연막(110)은 상기 융기부(B) 상으로 연장될 수 있다.
도 3b 를 참조하면, 상기 제1 희생막(SC1)을 식각 정지막으로 하여, 상기 제1 보조 게이트 간 절연막(110)에 식각 공정이 수행될 수 있다. 상기 식각 공정은 이방성 식각공정일 수 있다. 상기 식각 공정으로 인해, 상기 제1 보조 게이트 간 절연막 평탄부(110a), 및 상기 융기부(B) 상에 형성된 제1 보조 게이트 간 절연막(110)이 제거될 수 있다. 상기 제1 보조 게이트 간 절연막 측벽부(110b)가 남겨질 수 있다.
식각 공정후, 상기 기판(100) 상에 제1 게이트 간 절연막(111)이 형성될 수 있다. 상기 제1 게이트 간 절연막(111)은 상기 기판(100)의 상기 오목부(A)의 상기 바닥면(106) 상의 제1 게이트 간 절연막 평탄부(111a)를 포함할 수 있다. 상기 제1 게이트 간 절연막(111)은 상기 제1 게이트 간 절연막 평탄부(111a)로부터 상기 오목부(A)의 상기 측면(108) 상으로 연장된(extended over) 제1 게이트 간 절연막 측 벽부(111b)를 포함할 수 있다. 상기 제1 게이트 간 절연막 측벽부(111b)는 상기 제1 게이트 간 절연막 평탄부(111a)와 동일한 공정에서 제공되는 메인 제1 게이트 간 절연막 측벽부(111c) 및 상기 메인 제1 게이트 간 절연막 측벽부(111c)와 접촉하는 보조 제1 게이트 간 절연막 측벽부(110b)를 포함할 수 있다.
도 3c 를 참조하면, 도 3b 에서 설명된 방법과 같이, 상기 제1 게이트 간 절연막(111) 상에 희생막들(SC2~SC5) 및 절연막들(113, 115, 117)이 교대로 형성될 수 있다. 상기 절연막들(111, 113, 115, 117)은 상기 기판(100)의 상기 오목부(A)의 상기 바닥면(106) 상의 절연막 평탄부들(111a, 113a, 115a, 117a)을 포함할 수 있다. 상기 절연막들(111, 113, 115, 117)은 상기 절연막 평탄부들(111a, 113a, 115a, 117a)로부터 상기 오목부(A)의 상기 측면(108) 상으로 연장된(extened over) 절연막 측벽부들(111b, 113b, 115b, 117b)을 포함할 수 있다. 상기 절연막 측벽부들(111b, 113b, 115b, 117b)은 상기 절연막 평탄부들(111a, 113a, 115a, 117a)과 동일한 공정에서 제공되는 메인 절연막 측벽부들(111c, 113c, 115c, 117c) 및 상기 메인 절연막 측벽부들(111c, 113c, 115c, 117c)과 접촉하는 보조 절연막 측벽부들(110b, 112b, 114b, 116b)을 포함할 수 있다. 절연막 측벽부들(111b, 113b, 115b, 117b)의 두께는 상기 절연막 평탄부들(111a, 113a, 115a, 117a)의 두께보다 두꺼울 수 있다. 상기 제5 희생막(SC5) 상에 스트링 선택 절연막(118)이 형성될 수 있다.
상기 절연막들(111, 113, 115, 117)은 실리콘 산화막을 포함할 수 있다. 상기 희생막들(SC1~SC5)은 상기 절연막들(111, 113, 115, 117)의 식각을 최소화하면 서 선택적으로 식각될 수 있는 물질들로 형성될 수 있다. 예를 들어, 상기 희생막들(SC1~SC5)은 실리콘 질화막을 포함할 수 있다.
상기 융기부(A)의 상부면(upper surface)을 식각 정지막으로 하여 평탄화 공정이 수행될 수 있다. 상기 평탄화 공정은 에치백 또는 화학적 기계적 연막의 방식으로 수행될 수 있다. 이로써, 상기 융기부(A)의 상부면은 상기 절연막 측벽부들(111b, 113b, 115b, 117b)의 상부면과 공면을 이룰 수 있다.
도 3d 를 참조하면, 교대로 적층된 상기 절연막들(111, 113, 115, 117), 상기 스트링 선택 절연막(118) 및 희생막들(SC1~SC5)을 패터닝하여 상기 기판(100)의 상기 오목부(A)의 상기 바닥면(106)을 노출시키는 제1 개구부(120)가 형성될 수 있다. 상기 제1 개구부(120) 형성을 위한 패터닝은 이방성 식각 기술을 사용하여 실시될 수 있다.
도 3e 를 참조하면, 상기 제1 개구부(120)의 내측벽을 덮는 활성기둥(122)이 형성될 수 있다. 상기 활성기둥(122)은 화학 기상 증착법(CVD) 또는 원자층 화학 증착법(ALD)중 어느 하나를 사용하여 상기 제1 개구부(120)의 내측벽을 콘포말하게 덮도록 형성될 수 있다. 상기 활성기둥(122)은 그것이 접촉하는 상기 기판(100)과 동일한 도전형을 갖도록 형성될 수 있고, 이로 인해 상기 활성기둥(122)과 상기 기판(100)은 전기적으로 연결될 수 있다. 예를 들어, 상기 활성기둥(122)은 상기 기판(100)과 결정의 결함 없이 연속적으로 이어지는 단결정 구조의 실리콘을 포함할 수 있다. 이를 위해, 상기 활성기둥(122)은 에피택시얼 기술들 중의 한 가지를 사용하여 상기 노출된 상기 기판(100)으로부터 성장될 수 있다. 제1 개구부(120) 나 머지 공간은 절연성 물질(124)(예를 들어, 실리콘 산화막, 실리콘 질화막 또는 공기)로 채워질 수 있다. 상기 활성 기둥(122)의 상부에는 드레인 영역(123)이 형성될 수 있다.
상기 절연막들(111, 113, 115, 117), 상기 스트링 선택 절연막(118) 및 상기 희생막들(SC1~SC5)을 다시 패터닝하여, 상기 기판(100)의 상기 오목부(A)의 상기 바닥면(106)을 노출시키는 예비 게이트 분리 영역(126)을 형성할 수 있다. 예를 들어, 상기 예비 게이트 분리 영역(126)은 인접하는 상기 활성기둥(122)들 사이에 형성될 수 있다. 이에 따라, 상기 절연막들(111, 113, 115, 117) 및 희생막들(SC1~SC5)의 측벽들이 상기 예비 게이트 분리 영역(126)에 의해 노출될 수 있다. 상기 예비 게이트 분리 영역(126)의 형성과정은 상기 제1 개구부(120)의 형성과정과 동일할 수 있다.
도 3f 를 참조하면, 상기 예비 게이트 분리 영역(126)에 의해 노출된 상기 희생막들(SC1~SC5)이 제거될 수 있다. 이에 따라, 상기 절연막들(111, 113, 115, 117)들 및 스트링 선택 절연막(118) 사이에는 상기 활성기둥(122)의 측벽을 노출시키는 게이트 영역들(128)이 형성될 수 있다. 상기 희생막들(SC1~SC5)을 제거하는 단계는 상기 절연막들(111, 113, 115, 117), 스트링 선택 절연막(118), 상기 기판(100), 상기 활성기둥(122) 및 상기 절연성 물질(124)에 비해 식각 선택비를 갖는 식각 레서피를 사용하여 실시될 수 있다. 또한, 상기 희생막들(SC1~SC5)를 제거하는 단계는 건식 또는 습식의 방법일 수 있고, 등방성 식각의 방법을 사용할 수 있다.
도 3g 를 참조하면, 상기 게이트 영역들(128)이 형성된 결과물 상에 정보 저저장 막(130)이 콘포말하게 형성될 수 있다. 상기 정보 저장 막(130)은 상기 활성 기둥(122)의 측벽 상에 차례로 적층된 터널 유전막, 트랩 절연막 및 블로킹 절연막을 포함할 수 있다.
상기 정보 저장 막(130) 상에 상기 예비 게이트 분리 영역(126) 및 상기 게이트 영역(128)을 채우는 예비 게이트 도전막(140)이 형성될 수 있다. 상기 예비 게이트 도전막(140)은 우수한 단차 도포성을 제공하는 화학 기상 증착법(CVD) 또는 원자층 화학 증착법(ALD)을 사용하여 형성된 다결정 실리콘막, 실리사이드막들 및 금속막들 중에서 적어도 하나를 포함할 수 있다. 한편, 상기 정보 저장 패턴(130)은 상기 기판(100)의 상에도 형성되어, 상기 예비 게이트 도전막(140)은 상기 기판(100)으로부터 전기적으로 분리될 수 있다.
도 2 를 다시 참조하면, 상기 스트링 선택 절연막(118)를 식각 정지막으로 식각하여, 상기 정보 저장 막(130)의 일부 및 예비 게이트 도전막(140)의 일부가 제거될 수 있다. 상기 예비 게이트 분리 영역(126) 상에 형성된 예비 게이트 도전막(140)을 제거하고, 그 결과물 상에 갭필 절연막(150)을 형성할 수 있다. 상기 예비 게이트 도전막(140)을 패터닝 하여, 게이트 패턴들(141, 143, 145, 147, 149)이 형성될 수 있다. 상기 게이트 패턴들(141, 143, 145, 147, 149)은 스트링 선택 게이트 패턴(149), 셀 게이트 패턴들(143, 145, 147) 및 접지 선택 게이트 패턴(141)을 포함할 수 있다.
상기 예비 게이트 분리 영역(126) 상에 형성된 예비 게이트 도전막(140)을 제거하는 것은, 패터닝 공정을 통해 상기 접지 선택 게이트 패턴(141)의 상부면이 노출될때까지 식각하되, 상기 기판(100)이 노출되지 않도록 식각하는 것을 포함할 수 있다. 상기 활성 기둥(122)을 패터닝하여 2차원적으로 배열되는 기둥들이 형성될 수 있다.
상기 기판(100) 상에 층간 절연막(160)이 형성될 수 있다. 상기 층간 절연막(160)을 관통하고, 상기 게이트 패턴 측벽부들(141b, 143b, 145b, 147b, 149b)을 노출하는 제2 개구부(미도시)가 형성될 수 있다. 상기 제2 개구부들 매립하는 도전패턴들(162, 166)이 형성될 수 있다. 상기 도전 패턴들(162, 164, 166)의 폭은 상기 게이트 패턴 측벽부들(141a,143a, 145a, 149a)의 폭보다 두꺼울 수 있다.
본 발명의 제1 실시 예의 변형 예에 따른 반도체 소자의 형성 방법이 설명된다.
도 4a 내지 도 4b 는 본 발명의 제1 실시 예의 변형 예에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도이다.
도 4a 를 참조하면, 도 3a 를 참조하여 설명된 기판(100) 상에 제1 희생막(SC1)이 형성될 수 있다. 상기 제1 희생막(SC1) 상에 제1 게이트 간 절연막(111)이 형성될 수 있다. 상기 제1 게이트 간 절연막(111)은 상기 기판(100)의 상기 오목부(A)의 상기 바닥면(106) 상의 제1 게이트 간 절연막 평탄부(111a)를 포함할 수 있다. 상기 제1 게이트 간 절연막(111)은 상기 제1 게이트 간 절연막 평탄부(111a)로부터 상기 오목부(A)의 상기 측면(108) 상으로 연장되는 제1 게이트 간 절연막 측벽부(111b)를 포함할 수 있다.
도 4b 를 참조하면, 상기 제1 게이트 간 절연막(111)에 식각 공정이 수행될 수 있다. 상기 식각 공정은 이방성 식각 공정일 수 있다. 상기 식각 공정에 의해 상기 제1 게이트 간 절연막 평탄부(111a)의 일부가 제거될 수 있다. 상기 제1 게이트 간 절연막 평탄부(111a)의 두께(W1a)는 상기 제1 게이트 간 절연막 측벽부(111b)의 두께(W1b)의 두께보다 작을 수 있다.
도 4c 를 참조하면, 도 4b 를 참조하여 설명된 방법과 같이, 교대로 적층된 절연막들(111, 113, 115, 117) 및 희생막들(SC1~SC5)이 형성될 수 있다. 상기 절연막들(111, 113, 115, 117)은 희생막들(SC1~SC5)에 의해 이격될 수 있다. 절연막들(111, 113, 115, 117)은 상기 기판(100)의 상기 오목부(A)의 상기 바닥면(106) 상의 절연막 평탄부들(111a, 113a, 115a, 117a)을 포함할 수 있다. 상기 절연막들(111, 113, 115, 117)은 상기 절연막 평탄부들(111a, 113a, 115a, 117a)로부터 상기 오목부(A)의 측면(108) 상으로 연장된(extened over) 절연막 측벽부들(111b, 113b, 115b, 117b)을 포함할 수 있다. 상기 절연막 측벽부들(111b, 113b, 115b, 117b)의 두께는 상기 절연막 평탄부들(111a, 113a, 115a, 117a)의 두께보다 두꺼울 수 있다. 제5 희생막(SC5) 상에 스트링 선택 절연막(118)이 형성될 수 있다. 상기 스트링 선택 절연막(118)을 식각 정지막으로 평탄화 공정이 수행될 수 있다. 이후, 도 3d 내지 3h 및 도2 에서 설명된 방법에 의해 본 발명의 제1 실시 예의 변형 예에 따른 반도체 소자의 형성방법에 제공될 수 있다.
본 발명의 제2 실시 예에 따른 반도체 소자가 설명된다.
도 5 는 본 발명의 제2 실시 예에 따른 반도체 소자를 설명하기 위한 단면도이다. 도 5 는 도1 의 I-I'를 따라 취해진 단면도이다.
도 1 및 도 5 를 참조하면, 기판(100) 상에 서로 이격된 물질막들이 배치될 수 있다. 상기 물질막들은 도전성을 갖는 물질을 포함할 수 있다. 상기 물질막들은 게이트 패턴들(141, 143, 145, 147, 149)일 수 있다. 상기 게이트 패턴들(141, 143, 145, 147, 149)은 상기 기판(100)의 오목부(A)의 바닥면(106) 상의 게이트 패턴 바닥부들(141a, 143a, 145a, 147a, 149a)를 포함할 수 있다. 상기 게이트 패턴들(141, 143, 145, 147, 149)은 상기 게이트 패턴 바닥부들(141a, 143a, 145a, 147a, 149a)로부터 상기 오복부(A)의 상기 측면(108) 상으로 연장된 게이트 패턴 측벽부들(141b, 143b, 145b, 147b, 149b)을 포함할 수 있다. 적어도 하나의 상기 게이트 패턴 측벽부들(141b, 143b, 145b, 147b, 149b)의 두께는 상기 게이트 패턴 바닥부들(141a, 143a, 145a, 147a, 149a)의 두께보다 두꺼울 수 있다. 상기 게이트 패턴 측벽부들(141b, 143b, 145b, 147b, 149b)의 상부면(upper surface) 상에 도전패턴들(162, 164, 166))이 제공될 수 있다. 상기 도전 패턴들(162, 164)의 폭은 상기 게이트 패턴 측벽부들(141b, 143b, 145b, 147b, 149b)의 폭보다 작을 수 있다.
도 2를 참조하여 설명된 방법과 같이, 셀 게이트 패턴(143, 145, 147), 스트링 선택 게이트 패턴(149), 접지 선택 게이트 패턴(141), 절연막들(111, 113, 115, 117), 스트링 선택 절연막(180), 비트 라인(BL), 활성 기둥(122), 드레인 영역(123), 절연성 물질(124), 융기부(A), 절연막(104), 갭필 절연막(150), 층간 절연막(160), 공통 소스 영역(102) 및 정보 저장막(130)이 제공될 수 있다.
본 발명의 제2 실시 예에 따른 반도체 소자의 형성 방법이 설명된다.
도 6a 내지 도 6f 는 본 발명의 제2 실시 예에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도이다.
도 6a 를 참조하면, 도 3a 를 참조하여 설명된 기판(100) 상에 제1 보조 희생막(SC1)이 형성될 수 있다. 상기 제1 보조 희생막(SC1)은 상기 기판(100)의 오목부(A)의 상기 바닥면(106) 및 측면(108) 상에 형성될 수 있다. 상기 제1 보조 희생막(SC1)은 융기부(B) 상에 형성될 수도 있다. 상기 제1 보조 희생막(SC1)은 상기 오목부(A)의 바닥면(106) 상의 제1 보조 희생막 바닥부(SC1a) 및 상기 제1 보조 희생막 바닥부(SC1a)로부터 상기 오목부(A)의 상기 측면(108)으로 연장된(extended over) 제1 보조 희생막 측벽부(SC1b)을 포함할 수 있다.
도 6b 를 참조하면, 상기 기판(100)을 식각 정지막으로 하여, 상기 제1 보조 희생막(SC1)에 식각 공정이 수행될 수 있다. 상기 식각 공정은 이방성 식각 공정 일 수 있다. 상기 식각 공정으로 인해, 상기 제1 보조 희생막 바닥부(SC1a)가 제거될 수 있다. 상기 제1 보조 희생막 측벽부(SC1b)가 남겨질 수 있다.
식각 공정후, 상기 기판(100) 상에 제2 희생막(SC2)이 형성될 수 있다. 상기 제2 희생막(SC2)은 상기 기판(100)의 상기 오목부(A)의 상기 바닥면(106) 상의 제2 희생막 평탄부(SC2a)를 포함할 수 있다. 상기 제2 희생막(SC2)은 상기 제2 희생막 평탄부(SC2a)로부터 상기 오목부(A)의 상기 측면(108) 상으로 연장된(extended over) 제2 희생막 측벽부(SC2b)를 포함할 수 있다. 상기 제2 희생막 측벽부(SC2b)는 상기 제2 희생막 평탄부(SC2a)와 동일한 공정에서 제공되는 메인 제2 희생막 측 벽부(SC2c) 및 상기 메인 제2 희생막 측벽부(SC2c)와 접촉하는 제1 보조 희생막 측벽부(SC1b)를 포함할 수 있다.
상기 제2 희생막(SC2) 상에 제1 게이트 간 절연막(111)이 형성될 수 있다. 상기 제1 게이트 간 절연막(111) 상에 제3 희생막을 형성할 수 있다. 상기 제1 게이트 간 절연막(111)을 식각 정지막으로 상기 제3 희생막을 이방성 식각하여, 제3 희생막 측벽부(SC3b)가 형성될 수 있다.
도 6c 를 참조하면, 도 6b 를 참조하여 설명된 방법과 같이, 상기 기판(100) 상에 희생막들(SC2, SC4, SC6, SC8, SC10) 및 절연막들(111, 113, 115, 117)이 교대로 형성될 수 있다. 상기 희생막들(SC2, SC4, SC6, SC8, SC10)은 상기 기판(100)의 상기 오목부(A)의 상기 바닥면(106) 상의 희생막 평탄부들(SC2a, SC4a, SC6a, SC8a, SC10a)을 포함할 수 있다. 상기 희생막들(SC2, SC4, SC6, SC8, SC10)은 상기 희생막 평탄부들(SC2a, SC4a, SC6a, SC8a, SC10a)로부터 상기 오목부(A)의 측면(108) 상으로 연장된(extened over) 희생막 측벽부들(SC2b, SC4b, SC6b, SC8b, SC10b)을 포함할 수 있다. 상기 희생막 측벽부들(SC2b, SC4b, SC6b, SC8b, SC10b)은 상기 희생막 평탄부들(SC2a, SC4a, SC6a, SC8a, SC10a)과 동일한 공정에서 제공되는 메인 희생막 측벽부들(SC2c, SC4c, SC6c, SC8c, SC10c) 및 상기 메인 희생막 측벽부들(SC2c, SC4c, SC6c, SC8c, SC10c)과 접촉하는 보조 희생막 측벽부들(SC1b, SC3b, SC5b, SC7b, SC9b)을 포함할 수 있다. 상기 제10 희생막(SC10) 상에 스트링 선택 절연막(118)이 형성될 수 있다. 상기 융기부(A)의 절연막(104)의 상부면을 식각 정지막으로 평탄화 공정이 수행될 수 있다.
상기 절연막들(111, 113, 115, 117)은 실리콘 산화막을 포함할 수 있다. 상기 희생막들(SC2, SC4, SC6, SC8, SC10) 및 상기 보조 희생막들(SC1, SC3, SC5, SC7, SC9)은 상기 절연막들(111, 113, 115, 117)의 식각을 최소화하면서 선택적으로 식각될 수 있는 물질들로 형성될 수 있다. 예를 들어, 상기 희생막들(SC2, SC4, SC6, SC8, SC10) 및 상기 보조 희생막들(SC1, SC3, SC5, SC7, SC9)은 실리콘 질화막을 포함할 수 있다.
도 6d 를 참조하면, 도 3d 내지 도 3e 를 참조하여 설명된 방법과 같이, 활성 기둥(122), 절연성 물질(124), 드레인 영역(123) 및 예비 게이트 분리(126)이 제공될 수 있다.
도 6e 를 참조하면, 도 3f 참조하여 설명된 방법과 같이, 상기 희생막들(SC2. SC4, SC6, SC8, SC10)이 제거되고, 게이트 영역들(128)이 형성될 수 있다. 상기 희생막들(SC2. SC4, SC6, SC8, SC10)이 제거된 후, 도 3g 에서 설명된 방법과 같이 정보 저장막(130)이 형성될 수 있다.
도 6f 를 참조하면, 도3g 참조하여 설명된 방법과 같이, 상기 예비 게이트 분리 영역(126) 및 상기 게이트 영역(128)을 채우는 예비 게이트 도전막(미도시)이 형성될 수 있다. 도 2 를 참조하여 설명된 방법과 같이, 상기 정보 저장 막(130)의 일부 및 예비 게이트 도전막(140)의 일부가 제거될 수 있다. 상기 예비 게이트 분리 영역(126) 상에 형성된 예비 게이트 도전막(140)을 제거하고, 그 결과물 상에 갭필 절연막(150)을 형성하여 게이트 패턴들(141, 143, 145, 147, 149)이 형성될 수 있다. 도 2 참조하여 설명된 방법과 같이, 층간 절연막(160), 도전 패턴들(162, 164, 166) 및 비트라인(BL)이 제공될 수 있다.
본 발명의 제2 실시 예의 변형 예에 따른 반도체 소자의 형성 방법이 설명된다.
도 7a 내지 7c 는 본 발명의 제2 실시 예의 변형 예에 따른 반도세 소자의 형성 방법을 설명하기 위한 단면도이다.
도 7a 를 참조하면, 기판(100) 상에 제2 희생막(SC2)이 형성될 수 있다. 상기 제2 희생막(SC2)은 상기 기판(100)의 오목부(A)의 상기 바닥면(106) 상의 제2 희생막 평탄부(SC2a)를 포함할 수 있다. 상기 제2 희생막(SC2)은 상기 제2 희생막 평탄부(SC2a)로부터 상기 오목부(A)의 상기 측면(108) 상으로 연장되는 제2 희생막 측벽부(SC2b)를 포함할 수 있다.
도 7b 를 참조하면, 상기 제2 희생막(SC2)에 식각 공정이 수행될 수 있다. 상기 식각 공정은 이방성 식각공정일 수 있다. 상기 식각 공정에 의해 상기 제1 희생막 평탄부(SC2a)의 일부가 제거될 수 있다. 상기 제2 희생막 평탄부(SC2a)의 두께(W2a)는 상기 제2 희생막 측벽부(SC2b)의 두께(W2b)의 두께보다 작을 수 있다. 상기 제2 희생막(SC2) 상에 제1 게이트 간 절연막(111) 및 제4 희생막(SC4)이 차례로 형성될 수 있다. 상기 제4 희생막(SC4)이 이방성 식각 공정으로 식각될 수 있다. 제4 희생막 평탄부(SC4a)의 일부가 제거될 수 있다. 상기 제4 희생막 평탄부(SC4a)의 두께는 제4 희생막 측벽부(SC4b)의 두께보다 작을 수 있다.
도 7c 를 참조하면, 도 7b 를 참조하여 설명된 방법과 같이, 제6 희생 막(SC6), 제 희생막(SC8) 및 제10 희생막(SC10)이 형성될 수 있다. 상기 희생막들(SC2, SC4, SC6, SC8, SC10)은 절연막들(111, 113, 115, 117)에 의해 이격될 수 있다. 상기 희생막들(SC2, SC4, SC6, SC8, SC10)은 상기 기판(100)의 상기 오목부(A)의 상기 바닥면(106) 상의 희생막 평탄부들(SC2a, SC4a, SC6a, SC8a, SC10a)을 포함할 수 있다. 상기 희생막들(SC2, SC4, SC6, SC8, SC10)은 상기 희생막 평탄부들(SC2a, SC4a, SC6a, SC8a, SC10a)로부터 상기 오목부(A)의 측면(106) 상으로 연장된(extened over) 희생막 측벽부들(SC2b, SC4b, SC6b, SC8b, SC10b)을 포함할 수 있다. 상기 희생막 측벽부들(SC2b, SC4b, SC6b, SC8b, SC10b)의 두께는 상기 희생막 평탄부들(SC2a, SC4a, SC6a, SC8a, SC10a)의 두께보다 두꺼울 수 있다. 제10 희생막(SC10) 상에 스트링 선택 절연막(118)이 형성될 수 있다. 상기 스트링 선택 절연막(118)을 식각 정지막으로 평탄화 공정이 수행될 수 있다. 이후, 도 6d 내지 6f 를 참조하여 설명된 방법과 같이, 본 발명의 제2 실시 예의 변형 예에 따른 반도체 소자의 형성방법에 제공될 수 있다.
본 발명의 제3 실시 예에 따른 반도체 소자가 설명된다.
도 8 은 본 발명의 제3 실시 예에 따른 반도체 소자를 설명하기 위한 평면도이고, 도 9는 본 발명의 제3 실시 예에 따른 반도체 소자를 설명하기 위한 단면도이다. 도 9는 도 8의 II-II'를 따라 취한 단면도이다.
도 8 및 도9 를 참조하면, 기판(200)이 제공된다. 상기 기판(100)은 반도체 기반의 반도체 기판일 수 있다. 상기 기판(200)은 웰(well)을 포함할 수 있다. 상기 웰은 제1 도전형의 도펀트를 포함할 수 있다.
상기 기판(200)은 바닥면(206)과 측면(208)을 갖는 오목부(A) 및 상기 측면(208)으로부터 연장된 융기부(B)를 포함할 수 있다. 상기 기판(100) 상에 절연막(204)을 형성하여 상기 오목부(A) 및 상기 융기부(B)가 정의될 수 있다. 상기 절연막(204)은 실리콘 산화막을 포함할 수 있다. 이와는 달리, 상기 기판(200)을 식각하여 상기 오목부(A) 및 상기 융기부(B)가 정의될 수 있다. 이 경우, 상기 오목부(A) 및 상기 융기부(B)는 일체의 반도체 기판일 수 있다.
상기 기판(200) 의 상기 오목부(A)의 상기 바닥면(206)으로부터 상부로 연장되는 활성 기둥(236)이 배치될 수 있다. 상기 활성 기둥(236)은 상기 기판(200)에 수직하게 연장될 수 있다. 상기 활성 기둥(236)의 일 단은 상기 웰에 연결될 수 있다. 상기 활성 기둥(236)의 타 단은 비트 라인(BL)에 전기적으로 연결될 수 있다. 상기 활성 기둥(236)은 단결정 반도체를 포함할 수 있다.
상기 기판(200) 내에 상기 활성 기둥(236)과 전기적으로 연결되는 공통 소오스 영역(202)이 배치될 수 있다. 상기 공통 소오스 영역(202)은 상기 기판(200)의 셀 영역 내에 평판 형태(pl ate form)로 배치될 수 있다. 상기 공통 소오스 영역(202)은 고농도의 도펀트를 포함할 수 있다. 상기 공통 소오스 영역(202)에 포함된 도펀트는 상기 웰에 포함된 도펀트와 다른 도전형인 제2 도전형일 수 있다. 예를 들어, 상기 웰이 p형 도펀트를 포함하는 경우, 상기 공통 소오스 영역(202)농도의 n형 도펀트를 포함할 수 있다.
상기 기판(200) 상에 서로 이격된 물질막이 배치될 수 있다. 상기 물질막은 절연성을 갖는 물질을 포함할 수 있다. 상기 물질막은 셀 게이트 간 절연막들(223, 225), 제1 게이트 간 절연막(221) 및 제2 게이트 간 절연막(227)을 포함할 수 있다. 절연막들(221, 223, 225, 227)들은 상기 바닥면(206) 상의 절연막 평탄부들(221a, 223a, 225a, 227a) 및 상기 절연막 평탄부들(221a, 223a, 225a, 227a)로부터 상기 측면(208) 상으로 연장된 절연막 측벽부들(221b, 223b, 225b, 227b)을 포함할 수 있다. 적어도 하나의 상기 절연막 측벽부들(221b, 223b, 225b, 227b)의 두께는 상기 절연막 평탄부들((221a, 223a, 225a, 227a)의 두께보다 두꺼울 수 있다. 상기 절연막 측벽부들(221b, 223b, 225b, 227b)의 두께는 인접한 상기 절연막들(221, 223, 225, 227) 사이의 간격보다 넓을 수 있다. 상기 기판(200) 상에 상기 제2 게이트 간 절연막(227)과 이격된 스트링 선택 절연막(230)이 배치될 수 있다. 상기 기판(200) 및 상기 제1 게이트 절연막(221) 사이에 접지 선택 절연막(209)이 개재될 수 있다.
상기 제1 게이트 간 절연막 평탄부(221a)와 상기 기판(200)의 상기 바닥면(206) 사이, 절연막 평탄부들(221a, 223a, 225a, 227a) 사이, 상기 제2 게이트 간 절연막 평탄부(227a)와 상기 스트링 선택 절연막(230) 사이에 게이트 패턴 평탄부들(211a, 213a, 215a, 217a, 219a)이 개재될 수 있다.
상기 제1 게이트 간 절연막 측벽부(221b)와 상기 기판(200)의 상기 측면 사이, 절연막 측벽부들(221a, 223a, 225a, 227a) 사이, 상기 제2 게이트 간 절연막 측벽부(227a)와 상기 스트링 선택 절연막(118) 사이에 게이트 패턴 측벽부들(211b, 213b, 215b, 217b, 219b)이 개재될 수 있다.
게이트 패턴들(211, 213, 215, 217, 219)은 각각 상기 게이트 패턴 평탄부 들(211a, 213a, 215a, 217a, 219a) 및 상기 게이트 패턴 측벽부들(211b, 213b, 215b, 217b, 219b)을 포함할 수 있다. 상기 게이트 패턴들(211, 213, 215, 217, 219)은 셀 게이트 패턴들(213, 215, 217), 접지 선택 게이트 패턴(211) 및 스트링 선택 게이트 패턴(219)을 포함할 수 있다. 상기 게이트 패턴들(211, 213, 215, 217, 219)은 상기 절연막들(221, 223, 225, 227)에 의해 이격될 수 있다.
상기 게이트 패턴 측벽부들(211b, 213b, 215b, 217b, 219b)의 상부면(upper surface)은 상기 융기부(B)의 상기 절연막(204)의 상부면(upper surface)과 공면을 이룰 수 있다. 상기 융기부(B)의 상기 절연막(204)의 하부면은 상기 기판(200)의 상기 오목부(A)의 바닥면(206)과 공면을 이룰 수 있다.
상기 활성 기둥(236)은 상기 게이트 패턴들(211, 213, 215, 217, 219)을 관통하여 상기 기판(200)과 연결될 수 있다. 상기 활성 기둥(236)의 측벽을 따라 적층된 상기 게이트 패턴들(211, 213, 215, 217, 219)은 하나의 수직형 셀 스트링(cell string)을 구성할 수 있다. 상기 셀 게이트 패턴들(213, 215, 217)은 상기 기판(200)에 평행한 평판 형태일 수 있다. 참조되는 도면에는 설명의 편의상 3개의 셀 게이트 패턴(213, 215, 217)들이 도시되나, 셀 게이트 패턴들의 개수는 한정되지 않는다.
상기 셀 게이트 패턴들(213, 215, 217)과 상기 활성 기둥(236) 사이에 정보 저장 막(234)이 개재될 수 있다. 상기 정보 저장 막(234)은 상기 셀 게이트 패턴들(213, 215, 217) 및 상기 선택 게이트 패턴들(211, 219)을 관통하는 실린더형으로 형성될 수 있다. 상기 정보 저장 막(234)은 상기 활성 기둥(236)을 둘러싸도록 형성될 수 있다. 상기 정보 저장 막(234)은 터널 유전막, 트랩 절연막, 블로킹 절연막을 포함할 수 있다.
상기 터널 유전막은 단일층 또는 다층일 수 있다. 예를 들어, 상기 터널 유전막은 실리콘 산질화막, 실리콘 질화막, 실리콘 산화막 및 금속 산화막 중에서 선택된 적어도 어느 하나를 포함할 수 있다.
상기 트랩 절연막은 전하를 저장할 수 있는 전하 트랩 사이트(site)들을 포함할 수 있다. 예를 들면, 상기 트랩 절연막은 실리콘 질화막, 금속 질화막, 금속 산질화막, 금속 실리콘 산화막, 금속 실리콘 산질화막 및 나노 도트들(nano123ots) 중에서 적어도 어느 하나를 포함할 수 있다.
상기 블로킹막은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 및 고유전막 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 상기 고유전막은 금속 산화막, 금속 질화막 및 금속 산질화막 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 상기 고유전막은 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 탄탈륨(Ta), 란탄(La), 세륨(Ce), 프라세오디뮴(Pr) 등을 포함할 수 있다. 상기 블로킹막의 유전상수는 상기 터널 절연막의 유전 상수보다 클 수 있다.
상기 셀 게이트 패턴들(213, 215, 217)은 각각 워드라인들을 구성할 수 있다. 셀 게이트 패턴 측벽부(213b, 215b, 217b)의 상부면 상에 제1 도전패턴들(244)이 제공될 수 있다. 상기 제1 도전 패턴들(244)의 폭은 상기 셀 게이트 패턴 측벽부들(213b, 215b, 217b)의 폭보다 넓을 수 있다. 상기 제1 도전패턴들(244)은 셀 플러그들(CP)일 수 있다. 상기 워드 라인들은 셀 플러그들(CP)에 의해 전역 워드라 인들(WL)에 각각 연결될 수 있다. 이와는 달리, 상기 도전패턴(244)들은 전역 워드라인들(WL)일 수 있다.
상기 접지 선택 게이트 패턴(211)은 상기 기판(200)과 최하부에 배치되는 셀 게이트 패턴(213) 사이에 배치될 수 있다. 상기 접지 선택 게이트 패턴(211)은 상기 활성 기둥(236)과 상기 기판(200) 내의 전기적 연결을 제어할 수 있다. 접지 선택 게이트 패턴의 측벽부(211b)의 상부면 상에 제2 도전패턴(246)이 제공될 수 있다. 상기 도전 패턴(246)의 폭은 상기 접지 선택 게이트 패턴 측벽부(211b)의 폭보다 넓을 수 있다. 상기 제2 도전패턴(246)은 접지 선택 플러그(GSP)일 수 있다. 상기 접지 선택 게이트 패턴(211)은 상기 접지 선택 플러그(GSP)에 의해 접지 선택 라인(GSL)과 연결될 수 있다. 이와는 달리, 상기 도전패턴(246)은 접지 선택 라인(GSL)일 수 있다.
상기 스트링 선택 게이트 패턴(219)은 상기 셀 게이트 패턴들((213, 215, 217)) 중 최상부에 위치하는 셀 게이트 패턴(217) 상에 배치될 수 있다. 상기 스트링 선택 게이트 패턴(219)은 상기 기판(200)과 평행한 제1 방향으로 연장되는 라인 형태일 수 있다. 스트링 선택 게이트 패턴의 측벽부(219b)의 상부면 상에 제1 층간 절연막(240) 및 제2 층간 절연막(250)을 관통하는 제3 도전패턴(248)이 제공될 수 있다. 상기 제3 도전 패턴(248)의 폭은 상기 스트링 게이트 패턴 측벽부들(219b)의 폭보다 넓을 수 있다. 상기 제3 도전패턴(248)은 스트링 선택 플러그(SSP)일 수 있다. 상기 스트링 선택 게이트 패턴(219)은 상기 스트링 선택 플러그(SSP)에 의해 스트링 선택 라인(SSL)과 연결될 수 있다.
상기 스트링 선택 게이트 패턴(219) 상에 비트 라인(BL)이 배치될 수 있다. 상기 비트 라인(BL)은 상기 스트링 선택 게이트 패턴(219)을 가로지르도록 배치될 수 있다. 즉, 상기 비트 라인(BL)은 상기 스트링 선택 게이트 패턴(149)이 연장되는 제1 방향과 교차하는 제2 방향으로 연장될 수 있다. 상기 제1 방향과 제2 방향은 서로 수직할 수 있다. 상기 스트링 선택 게이트 패턴(219)과 상기 비트 라인(BL) 사이에 상기 스트링 선택 절연막(230)이 배치될 수 있다.
상기 비트 라인(BL)은 상기 활성 기둥(236) 상부의 드레인 영역(D)을 경유하여, 상기 활성 기둥(236)과 연결될 수 있다. 상기 드레인 영역(D)은 상기 활성 기둥(236)의 상부의 고농도의 도펀트 영역일 수 있다. 도시된 바와 달리, 상기 비트 라인(BL)은 플러그에 의해 상기 드레인 영역(D)과 연결될 수도 있다. 상기 활성 기둥(236)은 상기 기판(200) 상에 복수개 배치될 수 있다. 상기 비트 라인(BL)과 상기 활성 기둥(236) 사이의 전기적 연결은 상기 스트링 선택 게이트 패턴(219)에 의해 제어될 수 있다.
본 발명의 제3 실시 예에 따른 반도체 소자의 형성 방법이 설명된다.
도 10a 내지 도 10f 는 본 발명의 제3 실시 예에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도이다.
도 10a 를 참조하면, 기판(200)이 제공된다. 상기 기판(200)은 바닥면(206)과 측면(208)을 갖는 오목부(A) 및 상기 측면(208)으로부터 연장된 융기부(B)를 포함할 수 있다. 상기 기판(200) 상에 절연막(204)을 형성하여 상기 오목부(A) 및 상기 융기부(B)가 될 수 있다. 상기 절연막(204)은 실리콘 산화막을 포함할 수 있다. 이와는 달리, 상기 기판(200)을 식각 하여 상기 오목부(A) 및 상기 융기부(B)가 형성될 수 있다.
상기 기판(200)은 단결정 구조의 반도체(예를 들어, P형 실리콘 웨이퍼)일 수 있다. 상기 기판(200)은 웰을 포함할 수 있다. 상기 웰은 상기 기판(200) 내에 도펀트를 주입시켜 형성될 수 있다. 상기 도펀트는 이온주입 또는 플라즈마 주입을 포함하는 도핑 공정에 의해 상기 기판(200) 내에 주입될 수 있다. 상기 기판(200)의 상부면에 공통 소스 영역(202)이 제공될 수 있다. 상기 공통 소오스 영역(202)은 상기 웰 내에 도펀트를 도핑하는 것으로 형성될 수 있다. 상기 공통 소오스 영역(202)은 상기 웰과 다른 도전형의 도펀트를 포함할 수 있다. 예를 들어, 상기 웰은 p형 도펀트를 포함하고, 상기 공통 소오스 영역(202)은 n형 도펀트를 포함할 수 있다.
상기 기판(200) 상에 접지 선택 절연막(209)이 형성될 수 있다. 상기 접지 선택 절연막(209)은 상기 기판(200)의 상기 오목부(A)의 상기 바닥면(206) 및 상기 측면(208) 상에 형성될 수 있다. 상기 접지 선택 절연막(209) 상에 접지 선택 게이트 패턴(211)이 형성될 수 있다. 접지 선택 게이트 패턴(211)은 상기 기판(200)의 상기 오목부(A)의 상기 바닥면(206) 및 상기 측면(208) 상에 형성될 수 있다. 상기 접지 선택 게이트 패턴(211) 상에 제1 보조 게이트 간 절연막(220)이 형성될 수 있다. 상기 제1 보조 게이트 간 절연막(220)은 상기 기판(200)의 상기 오목부(A)의 상기 바닥면(206) 상에 형성된 제1 보조 게이트 간 절연막 평탄부(220a)를 포함할 수 있다. 상기 제1 보조 게이트 간 절연막(220)은 상기 제1 보조 게이트 간 절연막 평탄부(220a)로부터 상기 측면(208) 상으로 연장된(extended over) 제1 보조 게이트 간 절연막 측벽부(220b)를 포함할 수 있다.
도 10b 를 참조하면, 상기 접지 선택 게이트 패턴(211)을 식각 정지막으로 하여, 상기 제1 보조 게이트 간 절연막(220)에 식각 공정이 수행될 수 있다. 상기 식각 공정은 이방성 식각공정일 수 있다. 상기 식각 공정으로 인해, 상기 제1 보조 게이트 간 절연막 평탄부(220a)가 제거될 수 있다. 상기 제1 보조 게이트 간 절연막 측벽부(220b)가 남겨질 수 있다.
식각 공정후, 상기 기판(200) 상에 제1 게이트 간 절연막(221)이 형성될 수 있다. 상기 제1 게이트 간 절연막(221)은 상기 기판(200)의 상기 오목부(A)의 상기 바닥면(206) 상의 제1 게이트 간 절연막 평탄부(221a)를 포함할 수 있다. 상기 제1 게이트 간 절연막(221)은 상기 제1 게이트 간 절연막 평탄부(221a)로부터 상기 오목부(A)의 상기 측면(208) 상으로 연장된(extended over) 제1 게이트 간 절연막 측벽부(221b)를 포함할 수 있다. 상기 제1 게이트 간 절연막 측벽부(221b)는 상기 제1 게이트 간 절연막 평탄부(221a)와 동일한 공정에서 제공되는 메인 제1 게이트 간 절연막 측벽부(221c) 및 상기 메인 제1 게이트 간 절연막 측벽부(221c)와 접촉하는 제1 보조 게이트 간 절연막 측벽부(220b)를 포함할 수 있다.
도 10c 를 참조하면, 도 10b 을 참조하여 설명된 방법과 같이, 상기 제1 게이트 간 절연막(221) 상에 게이트 패턴들(213, 215, 217, 219) 및 절연막들(223, 225, 227)이 교대로 형성될 수 있다. 스트링 선택 게이트 패턴(219) 상에 스트링 선택 절연막(230)이 형성될 수 있다.
상기 절연막들(221, 223, 225, 227)은 상기 기판(200)의 상기 오목부(A)의 상기 바닥면(206) 상의 절연막 평탄부들(221a, 223a, 225a, 227a)을 포함할 수 있다. 상기 절연막들(221, 223, 225, 227)은 상기 절연막 평탄부들(221a, 223a, 225a, 227a)로부터 상기 오목부(A)의 측면(208) 상으로 연장된(extened over) 절연막 측벽부들(221b, 223b, 225b, 227b)을 포함할 수 있다. 상기 절연막 측벽부들(221b, 223b, 225b, 227b)은 상기 절연막 평탄부들(221a, 223a, 225a, 227a)과 동일한 공정에서 제공되는 메인 절연막 측벽부들(221c, 223c, 225c, 227c) 및 상기 메인 절연막 측벽부들(221c, 223c, 225c, 227c)과 접촉하는 보조 절연막 측벽부들(220b, 222b, 224b, 226b)을 포함할 수 있다.
상기 게이트 패턴들(211, 223, 225, 227, 229)은 금속 또는 다결정 반도체 물질을 포함할 수 있다. 상기 접지 선택 게이트 패턴(211)은 평판 형태로 형성될 수 있다. 이와는 달리, 상기 평판 형태를 패터닝 하여 상기 접지 선택 게이트 패턴(211)은 라인 형태로 형성될 수도 있다.
도 10d 를 참조하면, 상기 융기부(B)의 상부면을 식각 정지막으로 평탄화 공정이 수행될 수 있다. 상기 평탄화 공정은 에치백 또는 화학적 기계적 연마(CMP) 중 어느 하나의 방법에 의해 수행될 수 있다. 스트링 선택 게이트 패턴(219)은 상기 셀 게이트 패턴들(213, 215, 217) 상에 라인 형태로 형성될 수 있다. 상기 스트링 선택 게이트 패턴(219)은 제1 방향으로 연장되는 라인 형태일 수 있다. 상기 게이트 패턴들(211, 213, 215, 217, 219), 이들 사이의 상기 절연막들(221, 223, 225, 227) 및 상기 스트링 선택 절연막(230)을 이방성 식각하여 상기 공통 소오스 영역(202)을 노출시키는 개구부(232)이 형성될 수 있다.
도 10e 를 참조하면, 상기 개구부(232) 내에 상기 게이트 패턴들(211, 223, 225, 227, 229)의 측벽, 상기 절연막들(221, 223, 225, 227의 측벽 및 스트링 선택 절연막(230)의 측벽과 접촉하는 정보 저장 막(234)이 형성될 수 있다.
상기 정보 저장 막(234)의 형성 후, 상기 개구부(232) 내에 스페이서(235)이 형성될 수 있다. 상기 스페이서(235)는 상기 개구부(232)의 측벽 상에 형성된 정보 저장 막(234)과 상기 개구부(232)의 바닥면 상에 형성된 정보 저장 막(234)의 일부를 덮을 수 있다.
도 9를 다시 참조하면, 상기 스페이서(235)를 식각 마스크로 상기 정보 저장 막(234)이 식각 될 수 있다. 이로 인해, 상기 개구부(232)의 바닥면 상에 형성된 정보 저장 막(234)의 일부가 식각되어 상기 공통 소오스 영역(202)의 일부가 노출될 수 있다. 상기 공통 소오스 영역(202)의 일부가 노출시킨후, 상기 스페이서(235)는 제거될 수 있다.
상기 개구부(232)을 채우는 활성 기둥(236)이 형성될 수 있다. 상기 활성 기둥(236)은 단결정 반도체를 포함할 수 있으나, 이에 의해 한정되지 않는다. 상기 활성 기둥(236)이 단결정 반도체를 포함하는 경우, 상기 활성 기둥(236)은 상기 기판(200)의 시드층(seed layer)으로 사용한 에피택시얼 성장(epitaxial growth)에 의해 형성될 수 있다. 이와 달리, 상기 활성 기둥(236)은, 상기 개구부(232)를 채우는 다결정 또는 비정질의 반도체막을 형성한 뒤 열 및/또는 레이저를 제공하여 상기 다결정 또는 비정질 반도체막을 상전이하는 것에 의해 형성될 수도 있다. 상 기 활성 기둥(236)은 전술한 바와 같이 상기 개구부(232)를 채우도록 형성되거나, 상기 개구부(232)를 채우는 활성 기둥(236)의 일부를 제거하여 실린더 형으로 형성될 수도 있다.
상기 활성 기둥(236)의 상부에 드레인 영역(D)이 형성될 수 있다. 상기 드레인 영역(D)은 상기 활성 기둥(236)의 상부를 도핑시켜 형성될 수 있다. 상기 드레인 영역(D)은 상기 웰과 다른 도전형의 도펀트들이 고농도로 포함된 영역일 수 있다. 예를 들어, 상기 드레인 영역(D)은 고농도의 n형 도펀트를 포함할 수 있다.
상기 기판(200) 상에 제1 층간 절연막(240)이 형성될 수 있다. 상기 제1 층간 절연막(240)을 패터닝하여 상기 게이트 패턴 측벽부들(211b, 213b, 215b, 217b, 219b)의 상부면 및 활성 기둥(236)의 드레인 영역(D)을 노출하는 개구들부들이 형성될 수 있다. 상기 개구부들을 매립하는 제1 도전 패턴들(244) 및 제2 도전 패턴(246)이 형성될 수 있다. 상기 제1 도전 패턴들(244) 및 상기 제2 도전 패턴(246) 상에 제2 층간 절연막(250)이 형성될 수 있다. 상기 제2 층간 절연막(250)을 관통하는 개구부가 형성돠고, 상기 개구부를 매립하는 제3 도전 패턴(248)이 형성될 수 있다.
본 발명의 제3 실시 예의 변형 예에 따른 반도체 소자의 형성 방법이 설명된다.
도 11a 및 도 11c 는 본 발명의 제3 실시 예의 변형 예에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도이다.
도 11a 를 참조하면, 기판(200) 상에 접지 선택 절연막(209) 및 접지 선택 게이트 패턴(211)이 차례로 형성될 수 있다. 상기 접지 선택 게이트 패턴(211) 상에 제1 게이트 간 절연막(221)이 형성될 수 있다. 상기 제1 게이트 간 절연막(221)은 상기 기판(200)의 상기 오목부(A)의 상기 바닥면 상의 제1 게이트 간 절연막 평탄부(221a)를 포함할 수 있다. 상기 제1 게이트 간 절연막(221)은 상기 제1 게이트 간 절연막 평탄부(221a)로부터 상기 오목부(A)의 상기 측면 상으로 연장되는 제1 게이트 간 절연막 측벽부(221b)를 포함할 수 있다. 상기 제1 게이트 간 절연막(221)은 상기 융기부(B) 상에 형성될 수도 있다.
도 11b 를 참조하면, 상기 제1 게이트 간 절연막(221)에 식각 공정이 수행될 수 있다. 상기 식각 공정은 이방성 식각 공정일 수 있다. 상기 식각 공정에 의해 상기 제1 게이트 간 절연막 평탄부(221a)의 일부가 제거될 수 있다. 상기 제1 게이트 간 절연막 평탄부(221a)의 두께(W3 ㅁ)는 상기 제1 게이트 간 절연막 측벽부(221b)의 두께(W3b)의 두께보다 작을 수 있다.
도 11c 를 참조하면, 도 11b 을 참조하여 설명된 방법에 의해, 교대로 적층된 게이트 패턴들(211, 213, 215, 217, 219) 및 절연막들(221, 223, 225, 227)이 형성될 수 있다. 절연막들(221, 223, 225, 227)은 상기 기판(200)의 상기 오목부(A)의 상기 바닥면 상의 절연막 평탄부들(221a, 223a, 225a, 227a)을 포함할 수 있다. 상기 절연막들(221, 223, 225, 227)은 상기 절연막 평탄부들(221a, 223a, 225a, 227a)로부터 상기 오목부(A)의 측면 상으로 연장된(extened over) 절연막 측벽부들(221b, 223b, 225b, 227b)을 포함할 수 있다. 상기 절연막 측벽부들(221b, 223b, 225b, 227b)의 두께는 상기 절연막 평탄부들(221a, 223a, 225a, 227a)의 두께보다 두꺼울 수 있다. 스트링 선택 게이트 패턴(219) 상에 스트링 선택 절연막(230)이 형성될 수 있다. 상기 스트링 선택 절연막(230)을 식각 정지막으로 평탄화 공정이 수행될 수 있다. 이후, 도 10d 내지 10e 및 도9 을 참조하여 설명된 방법에 의해 본 발명의 제3 실시 예의 변형 예에 따른 반도체 소자의 형성방법에 제공될 수 있다.
본 발명의 제4 실시 예에 따른 반도체 소자가 설명된다.
도 12 는 본 발명의 제4 실시 예에 따른 반도체 소자를 설명하기 위한 단면도이다. 도 12 는 도 8의 II-II'를 따라 취한 단면도이다.
도 8 및 도 12 를 참조하면, 기판(200) 상에 서로 서로 이격된 물질막들이 배치될 수 있다. 상기 물질막들은 도전성을 갖는 물질을 포함할 수 있다. 상기 물질막들은 게이트 패턴들(211, 213, 215, 217, 219)일 수 있다. 상기 게이트 패턴들(211, 213, 215, 217, 219)은 상기 기판(200)의 오목부(A)의 바닥면(206) 상의 게이트 패턴 바닥부들(211a, 213a, 215a, 217a, 219a)를 포함할 수 있다. 상기 게이트 패턴들(211, 213, 215, 217, 219)은 상기 게이트 패턴 바닥부들(211a, 213a, 215a, 217a, 219a)로부터 상기 오목부(A)의 상기 측면(208) 연장된 게이트 패턴 측벽부들(211b, 213b, 215b, 217b, 219b)을 포함할 수 있다. 적어도 하나의 상기 게이트 패턴 측벽부들(211b, 213b, 215b, 217b, 219b)의 두께는 상기 게이트 패턴 바닥부들(211a, 213a, 215a, 217a, 219a)의 두께보다 두꺼울 수 있다. 상기 게이트 패턴 측벽부들(211b, 213b, 215b, 217b, 219b)의 상부면(upper surface) 상에 도전 패턴들(244, 246)이 제공될 수 있다. 상기 도전 패턴들(244, 246)의 폭은 상기 게이트 패턴 측벽부들(211b, 213b, 215b, 217b, 219b)의 폭보다 작을 수 있다.
도 9를 참조하여 설명된 것에 따라, 셀 게이트 패턴(213, 215, 217), 접지 선택 게이트 패턴(211), 스트링 선택 게이트 패턴(219), 절연막들(221, 223, 225, 227), 접지 선택 절연막(209), 스트링 선택 절연막(230), 비트 라인(BL), 활성 기둥(236), 정보 저장막(234), 제1 층간 절연막(240), 제2 층간 절연막(250), 절연막(204), 공통 소스 영역(202) 및 드레인 영역(D)이 제공될 수 있다.
본 발명의 제4 실시 예에 따른 반도체 소자의 형성 방법이 설명된다.
도 13a 내지 도 13c 는 본 발명의 제4 실시 예에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도이다.
도 13a 를 참조하면, 기판(200) 상에 접지 선택 절연막(209) 및 보조 접지 선택 게이트 패턴(210)이 차례로 형성될 수 있다. 상기 보조 접지 선택 게이트 패턴(210)은 상기 기판(200)의 상기 오목부(A)의 상기 바닥면(206) 상에 형성된 보조 접지 선택 게이프 패턴 평탄부(210a)를 포함할 수 있다. 상기 보조 접지 선택 게이트 패턴(210)은 상기 보조 접지 게이트 패턴 평탄부(210a)로부터 상기 오목부(A)의 측면(208) 상으로 연장된(extended over) 보조 접지 선택 게이트 패턴 측벽부(210b)를 포함할 수 있다. 상기 보조 접지 선택 게이트 패턴(210)은 융기부(B)의 상부면 상에도 형성될 수 있다. 도 10a 를 참조하여 설명된 방법과 같이, 공통 소스 영역(202) 및 절연막(204)이 제공될 수 있다.
도 13b 를 참조하면, 상기 접지 선택 절연막(209)을 식각 정지막으로 하여, 상기 보조 접지 선택 게이트 패턴(210)에 식각 공정이 수행될 수 있다. 상기 식각 공정은 이방성 식각공정일 수 있다. 상기 식각 공정으로 인해, 상기 보조 접지 선택 게이트 패턴 평탄부(210a)가 제거될 수 있다. 보조 접지 선택 게이트 패턴 측벽부(210b)가 남겨딜 수 있다.
상기 기판(200) 상에 접지 선택 게이트 패턴(211)이 형성될 수 있다. 상기 접지 선택 게이트 패턴(211)은 상기 기판(200)의 상기 오목부(A)의 상기 바닥면(106) 상의 접지 게이트 패턴 평탄부(211a)를 포함할 수 있다. 상기 접지 선택 게이트 패턴(211)은 상기 접지 선택 게이트 패턴 평탄부(211a)로부터 상기 오목부(A)의 상기 측면(208) 상으로 연장된(extended over) 접지 선택 게이트 패턴 측벽부(211b)를 포함할 수 있다. 상기 접지 선택 게이트 패턴 측벽부(211b)는 상기 접지 선택 게이트 패턴 평탄부(211a)와 동일한 공정에서 제공되는 메인 접지 선택 게이트 패턴 측벽부(211c) 및 상기 메인 접지 선택 게이트 패턴 측벽부(211c)와 접촉하는 보조 접지 게이트 패턴 측벽부(210b)를 포함할 수 있다.
식각 공정후, 상기 기판(200) 상에 제1 게이트 간 절연막(221)이 형성될 수 있다. 상기 제1 게이트 간 절연막(221) 상에 보조 제1 셀 게이트 패턴이 형성될 수 있다. 상기 제1 게이트 간 절연막(221)을 식각 정지막으로 이방성 식각하여, 보조 제1 셀 게이트 패턴 측벽부(212b)가 형성될 수 있다.
도 13c 를 참조하면, 도 13b를 참조하여 설명된 방법과 같이, 절연막들(221, 223, 225, 227)에 의해 이격된 게이트 패턴들(211, 213, 215, 217, 219)이 형성될 수 있다. 상기 게이트 패턴들(211, 213, 215, 217, 219)은 상기 기판(200)의 상기 오목부(A)의 상기 바닥면 상의 게이트 패턴 평탄부들(211a, 213a, 215a, 217a, 219a)을 포함할 수 있다. 상기 게이트 패턴들(211, 213, 215, 217, 219)은 상기 게이트 패턴 평탄부들(211a, 213a, 215a, 217a, 219a)로부터 상기 오목부(A)의 측면 상(208)으로 연장된(extened over) 게이트 패턴 측벽부들(211b, 213b, 215b, 217b, 219b)을 포함할 수 있다. 상기 게이트 패턴 측벽부들(211b, 213b, 215b, 217b, 219b)은 상기 게이트 패턴 평탄부들(211a, 213a, 215a, 217a, 219a)과 동일한 공정에서 제공되는 메인 게이트 패턴 측벽부들(211c, 213c, 215c, 217c, 219c) 및 상기메인 게이트 패턴 측벽부들(211c, 213c, 215c, 217c, 219c)과 접촉하는 보조 게이트 패턴 측벽부들(210b, 212b, 214b, 216b, 218b)을 포함할 수 있다.
스트링 선택 게이트 패턴(219) 상에 스트링 선택 절연막(230)이 형성될 수 있다. 상기 융기부(B)의 상부면을 식각 정지막으로 평탄화 공정이 수행될 수 있다.
이후, 도 10d 내지 10e 및 도 9 를 참조하여 설명된 방법과 같이, 본 발명의 제4 실시 예에 따른 반도체 소자의 형성 방법이 제공될 수 있다.
본 발명의 제4 실시 예의 변형 예에 따른 반도체 소자의 형성 방법이 설명된다.
도 14a 내지 도 14c 는 본 발명의 제4 실시 예의 변형 예에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도이다.
도 14a 를 참조하면, 기판(200) 상에 접지 선택 절연막(209) 및 접지 선택 게이트 패턴(211)이 차례로 형성될 수 있다. 상기 접지 선택 게이트 패턴(211)은 상기 기판(200)의 오목부(A)의 바닥면(206) 상의 접지 선택 게이트 패턴 평탄 부(211a)를 포함할 수 있다. 상기 접지 선택 게이트 패턴(211)은 상기 접지 선택 게이트 패턴 평탄부(211a)로부터 상기 오목부(A)의 측면(208) 상으로 연장되는 접지 게이트 패턴 측벽부(211b)를 포함할 수 있다.
도 14b 를 참조하면, 상기 접지 선택 게이트 패턴(211)에 식각 공정이 수행될 수 있다. 상기 식각 공정은 이방성 식각 공정일 수 있다. 상기 식각 공정에 의해, 상기 접지 선택 게이트 패턴 평탄부(211a)의 일부가 제거될 수 있다. 상기 접지 선택 게이트 패턴 평탄부(211a)의 두께(W4 ㅁ)는 상기 접지 선택 게이트 패턴 측벽부(221b)의 두께(W4b)의 두께보다 작을 수 있다.
도 14c 를 참조하면, 도 14b 에서 설명된 방법과 같이, 교대로 적층된 게이트 패턴들(211, 213, 215, 217, 219) 및 절연막들(221, 223, 225, 227)이 형성될 수 있다. 게이트 패턴들(211, 213, 215, 217, 219)은 상기 기판(200)의 상기 오목부(A)의 상기 바닥면(206) 상의 게이트 패턴 평탄부들(211a, 213a, 215a, 217a, 219a)을 포함할 수 있다. 상기 게이트 패턴들(211, 213, 215, 217, 219)은 상기 게이트 패턴 평탄부들(211a, 213a, 215a, 217a, 219a)로부터 상기 오목부(A)의 측면(208) 상으로 연장된(extened over) 게이트 패턴 측벽부들(211b, 213b, 215b, 217b, 219b)을 포함할 수 있다. 상기 게이트 패턴 측벽부들(211b, 213b, 215b, 217b, 219b)의 두께는 상기 게이트 패턴 평탄부들(211a, 213a, 215a, 217a, 219a)의 두께보다 두꺼울 수 있다. 스트링 선택 게이트 패턴(219) 상에 스트링 선택 절연막(230)이 형성될 수 있다. 상기 스트링 선택 절연막(230)을 식각 정지막으로 평 탄화 공정이 수행될 수 있다. 이후, 도 10d 내지 10e 및 도9 에서 설명된 방법과 같이, 본 발명의 제4 실시 예의 변형 예에 따른 반도체 소자의 형성방법에 제공될 수 있다.
본 발명의 실시예들의 적용예가 설명된다.
도 15은 본 발명의 실시 예들에 따른 반도체 소자를 구비하는 메모리 카드(1100)의 일 예를 도시한 블록도이다.
본 적용예에서 상기 반도체 소자는 플래시 메모리(1110)에 적용될 수 있다. 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1100) 내에 본 발명의 실시예에 따른 반도체 소자가 장착된다. 본 적용예에 따른 메모리 카드(1100)는 호스트(Host)와 플래시 메모리(1110) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1120)를 포함할 수 있다.
상기 메모리 컨트롤러(1120)는 메모리 카드의 동작을 제어하는 프로세싱 유닛(1122), SRAM(1120), 에러 정정 블록(1124), 호스트 인터페이스(1123) 및 메모리 인터페이스(1125)를 포함할 수 있다. 상기 SRAM(1121)은 프로세싱 유닛(1122)의 동작 메모리로써 사용될 수 있다. 호스트 인터페이스(1123)는 메모리 카드(1100)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 에러 정정 블록(1124)은 플래시 메모리(1110)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정할 수 있다. 메모리 인터페이스(1125)는 플래시 메모리(1110)와 인터페이싱할 수 있다. 프로세싱 유닛(1122)은 메모리 컨트롤러(1120)의 데이터 교환을 위한 제반 제어 동작을 수행할 수 있다. 본 적용예에 따른 메모리 카드(1100)는 본 발명의 실시 예에 따른 플래시 메모리(1110)의 향상된 신뢰성으로 인해, 높은 신뢰성을 갖는 시스템을 제공할 수 있다.
본 발명의 실시예들에 따른 비휘발성 메모리 소자의 다른 적용예가 설명된다.
도 16 은 본 발명의 실시 예들에 따른 반도체 소자가 포함된 메모리 시스템(1210)을 포함하는 정보 처리 시스템(1200)을 나타내는 블록도이다.
본 적용예에서 본 발명의 실시예들에 의한 반도체 소자는 메모리 시스템(1210)에 포함될 수 있다. 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 실시예들에 따른 메모리 시스템(1210)이 장착될 수 있다. 본 적용예에 따른 정보 처리 시스템(1200)은 메모리 시스템(1210)과 각각 시스템 버스(1260)에 전기적으로 연결된 모뎀(1220), 중앙처리장치(1230), 램(1240), 유저 인터페이스(1250)을 포함할 수 있다. 메모리 시스템(1210)에는 중앙처리장치(1230)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 본 적용예에서, 본 발명의 실시예들에 따른 메모리 시스템(1210)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1200)은 대용량의 데이터를 메모리 시스템(1210)에 안정적으로 저장할 수 있다. 또한, 상술한 반도체 소자의 신뢰성의 향상에 따라, 메모리 시스템(1210)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1200)에 제공할 수 있다.
또한, 본 발명의 실시예들에 따른 반도체 소자는 다양한 형태의 패키지로 구현될 수 있다. 예를 들면, 본 발명에 따른 반도체 소자는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 1 은 본 발명이 제1 실시 예에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2 는 본 발명의 제1 실시 예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 3a 내지 도 3h 는 본 발명의 제1 실시 예에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 4a 내지 도 4b 는 본 발명의 제1 실시 예의 변형 예에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 5 는 본 발명의 제2 실시 예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 6a 내지 도 6f 는 본 발명의 제2 실시 예에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 7a 내지 도 7c 는 본 발명의 제2 실시 예의 변형 예에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 8 는 본 발명의 제3 실시 예에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 9 는 본 발명의 제3 실시 예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 10a 내지 도 10e 는 본 발명의 제3 실시 예에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 11a 내지 도 11c 는 본 발명의 제3 실시 예의 변형 예에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 12 는 본 발명의 제4 실시 예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 13a 내지 도 13c 는 본 발명의 제4 실시 예에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 14a 내지 도 14c 는 본 발명의 제4 실시 예의 변형 예에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 15 내지 16 은 본 발명의 실시 예들의 적용 예를 설명하기 위한 도면들이다.

Claims (10)

  1. 바닥면과 측면을 갖는 오목부 및 상기 측면으로부터 연장된 융기부를 포함하는 기판; 및
    상기 바닥면 상의 평탄부들과 상기 평탄부들로부터 상기 측면상으로 연장된(extended over) 측벽부들을 포함하고, 서로 이격된 복수개의 물질막들을 포함하되,
    적어도 하나의 상기 물질막들의 상기 측벽부들의 두께는 상기 물질막들의 상기 평탄부들의 두께보다 두꺼운 것을 포함하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 물질막들의 상기 평탄부들 사이에 개재된 게이트 패턴 평탄부들 및 상기 물질막들의 상기 측벽부들 사이에 개재된 게이트 패턴 측벽부들을 포함하는 게이트 패턴들을 더 포함하고, 상기 물질막들은 절연성을 갖는 물질을 포함하는 반도체 소자.
  3. 제2 항에 있어서,
    상기 게이트 패턴 측벽부들의 상부면(upper surface) 상에 제공된 도전패턴들을 더 포함하되,
    상기 도전패턴들들의 폭은 상기 게이트 패턴 측벽부들의 폭보다 넓은 것을 포함하는 반도체 소자.
  4. 제1 항에 있어서,
    상기 물질막들의 사이에 개재된 게이트 절연 패턴들을 더 포함하고, 상기 물질막들은 도전성을 갖는 물질을 포함하는 반도체 소자.
  5. 제4 항에 있어서,
    상기 물질막들의 상기 측벽부들의 상부면(upper surface) 상에 제공된 도전패턴들들을 더 포함하되,
    상기 도전패턴들들의 폭은 상기 물질막들의 상기 측벽부들의 폭보다 좁은 반도체 소자.
  6. 제1 항에 있어서,
    상기 물질막들의 상기 측벽부들은 상기 평단부들과 동일한 공정에서 제공된 메인 측벽부들 및 상기 메인 측벽부들에 접촉하는 보조 측벽부들을 포함하는 반도체 소자.
  7. 제1 항에 있어서,
    상기 물질막들의 상기 측벽부들의 폭은 인접한 상기 물질막들 사이의 간격보다 넓은 것을 포함하는 반도체 소자.
  8. 제1 항에 있어서,
    상기 물질막들의 상기 측벽부들의 상부면(upper surface)은 상기 융기부의 상부면(upper surface)과 공면을 이루고,
    상기 융기부의 상부면(upper surface)은 상기 기판의 상기 오목부의 상기 바닥면과 평행한 것을 포함하는 반도체 소자.
  9. 제1 항에 있어서,
    상기 기판의 상기 오목부의 상기 바닥면으로부터 상부로 연장되고, 상기 물질막들의 상기 평탄부들의 측면과 대향하는 활성 기둥을 더 포함하는 반도체 소자.
  10. 제1 항에 있어서,
    상기 반도체 기판의 상기 오목부의 상기 바닥면으로부터 연장되고, 상기 물질막들의 상기 평탄부들을 관통하는 활성 기둥을 더 포함하는 반도체 소자.
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