KR20110008563A - 반도체 소자 및 그 형성방법 - Google Patents

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KR20110008563A KR1020090065966A KR20090065966A KR20110008563A KR 20110008563 A KR20110008563 A KR 20110008563A KR 1020090065966 A KR1020090065966 A KR 1020090065966A KR 20090065966 A KR20090065966 A KR 20090065966A KR 20110008563 A KR20110008563 A KR 20110008563A
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Abstract

반도체 소자가 제공된다. 이 반도체 소자는 반도체 기판 상에 교대로 적층된 복수의 셀 게이트 패턴들 및 절연 패턴들을 포함하며 제1 방향으로 연장되는 게이트 적층구조물을 포함한다. 게이트 적층구조물 내에는, 게이트 적층구조물을 관통하며 상기 제1 방향과 교차하는 제2 방향으로 이격되어 배치되는 활성 패턴들, 및 셀 게이트 패턴들과 상기 활성 패턴 사이에 개재되며, 상기 셀 게이트 패턴들의 상부면 및 하부면 상으로 연장되는 게이트 유전패턴이 배치된다. 활성 패턴들은 게이트 적층구조물 내의 셀 게이트 패턴들을 공유할 수 있다.
Figure P1020090065966
비휘발성 메모리, 적층 게이트

Description

반도체 소자 및 그 형성방법{SEMICONDUCTOR DEVICES AND METHODS FORMING THEREOF}
본 발명은 반도체 소자 및 그 형성방법에 관한 것이다.
전자 기기의 대용량화, 다기능화 및/또는 소형화 추세에 따라, 전자 기기에 사용되는 메모리 소자의 고집적화를 위한 다양한 기술들이 소개되고 있다. 메모리 소자의 고집적화를 위한 방법으로써 소자를 구성하는 패턴의 미세화가 계속적으로 진행되어왔다. 그러나, 이러한 패턴의 미세화를 위해서는 고가의 장비가 필요함은 물론, 고가의 장비에 의해서도 원하는 만큼의 소형화된 패턴이 구현될 수 없다는 문제점이 있다. 따라서, 소자의 고집적화를 위한 새로운 방법이 요구되고 있다.
본 발명이 해결하고자 하는 일 기술적 과제는 보다 고집적화된 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 신뢰성이 향상된 반도체 소자를 제공하는 것이다.
상술한 기술적 과제를 해결하기 위한 반도체 소자가 제공된다. 본 발명의 실시예들에 의한 반도체 소자는, 반도체 기판 상에 교대로 적층된 복수의 셀 게이트 패턴들 및 절연 패턴들을 포함하며 제1 방향으로 연장되는 게이트 적층구조물; 상기 게이트 적층구조물을 관통하며 상기 제1 방향과 교차하는 제2 방향을 따라 서로 이격되는 활성 패턴들; 및 상기 셀 게이트 패턴들과 상기 활성 패턴 사이에 개재되며, 상기 셀 게이트 패턴들의 상부면 및 하부면 상으로 연장되는 게이트 유전패턴을 포함한다. 상기 활성 패턴들은 상기 게이트 적층구조물 내의 상기 셀 게이트 패턴들을 공유할 수 있다.
일 실시예에 따르면, 상기 게이트 적층구조물은, 최상부의 셀 게이트 패턴 상에 상기 제1 방향으로 연장되는 한 쌍의 상부 선택 게이트 패턴들을 더 포함할 수 있다. 상기 한 쌍의 상부 선택 게이트 패턴들은 상기 제2 방향으로 서로 이격되어 배치될 수 있다.
일 실시예에 따르면, 상기 게이트 적층구조물은 최하부의 셀 게이트 패턴과 상기 반도체 기판 사이에 상기 제1 방향으로 연장되는 하부 선택 게이트 패턴들을 더 포함할 수 있다. 상기 한 쌍의 하부 선택 게이트 패턴들은 상기 제2 방향으로 서로 이격되어 배치될 수 있다.
일 실시예에 따르면, 상기 기판 상에 상기 게이트 적층구조물들과 상기 제2 방향으로 이격된 다른 게이트 적층구조물을 더 포함할 수 있다. 이 경우, 상기 상부 선택 게이트 패턴들 사이의 간격은 상기 게이트 적층구조물들 사이의 간격보다 좁을 수 있다.
일 실시예에 따르면, 상기 게이트 적층 구조물들 사이의 상기 기판 내에 공통 소오스 영역이 더 배치될 수 있다.
일 실시예에 따르면, 상기 활성 패턴들은 상기 한 쌍의 상부 선택 게이트 패턴들을 관통하며 상기 제1 방향을 따라 배열될 수 있다.
일 실시예에 따르면, 상기 게이트 유전패턴은 상기 한 쌍의 상부 선택 게이트 패턴들이 서로 마주보는 측벽들 상으로 연장될 수 있다.
일 실시예에 따르면, 상기 게이트 적층 구조물의 측벽은 상기 기판의 상부면의 법선과의 각도가 0°보다 클 수 있다.
일 실시예에 따르면, 상기 한 쌍의 상부 선택 게이트 패턴들의 측벽들과 상기 기판의 상부면의 법선 사이의 각도는, 상기 게이트 적층 구조물의 측벽과 상기 기판의 상부면의 법선 사이의 각도보다 작을 수 있다.
일 실시예에 따르면, 상기 게이트 절연막은 산화막-질화막-산화막을 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 소자는, 하나의 게이트 적층구조물 내의 제1 방향 및 제2 방향으로 이웃한 활성 패턴들이 하나의 게이트 적층구조물 내의 셀 게이트 패턴들을 공유할 수 있다. 따라서, 고집적화에 최적화된 반도체 소자가 제공된다.
이하, 참조된 도면을 참조하여 본 발명의 실시예들에 따른 반도체 소자가 설명된다. 설명되는 실시예들은 본 발명의 사상을 당업자가 용이하게 이해할 수 있도록 제공되는 것으로, 이에 의해 본 발명이 한정되지 않는다. 본 발명의 실시예들은 본 발명의 기술적 사상 및 범위 내에서 다른 형태로 변형될 수 있다. 본 명세서에서 '및/또는'은 전후에 나열한 구성요소들 중 적어도 하나를 포함하는 의미로 사용되었다. 본 명세서에서 일 구성요소가 다른 구성요소 '상에' 위치한다는 것은 일 구성요소 상에 다른 구성요소가 직접 위치한다는 의미는 물론, 상기 일 구성요소 상에 제3 의 구성요소가 더 위치할 수 있다는 의미도 포함한다. 본 명세서 각 구성요소 또는 부분 등을 상부, 하부 등의 위치를 나타내는 표현을 사용하여 지칭하였으나, 이는 명확한 설명을 위해 사용된 상대적인 위치 관계를 나타내는 표현으로 이에 의해 구성요소 또는 부분들의 위치가 한정되지 않는다. 도면에 표현된 구성요소들의 두께 및 상대적인 두께는 본 발명의 실시예들을 명확하게 표현하기 위해 과장된 것일 수 있다.
도 1 및 도 2f를 참조하여, 본 발명의 일 실시예에 따른 반도체 소자가 설명된다. 도 1은 본 발명의 일 실시예에 따른 반도체 소자의 셀 영역의 평면도이고, 도 2f는 도 1에 도시된 Ⅰ-Ⅰ'을 따라 취한 반도체 소자의 단면도이다.
도 1 및 도 2f를 참조하면, 반도체 기판(100, 이하, '기판'이라 함)이 제공된다. 상기 기판(100)은 제1 도전형의 도펀트로 도핑된 웰 영역을 포함할 수 있다. 상기 웰 영역은 상기 셀 영역의 기판(100) 내에 제공될 수 있다.
상기 기판(100) 상에 게이트 적층구조물이 배치될 수 있다. 상기 게이트 적층구조물은, 상기 기판(100) 상의 제1 방향을 따라 연장되는 라인 형태일 수 있다. 상기 게이트 적층 구조물들은 상기 기판(100) 상에 제2 방향을 따라 배열될 수 있다. 상기 제2 방향은 상기 제1 방향에 교차하는 방향일 수 있다.
상기 게이트 적층구조물은 셀 게이트 패턴들(CG), 상부 및 하부 선택 게이트 패턴들(SSG, GSG), 게이트간 절연패턴들(114), 기저 절연패턴(112) 및 상부 절연패턴(119)을 포함할 수 있다.
상기 셀 게이트 패턴들(CG) 및 상기 게이트간 절연패턴들(114)은 교대로 상기 기판(100) 상에 적층될 수 있다. 상기 셀 게이트 패턴들(CG)은 상기 기판(100)의 상기 제1 방향을 따라 연장되는 라인 형태일 수 있다. 상기 셀 게이트 패턴들(CG)은 도전성 물질을 포함할 수 있다. 상기 셀 게이트 패턴들(CG)은 도핑된 반도체, 금속 또는 금속화합물을 포함할 수 있다. 상기 게이트간 절연패턴들(114)은 상기 셀 게이트 패턴들(CG)의 사이, 최상부의 셀 게이트 패턴(CG) 상 및 최하부의 셀 게이트 패턴(CG) 아래에 배치될 수 있다.
상기 하부 선택 게이트 패턴(GSG)은 상기 기판(100)과 상기 최하부의 셀 게이트 패턴(CG) 사이에 개재된다. 상기 하부 선택 게이트 패턴(GSG)은 상기 셀 게이트 패턴들(CG)과 동일한 물질을 포함할 수 있다. 상기 기저 절연패턴(112)은 상기 하부 선택 게이트 패턴(GSG)와 상기 기판(100) 사이에 개재될 수 있다. 일 실시예에서, 상기 기저 절연패턴(112)은 충분히 얇게 형성될 수 있다. 예를 들어, 상기 기저 절연패턴(112)은, 소자의 동작시 상기 기판(100)과 상기 하부 선택 게이트 패 턴(GSG) 사이에 전위가 형성되도록 충분히 얇은 두께로 상기 하부 선택 게이트 패턴(GSG)과 상기 기판(100) 사이에 개재될 수 있다.
상기 상부 선택 게이트 패턴들(SSG)은 상기 최상부의 셀 게이트 패턴(CG) 상에 배치된다. 상기 상부 절연패턴(119)은 상기 상부 선택 게이트 패턴(SSG) 상에 배치될 수 있다.
하나의 게이트 적층구조물을 구성하는 상기 절연패턴들(112, 114, 119)의 폭들은 상기 기판(100)에서 멀어질수록 좁아질 수 있다. 예를 들어, 상기 기판(100)과 가장 인접한 상기 기저 절연패턴(112)이 가장 넓은 폭을 갖고, 상기 기판(100)에서 가장 멀리 떨어진 상기 상부 절연패턴(119)이 가장 좁은 폭을 가질 수 있다. 또한, 상기 절연패턴들(112, 114, 119)의 측벽들은, 상기 절연패턴들(112, 114, 119)의 하부면들과 예각을 이룰 수 있다.
상기 절연패턴들(112, 114, 119)과 유사하게, 상기 게이트 패턴들(GSG, CG, SSG)의 폭들은 은 상기 기판(100)에서 멀어질수록 좁아질 수 있다. 또한, 상기 게이트 패턴들(GSG, CG, SSG)의 측벽들은, 상기 게이트 패턴들(GSG, CG, SSG)의 하부면들과 예각을 이룰 수 있다. 상술한 상기 절연패턴들(114) 및 상기 게이트 패턴들(GSG, CG, SSG)의 폭들에 의해, 상기 게이트 적층구조물의 측벽은 상기 기판(100)의 상부면의 법선과 0°초과의 각도를 이룰 수 있다. 즉, 상기 게이트 적층구조물은 상기 기판(100)에 대해 기울어진 측벽을 가질 수 있다. 이에 의해, 이웃한 게이트 적층 구조물들의 측벽들 사이의 간격은 상기 기판(100)으로부터 멀어질수록 넓어질 수 있다. 상기 이웃한 게이트 적층 구조물들 사이의 최대 간격(d2)은 적층된 게이트 패턴들 및 절연 패턴들의 층 수가 늘어날수록 커질 수 있다. 상기 이웃한 게이트 적층구조물들 사이의 공간은 게이트 구조물간 절연패턴(124)에 의해 채워질 수 있다.
하나의 게이트 적층 구조물은 복수의 상부 게이트 패턴들(SSG)을 포함할 수 있다. 예를 들어, 하나의 게이트 적층 구조물은 서로 분리된 한 쌍의 상부 게이트 패턴들(SSG)을 포함할 수 있다. 상기 한 쌍의 상부 선택 게이트 패턴들(SSG)은, 상기 최상부의 셀 게이트 패턴(CG) 상에 소정의 거리(d1)로 이격되어 배치될 수 있다. 상기 한 쌍의 상부 선택 게이트 패턴들(SSG) 사이에 상부 선택 게이트간 절연패턴(118)이 개재될 수 있다. 상기 한 쌍의 상부 선택 게이트 패턴들(SSG) 사이의 거리(d1)은 상기 이웃한 게이트 적층구조물들 사이의 최대 간격(d2)보다 작을 수 있다. 상기 한 쌍의 상부 선택 게이트 패턴들(SSG)이 마주하는 측벽들은 상기 기판(100)의 상부면의 법선과 일치할 수 있다. 이와 달리, 상기 한 쌍의 상부 선택 게이트 패턴들(SSG)이 마주하는 측벽들과 상기 기판(100)의 상부면의 법선의 각도는 0°보다 크되, 상기 기판(100) 상부면의 법선과 상기 게이트 적층구조물의 측벽 사이의 각도보다 작을 수 있다.
상기 활성 패턴들(121)은 하나의 게이트 적층구조물을 관통할 수 있다. 상기 활성 패턴들(121)은 상기 게이트 적층구조물 내에서 상기 제1 방향 및 상기 제2 방향의 행과 열을 갖는 매트릭스를 구성할 수 있다. 일 실시예에서, 하나의 게이트 적층구조물 내에 상기 제2 방향으로 2개의 활성 패턴들(121)이 배치될 수 있다.
상기 활성 패턴(121)은 상기 게이트 적층구조물을 관통하는 홀(120) 내에 배 치될 수 있다. 상기 홀(120)은 상기 기판(100)의 상부면에 대해 기울어진 측벽을 가질 수 있다. 상기 홀(120)의 상부의 폭은 상기 홀(120)의 하부의 폭보다 클 수 있다. 상기 활성 패턴(121)은 상기 홀(120)을 채우며, 상기 게이트 패턴들(GSG, CG, SSG) 및 절연패턴들(112, 114, 118)의 측벽들을 따라 위로 연장된다. 상기 활성 패턴(121)의 하부면은 상기 기판(100)의 웰 영역과 접촉할 수 있다. 도시된 바와 달리, 상기 활성 패턴(120)은 상기 홀(120)의 측벽을 덮되, 상기 홀(120)을 완전히 채우지 않을 수 있다. 예를 들어, 상기 활성 패턴(120)은 속이 빈 기둥 형태일 수 있다. 상기 속이 빈 기둥 속에는 절연물질이 채워질 수 있다.
상기 활성 패턴(121)은 4A족 원소를 포함하는 반도체 물질 중 선택된 적어도 하나를 포함할 수 있다. 상기 활성 패턴(121)은 도핑되지 않은 반도체 물질을 포함할 수 있다. 이와 달리, 상기 활성 패턴(121)은 상기 제1 도전형으로 도핑된 반도체 물질을 포함할 수도 있다.
상기 활성 패턴(121)의 최상부에 도펀트 영역(122)이 배치될 수 있다. 상기 도펀트 영역(122)은 셀 스트링의 드레인 영역에 해당할 수 있다. 상기 도펀트 영역(122)은 상기 제1 도전형과 다른 제2 도전형의 도펀트들로 도핑될 수 있다.
상기 게이트 적층구조물에 인접한 상기 기판(100) 상에 다른 게이트 적층구조물이 배치될 수 있다. 인접한 두 게이트 적층구조물들 사이에 공통 소오스 영역(102)이 배치될 수 있다. 상기 공통 소오스 영역(102)의 가장자리는 상기 게이트 적층구조물 아래의 상기 기판(100)내로 연장될 수 있다. 일 실시예에서, 상기 공통 소오스 영역들(102)은 상기 게이트 적층구조물의 양단에 배치될 수 있다. 상기 공 통 소오스 영역(102)은 상기 제2 도전형의 도펀트들로 도핑될 수 있다.
상기 게이트 패턴들(GSG, CG, SSG)과 상기 활성 패턴(121) 사이에 게이트 유전패턴들(125)이 배치될 수 있다. 상기 게이트 유전패턴들(125)은 상기 게이트 패턴들(GSG, CG, SSG)의 상부면 및 하부면 상으로 연장될 수 있다.
상기 게이트 유전패턴(125)은 상기 한 쌍의 상부 게이트 패턴들(SSG)의 마주보는 측벽들 상으로 더 연장될 수 있다. 상기 게이트 유전막(125)은 상기 상부 선택 게이트간 절연패턴(118)과 접할 수 있다. 또한, 상기 게이트 유전패턴(125)은 상기 게이트 적층 구조물의 측벽들을 구성하는 절연패턴들(112, 114, 119)의 측벽들 상으로 연장될 수 있다.
이와 달리, 도 3e를 참조하면, 상기 게이트 유전패턴(125)은 상기 한 쌍의 상부 게이트 패턴들(SSG)의 측벽들 상으로 연장되지 않을 수 있다. 이 경우, 상기 한 쌍의 상부 선택 게이트 패턴들(SSG)의 측벽들은 상부 선택 게이트간 절연패턴(118a) 및 구조물간 절연패턴(124)과 접할 수 있다.
상기 활성 패턴(121) 상에 상기 도펀트 영역(122)에 전기적으로 연결되는 비트 라인(134)이 제공된다. 상기 비트 라인(134)은 비트 라인 콘택(133)을 통해 상기 도펀트 영역(122)과 전기적으로 연결될 수 있다. 상기 비트 라인 콘택(133)은 상기 게이트 적층구조물 상의 층간 절연패턴(131)을 관통할 수 있다. 상기 비트 라인(134)은 상기 제2 방향으로 연장될 수 있다. 하나의 비트 라인(134)은 상기 제2 방향을 따라 나열되는 복수의 활성 패턴들(121)에 전기적으로 연결될 수 있다.
본 발명의 실시예들에 따르면 보다 신뢰성이 향상되고, 고집적화에 최적화된 반도체 소자가 제공될 수 있다. 구체적으로, 기판의 셀 영역의 모든 활성 패턴들이 하나의 게이트 적층구조물을 공유하는 경우 인접한 셀들 사이에 간섭이 심화되어 읽기 및/또는 쓰기 동작에 오류가 발생할 수 있다. 그러나, 본 발명의 실시예들에 따르면, 셀 영역 내의 모든 활성 패턴들이 하나의 게이트 구조물내에 배치되지 않으므로, 인접한 셀들 사이의 간섭에 의한 동작 오류가 현저하게 감소될 수 있다. 이에 더하여, 상술한 바와 같이, 하나의 게이트 적층 구조물 내의 상기 한 쌍의 상부 선택 게이트 패턴들 사이의 간격(d1)은 상기 게이트 적층구조물들 사이의 간격(d2)보다 좁을 수 있다. 본 발명의 실시예들에 따르면, 한 게이트 적층 구조물 내에 제2 방향으로 이웃한 셀들이 배치되며, 상기 제2 방향으로 이웃한 셀들이 분리된 상기 한 쌍의 상부 선택 게이트 패턴들(SSG)에 연결되어 복수의 셀 스트링을 구성할 수 있다. 즉, 제2 방향으로 이웃한 셀들은, 상기 분리된 상부 선택 게이트 패턴(SSG)에 의해 별도의 셀들로 분리될 수 있다. 따라서, 고집적화에 적합한 반도체 소자가 제공된다.
도 1 및 도 4b를 참조하여, 본 발명의 다른 실시예에 따른 반도체 소자가 설명된다. 도 4b는 도 1의 Ⅰ-Ⅰ'을 따라 취한 단면도이다. 도 4b에 도시된 반도체 소자는 앞서 도 2f에서 설명된 반도체 소자와 상이한 구성 요소를 위주로 설명된다.
도 4b를 참조하면, 하나의 게이트 적층구조물은 서로 이격된 복수의 하부 선택 게이트 패턴(GSGa)을 포함할 수 있다. 예를 들어, 하나의 상기 게이트 적층구조물은 상기 제1 방향으로 연장되는 한 쌍의 하부 선택 게이트 패턴들(GSGa)을 포함 할 수 있다. 상기 한 쌍의 하부 선택 게이트 패턴들(GSGa) 사이에는 하부 선택 게이트간 절연 패턴(114a)이 개재될 수 있다. 상기 하부 선택 게이트 패턴(GSGa)의 상부면, 하부면 및 상기 다른 외측벽 상에 게이트 유전패턴(125)이 배치될 수 있다. 또한, 상기 한 쌍의 하부 선택 게이트들(GSGa)을 둘러싸는 게이트 유전패턴(125)은 상기 활성 패턴(121)에 인접한 상기 하부 선택 게이트 패턴(GSG)의 내측벽(an inner sidewall of the lower selection gate pattern adjacent to the active pattern)상으로 연장될 수 있다.
하나의 게이트 적층 구조물 내에서 제2 방향으로 이웃한 한 쌍의 하부 선택 게이트 패턴들(SGS)은 각각 다른 셀 스트링에 포함될 수 있다. 이로써, 이웃한 셀 스트링에 포함된 셀들 사이에 간섭에 의한 소자의 읽기 동작 오류가 개선될 수 있다.
도 1, 및 도 2a 내지 도 2f를 참조하여, 본 발명의 일 실시예에 따른 반도체 소자의 형성방법의 일 예가 설명된다. 도 2a 내지 도 2f는 도 1에 도시된 Ⅰ-Ⅰ'을 따라 취한 공정 단면도들이다. 앞서 도 1 및 도 2f를 참조하여 설명된 구성요소들에 대한 설명은 생략될 수 있다.
도 2a를 참조하면, 기판(100) 상에 절연막들(112, 114) 및 희생막들(113, 115, 117)이 교대로 형성된다. 상기 절연막들(112, 114)과 희생막들(113, 115, 117)은 서로 다른 식각 선택비를 갖는 물질들을 각각 포함할 수 있다. 예를 들어, 상기 절연막들(112, 114)은 산화물을 포함하고, 상기 희생막들(113)은 질화물들을 포함할 수 있다. 최상부 및 최하부의 희생막들(113, 117)은 이들 사이에 개재되는 희생막들보다 두꺼울 수 있다. 상기 최상부 및 최하부의 희생막들(113, 117) 사이의 희생막들(115)의 두께는 모두 균일할 수 있다.
최상부의 희생막(117)을 이방성 식각하여 복수의 막들로 분리한다. 분리된 상기 최상부의 희생막들(117) 사이의 공간은 제1 방향으로 연장되는 슬릿 형태일 수 있다. 상기 분리된 최상부 희생막들(117) 사이의 간격은 d1-2a일 수 있다. 여기에서 d1은 후술할 상부 선택 게이트 패턴들 사이의 거리이고, a는 후술할 게이트 유전패턴의 두께이다. 상기 분리된 최상부의 희생막들(117) 사이에 상부 선택 게이트간 절연패턴(118)이 형성된다.
도 2b를 참조하면, 상기 분리된 최상부의 희생막들(117) 및 상기 상부 선택 게이트간 절연패턴(118) 상에 상부 절연막(119)이 형성된다. 상기 상부 절연막(119)은 상기 상부 선택 게이트간 절연패턴(118)과 동시에 또는 별도의 공정에 의해 형성될 수 있다. 상기 상부 선택 게이트간 절연패턴(118) 및 상기 상부 절연막(119)은 상기 절연막들(113, 115, 117)과 동일한 물질을 포함할 수 있다. 이와 달리, 상기 상부 선택 게이트간 절연패턴(118), 상기 상부 절연막(119) 및 상기 절연막들(113, 115, 117)은 서로 다른 물질을 포함할 수도 있다.
상기 기판(100) 상에 상기 절연막들(112, 114, 119) 및 희생막들(113, 115, 117)을 관통하는 홀들(120)이 형성될 수 있다. 상기 홀들(120)은 상기 제1 방향을 따라 나열되는 한 쌍의 열들을 구성할 수 있다. 상기 홀(120)은 상기 기판(100)의 상부면을 노출시킬 수 있다. 상기 홀들(120)은 상기 절연막들(112, 114, 119) 및 희생막들(113, 115, 117)의 측벽들에 의해 정의되는 측벽들을 가질 수 있다.
상기 홀들(120) 내에 활성 패턴들(121)이 형성된다. 상기 활성 패턴들(121)의 하부면들은 상기 기판(100)의 웰 영역과 접촉할 수 있다. 상기 활성 패턴들(121)은 상기 홀들(120)을 채울 수 있다. 상기 활성 패턴들(121)은 상기 절연막들(112, 114, 119) 및 상기 희생막들(113, 115, 117)을 관통하는 기둥형일 수 있다. 이와 달리, 상기 활성 패턴들(121)은 상기 홀들(120)의 측벽 및 상기 기판(100)의 상부면 상에 콘포말하게 형성될 수 있다. 상기 활성 패턴들(121)의 상부면이 평탄화될 수 있다. 이에 의해, 상기 상부 절연막들(119)의 상부면이 노출될 수 있다.
상기 활성 패턴들(121)의 최상부 내에 도펀트 영역들(122)이 형성될 수 있다. 상기 도펀트 영역들(122)은 이온 주입공정에 의해 형성될 수 있다. 이와 달리, 상기 도펀트 영역들(122)은 인 시츄(in-situ)공정에 의해 형성될 수도 있다.
상기 절연막들(112, 114, 119) 및 상기 희생막들(113, 115, 117)을 패터닝하여, 예비 게이트 적층구조물들을 형성한다. 상기 예비 게이트 적층구조물들 사이에는 상기 기판(100)의 상부면을 노출시키는 그루브(123)가 형성된다. 상기 그루브(123)는 상기 제1 방향을 따라 연장될 수 있다. 상기 그루브(123)에 의해 상기 절연막들(112, 114, 119) 및 상기 희생막들(113, 115, 117)의 측벽들이 노출될 수 있다. 상기 절연막들(112, 114, 119) 및 상기 희생막들(113, 115, 117)의 측벽들은 상기 예비 게이트 적층구조물의 측벽들에 해당한다.
상기 예비 게이트 적층구조물들의 측벽들은 상기 기판(100)의 상부면에 대해 수직하지 않을 수 있다. 예를 들어, 상기 그루브(123)의 상부의 폭은 상기 개구부의 하부의 폭보다 클 수 있다. 상기 절연막들(112, 114, 119) 및 희생막들(113, 115, 117)의 총 높이가 높아질수록, 상기 그루브(123)의 상부의 폭과 하부의 폭의 차이는 커질 수 있다.
상기 그루브(123)의 최대 폭(d2-2a)은 상기 분리된 최상부의 희생막들(117) 사이의 거리(d1-2a)보다 클 수 있다. 이는 식각되는 상기 최상부의 희생막(117)의 높이와 식각되는 절연막들(112, 114, 119) 및 희생막들(113 115, 117)의 높이가 상이함에 기인할 수 있다. 구체적으로, 식각대상 막들의 높이가 높아질수록 식각된 막의 측벽들은 상기 기판으로부터 기울어질 수 있다. 또한, 다른 종류의 물질로 형성된 막들을 식각하는 경우, 기판으로부터 기울어지는 정도가 더 커질 수 있다.
상기 그루브(123)에 의해 노출된 상기 기판(100) 내에 도펀트들을 도핑하여 공통 소오스 영역(102)을 형성한다. 상기 공통 소오스 영역(102)은 상기 패터닝된 절연막들(112, 114, 119) 및 희생막들(113, 115, 117)을 마스크로 사용한 이온 주입 공정을 수행하여 형성될 수 있다. 상기 공통 소오스 영역(102)은 상기 예비 게이트 적층구조들 사이의 상기 기판(100) 내에 형성될 수 있다. 상기 공통 소오스 영역(102)의 도펀트들이 확산하여, 상기 공통 소오스 영역(102)의 일부는 상기 예비 게이트 적층구조들과 중첩될 수 있다.
도 2c를 참조하면, 상기 그루브(123)에 노출된 상기 희생막들이 제거된다. 상기 희생막들은 식각 용액을 사용한 등방성 식각 공정을 수행하여 제거될 수 있다. 이에 의해, 상기 절연막들(112, 114, 119) 사이에 빈 공간이 형성될 수 있다.
상기 그루브(123) 및 빈 공간 내에 게이트 유전패턴(125)이 형성된다. 상기 게이트 유전패턴(125)은 소정의 두께(a)로 상기 그루브(123) 및 빈 공간의 내벽들을 콘포말하게 덮을 수 있다. 상기 게이트 유전패턴(125)은 상기 활성 패턴들(121) 및 상기 상부 절연막(119)들의 상부면들 상에 더 형성될 수 있다. 상기 게이트 유전패턴(125)은 산화막, 질화막 및 산화질화막 중 선택된 적어도 하나를 포함할 수 있다. 예를 들어, 상기 게이트 유전패턴(125)은 산화막-질화막-산화막으로 구성된 다층막을 포함할 수 있다.
도 2d를 참조하면, 상기 그루브(123) 및 빈 공간을 채우는 게이트막(GL)이 형성된다. 상기 게이트막(GL)은 도핑된 반도체 물질, 금속 및 금속 화합물을 포함하는 도전 물질 중 선택된 적어도 하나를 포함할 수 있다.
상기 게이트막(GL)이 상기 그루브(123) 및 상기 빈 공간을 충분히 채우기 위해 상기 그루브(123)는 상기 게이트막(GL)이 채워지는 데에 충분한 폭을 가져야한다. 따라서, 상기 그루브에 의해 분리된 셀 스트링들을 형성하는 경우 상기 그루브가 차지하는 면적때문에 고집적화된 소자를 구현하는 데에 제한이 있었다. 그러나, 본 발명의 실시예들에 따르면, 상기 상부 선택 게이트 패턴을 분리하여 분리된 셀 스트링들이 형성될 수 있다. 따라서, 상기 그루브의 개수가 감소될 수 있다. 이에 의해, 고집적화에 유리한 반도체 소자가 구현될 수 있다.
도 2e를 참조하면, 상기 활성 패턴들(121) 및 상부 절연막(119) 상에 형성된 상기 게이트 유전패턴(125) 및 게이트막(GL)이 제거되어, 상기 활성 패턴들(121)의 상부면 및 상부 절연막(119)의 상부면이 노출될 수 있다. 상기 게이트 유전패 턴(125) 및 게이트막(GL)의 제거는 화학적기계적 연마공정에 의해 수행될 수 있다.
상기 그루브(123) 내의 게이트막(GL)이 식각되어, 게이트 패턴들(GSG, CG, SSG)이 형성될 수 있다. 상기 게이트 패턴들(GSG, CG, SSG) 중 가장 기판(100)에 인접한 게이트 패턴(GSG)은 하부 선택 게이트 패턴이고, 상기 기판(100)으로부터 가장 멀리있는 게이트 패턴(SSG)은 상부 선택 게이트 패턴일 수 있다. 상기 하부 선택 게이트 패턴(GSG)과 상부 선택 게이트 패턴(SSG) 사이의 패턴들(CG)은 셀 게이트 패턴들(CG)일 수 있다. 상기 게이트 패턴들(GSG, CG, SSG)은 상기 빈공간 내에 잔류하는 상기 게이트막(GL)일 수 있다. 상기 그루브(123) 내의 게이트막(GL)은, 상기 상부 절연막(129) 및 상기 활성 패턴을 덮는 마스크를 형성한 후, 상기 마스크를 식각 마스크로 사용한 이방성 식각 공정을 수행하여 제거될 수 있다. 상기 이방성 식각 공정 이후, 상기 게이트막(GL)에 대한 등방성 식각 공정이 더 수행될 수 있다. 상기 등방성 식각 공정은, 상기 빈 공간들 사이의 절연막들의 측벽들 상에 잔류하는 게이트 막(GL)을 제거하는 공정일 수 있다. 상기 등방성 식각 공정에 의해, 상기 빈 공간 내에 형성되는 게이트 패턴들(GSG, CG, SSG)은 완전히 분리될 수 있다. 상기 게이트막(GL)이 제거된 상기 개구부(123) 내에는 구조물간 절연패턴(124)이 형성될 수 있다.
도 2f를 참조하면, 상기 활성 패턴들(121) 상에 층간 절연막(131)이 형성된다. 상기 층간 절연막(131) 내에 상기 도펀트 영역(122)을 노출시키는 콘택 홀이 형성된다. 상기 콘택 홀 내에 상기 도펀트 영역(122)과 전기적으로 연결되는 비트라인 콘택(133)이 형성된다. 상기 비트라인 콘택(133)은 상기 콘택 홀을 채울 수 있다. 상기 층간 절연막(133) 및 상기 비트라인 콘택(133) 상에 도전막을 형성한다. 이후, 상기 도전막을 패터닝하여 비트 라인(134)을 형성한다. 상기 비트 라인(134)은 상기 제2 방향으로 연장되는 라인 형태일 수 있다. 상기 비트 라인(134)은 상기 비트라인 콘택(133)에 의해 상기 도펀트 영역(122)과 전기적으로 연결될 수 있다.
도 1 및 도 3a 내지 도 3e를 참조하여, 본 발명의 일 실시예에 따른 반도체 소자의 형성방법의 다른 예가 설명된다. 도 3a 내지 도 3e는 도 1의 Ⅰ-Ⅰ'을 따라 취한 공정 단면도들이다. 도 3a 내지 도 3e에서 앞서 설명한 도 2a 내지 도 2f와 동일한 구성요소에 대해서는 동일한 도면 부호를 사용하였다. 이하에서는, 상술한 도 2a 내지 도 2f와 상이한 구성 요소 및 형성방법을 위주로 반도체 소자의 형성방법이 설명된다.
도 3a를 참조하면, 기판(100) 상에 절연막들(112, 114, 119) 및 희생막들(113, 115, 117)을 교대로 적층한다. 본 실시예에서는 도 2a에 도시된 바와 달리, 최상부의 희생막(117)을 분리하는 공정이 수행되지 않을 수 있다.
도 3b를 참조하면, 상기 절연막들(112, 114, 119) 및 희생막들(113, 115, 117)을 관통하는 활성 패턴들(121)을 형성한다. 상기 활성 패턴들(121)의 최상부 내에 도펀트 영역(122)이 형성될 수 있다. 이후, 상기 절연막들(112, 114, 119) 및 희생막들(113, 115, 117)을 패터닝하여 예비 게이트 적층 구조물들을 형성한다. 상기 예비 게이트 적층 구조물들 사이에는 그루브(123)가 존재한다. 상기 그루브는 상기 예비 게이트 적층 구조물들 사이에 상기 제1 방향으로 연장하는 빈공간일 수 있다. 상기 예비 게이트 적층 구조물들 사이의 상기 기판(100) 상에 공통 소오스 영역(102)이 형성될 수 있다.
도 3c를 참조하면, 상기 희생막들(113, 115, 117)이 제거된다. 상기 희생막들(113, 115, 117)이 제거되어 형성된 빈 공간 내에 게이트 절연막(125) 및 게이트 패턴들(GSG, CG, SSGa)이 형성된다. 최상부에 형성되는 게이트 패턴(SSGa), 즉, 상부 선택 게이트 패턴(SSGa)은 도 2c와 달리, 하나의 예비 게이트 적층 구조물들 내에 하나의 막으로 존재할 수 있다.
도 3d를 참조하면, 상기 상부 선택 게이트 패턴(SSGa)이 분리될 수 있다. 상기 상부 선택 게이트 패턴(SSGa)은 이방성 식각 공정에 의해 분리될 수 있다. 상기 상부 선택 게이트 패턴(SSGa)의 측벽은 상기 예비 게이트 적층 구조물들의 측벽들에 보다 상기 기판(100)으로부터 덜 기울어질 수 있다. 이는 상기 상부 선택 게이트 패턴(SSGa)의 두께가, 상기 예비 게이트 적층 구조물들의 두께보다 얇은 것에 기인할 수 있다. 이에 의해, 상기 상부 선택 게이트 패턴(SSGa)을 분리하기 위해 요구되는 공정상 및/또는 구조상의 공간은, 상기 예비 게이트 적층 구조물들을 형성하기 위해 요구되는 공간보다 좁을 수 있다. 따라서, 보다 고집적화에 최적화된 반도체 소자가 구현될 수 있다.
분리된 한 쌍의 상부 선택 게이트 패턴들(SSGa)은 상기 제1 방향을 따라 연장하는 라인 형태일 수 있다. 상기 한 쌍의 상부 선택 게이트 패턴들(SSGa) 사이를 채우는 상부 선택 게이트간 절연패턴(118a)이 형성된다. 상기 상부 선택 게이트간 절연패턴(118)은 상기 한 쌍의 상부 선택 게이트 패턴들(SSGa)이 마주보는 측벽들과 접할 수 있다.
도 3e를 참조하면, 상기 활성 패턴(121) 상에 비트 라인(134)와 상기 활성 패턴(121)과 상기 비트 라인(134)을 전기적으로 연결하는 비트 라인 콘택(133)이 형성될 수 있다.
도 4a 내지 도 4b를 참조하여, 본 발명의 다른 실시예에 따른 반도체 소자의 형성방법이 설명된다.
도 4a를 참조하면, 도 2a와 달리 최하부의 희생막(113a)이 분리되어 형성될 수 있다. 상기 희생막(113a)은 제1 방향으로 분리될 수 있다. 도 4a에 도시된 구조는, 상기 기판(100) 상에 절연막(112) 및 희생막을 형성한 후, 상기 희생막의 일부를 이방성 식각 하여 형성될 수 있다. 상기 분리된 희생막들(113a) 사이에 하부 선택 게이트간 절연패턴(114a)가 형성될 수 있다. 이후, 분리된 상기 희생막(113a) 상에 절연막들(114) 및 희생막들(115, 117)을 교대로 적층할 수 있다. 이후, 도 2a 내지 도 2f를 참조하여 설명된 방법과 동일한 방법으로 도 4b에 도시된 반도체 소자가 형성될 수 있다.
상술된 제1 및 제2 실시예들에 따른 반도체 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)에 구현될 수 있다. 예를 들면, 본 발명의 실시예에 따른 반도체 기억 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다. 본 발명의 실시예들에 따른 반도체 기억 소자가 실장된 패키지는 상기 반도체 기억 소자를 제어하는 컨트롤러 및/또는 논리 소자등을 더 포함할 수도 있다.
도 5는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 5를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 상기 기억 장치(1130)는 상술된 제1 및 제2 실시예들에 개시된 반도체 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1130)는 다른 형태의 반도체 기억 소자(ex, 플래쉬 기억 소자, 디램 소자 및/또는 에스램 소자등)를 더 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 소자를 포함하는 메모리 카드를 나타내는 블록도이다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상기 기억 장치(1210)는 상술된 제1 및 제2 실시예들에 개시된 반도체 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1210)는 다른 형태의 반도체 기억 소자(ex, 플래쉬 기억 소자, 디램 소자 및/ 또는 에스램 소자등)를 더 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 플로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스트(SSD, Solid State Disk)로도 구현될 수 있다.
도 1은 본 발명의 실시예들을 설명하기 위한 반도체 소자의 평면도이다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 반도체 소자의 형성방법을 설명하기 위한 단면도들이다.
도 3a 및 도 3b는 본 발명의 다른 실시예에 따른 반도체 소자의 형성방법을 설명하기 위한 단면도들이다.
도 4a 내지 도 4e는 본 발명의 또 다른 실시예에 따른 반도체 소자의 형성방법을 설명하기 위한 단면도들이다.
도 5는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 소자를 포함하는 메모리 카드를 나타내는 블록도이다.

Claims (10)

  1. 반도체 기판 상에 교대로 적층된 복수의 셀 게이트 패턴들 및 절연 패턴들을 포함하며 제1 방향으로 연장되는 게이트 적층구조물;
    상기 게이트 적층구조물을 관통하며 상기 제1 방향에 교차하는 제2 방향으로 서로 이격된 활성 패턴들; 및
    상기 셀 게이트 패턴들과 상기 활성 패턴들 사이에 개재되며, 상기 셀 게이트 패턴들의 상부면 및 하부면 상으로 연장되는 게이트 유전패턴을 포함하되,
    상기 활성 패턴들은 상기 게이트 적층구조물 내의 상기 셀 게이트 패턴들을 공유하는 반도체 소자.
  2. 청구항 1에 있어서,
    상기 게이트 적층구조물은, 최상부의 셀 게이트 패턴 상에 상기 제1 방향으로 연장되는 한 쌍의 상부 선택 게이트 패턴들을 더 포함하되,
    상기 한 쌍의 상부 선택 게이트 패턴들은 상기 제2 방향으로 서로 이격되어 배치되는 반도체 소자.
  3. 청구항 2에 있어서,
    상기 게이트 적층구조물은 최하부의 셀 게이트 패턴과 상기 반도체 기판 사이에 상기 제1 방향으로 연장되는 하부 선택 게이트 패턴들을 더 포함하되,
    상기 한 쌍의 하부 선택 게이트 패턴들은 상기 제2 방향으로 서로 이격되어 배치되는 반도체 소자.
  4. 청구항 2에 있어서,
    상기 기판 상에 상기 게이트 적층구조물들과 상기 제2 방향으로 이격된 다른 게이트 적층 구조물들을 더 포함하되, 상기 한 쌍의 상부 선택 게이트 패턴들 사이의 간격은 상기 게이트 적층구조물들 사이의 간격보다 좁은 반도체 소자.
  5. 청구항 4에 있어서,
    상기 게이트 적층 구조물들 사이의 상기 기판 내에 공통 소오스 영역을 더 포함하는 반도체 소자.
  6. 청구항 2에 있어서,
    상기 활성 패턴들은, 상기 한 쌍의 상부 선택 게이트 패턴들을 관통하며 상기 제1 방향을 따라 배열되는 반도체 소자.
  7. 청구항 2에 있어서,
    상기 게이트 유전패턴은 상기 한 쌍의 상부 선택 게이트 패턴들이 서로 마주보는 측벽들 상으로 연장되는 반도체 소자.
  8. 청구항 2에 있어서,
    상기 게이트 적층 구조물의 측벽은 상기 기판의 상부면의 법선과의 각도가 0°보다 큰 반도체 소자.
  9. 청구항 8에 있어서,
    상기 한 쌍의 상부 선택 게이트 패턴들의 측벽들과 상기 기판의 상부면의 법선 사이의 각도는, 상기 게이트 적층 구조물의 측벽과 상기 기판의 상부면의 법선 사이의 각도보다 작은 반도체 소자.
  10. 청구항 1에 있어서,
    상기 게이트 유전 패턴은 산화막-질화막-산화막을 포함하는 반도체 소자.
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