KR20170046892A - 수직형 메모리 장치 및 이의 제조 방법 - Google Patents

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Abstract

수직형 메모리 장치는 기판, 기판의 상면에 대해 수직 방향으로 연장하는 복수의 채널들, 채널들을 감싸며 수직 방향으로 서로 이격되어 적층되는 복수의 비금속 게이트 패턴들, 비금속 게이트 패턴들 각각을 둘러싸며 상기 수직 방향으로 서로 이격되어 적층되는 복수의 금속 게이트 패턴들을 포함한다. 비금속 게이트 패턴 및 금속 게이트 패턴의 조합에 의해 수직형 메모리 장치의 기계적, 전기적 안정성이 향상될 수 있다.

Description

수직형 메모리 장치 및 이의 제조 방법{VERTICAL MEMORY DEVICES AND METHODS OF MANUFACTURING THE SAME}
본 발명은 수직형 메모리 장치 및 이의 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 게이트 라인들이 수직 방향으로 적층되는 수직형 메모리 장치 및 이의 제조 방법에 관한 것이다.
최근, 메모리 장치의 고집적화를 위해 기판 표면으로부터 수직하게 메모리 셀들이 적층되는 수직형 메모리 장치가 개발되고 있다. 상기 수직형 메모리 장치에서는 기판 상면에서 수직하게 돌출된 기둥 또는 실린더 형상의 채널이 구비되며 상기 채널에 접하는 복수의 게이트 라인들 및 절연막들이 적층될 수 있다.
상기 수직형 메모리 장치의 용량을 보다 높이기 위해, 수직 방향으로 더 많은 상기 게이트 라인들 및 절연막들을 적층시킬 수 있으나, 이에 따라 상기 수직형 메모리 장치의 전기적, 기계적 신뢰성 확보가 필요하다.
본 발명의 일 과제는 향상된 전기적, 기계적 특성을 갖는 수직형 메모리 장치를 제공하는 것이다.
본 발명의 일 과제는 향상된 기계적, 전기적 특성을 갖는 수직형 메모리 장치의 제조 방법을 제공하는 것이다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 수직형 메모리 장치는 기판, 상기 기판의 상면으로부터 수직 방향으로 서로 이격되어 적층되며 각각 수평 방향으로 돌출된 계단부들을 포함하는 게이트 라인들, 적어도 하나의 상기 게이트 라인의 상기 계단부와 중첩되며 도전 물질을 포함하는 식각 저지막, 상기 게이트 라인들을 상기 수직 방향으로 관통하는 채널들, 및 상기 식각 저지막을 관통하며 상기 게이트 라인들의 상기 계단부들 상에 배열되는 콘택들을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 상기 게이트 라인들에 의해 상기 수직 방향으로 서로 이격되어 적층되며 각각 상기 수평 방향으로 돌출된 계단부들을 포함하는 층간 절연 패턴들을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 식각 저지막은 상기 층간 절연 패턴들의 상기 계단부들을 따라 형성되며 산화물을 포함하는 제1 식각 저지막, 및 상기 제1 식각 저지막 상에 형성되며 상기 도전 물질을 포함하는 제2 식각 저지막을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 식각 저지막은 상기 게이트 라인들과 동일한 금속을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 식각 저지막은 상기 층간 절연 패턴들과 동일한 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 식각 저지막은 상기 층간 절연 패턴들의 상기 계단부들마다 분리되어 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 콘택들은 상기 식각 저지막과 물리적으로 분리될 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 상기 콘택들 각각을 감싸는 콘택 스페이서를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 식각 저지막은 상기 게이트 라인들 중 일부의 게이트 라인의 상기 계단부를 커버할 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 라인들은 상기 기판의 상기 상면으로부터 순차적으로 적층된 그라운드 선택 라인(Ground Selection Line: GSL), 워드 라인들(word lines) 및 스트링 선택 라인(String Selection Line: SSL)을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 식각 저지막은 상기 게이트 라인들 중 상기 GSL 및 상기 워드 라인들의 상기 계단부들만을 커버할 수 있다.
예시적인 실시예들에 있어서, 상기 식각 저지막은 상기 워드 라인들 중 특정 워드 라인의 상기 계단부만을 커버할 수 있다.
예시적인 실시예들에 있어서, 상기 기판은 상기 채널들이 배치되는 셀 영역, 상기 게이트 라인들의 상기 계단부들이 배치되는 확장 영역, 및 주변 회로 영역을 포함할 수 있다. 상기 식각 저지막은 상기 셀 영역 및 상기 확장 영역 상에만 배치될 수 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 수직형 메모리 장치는 기판, 상기 기판의 상면에 대해 수직 방향으로 서로 이격되어 적층되는 게이트 라인들, 상기 게이트 라인들에 의해 상기 수직 방향으로 서로 이격되어 배치되는 층간 절연 패턴들, 및 상기 층간 절연 패턴들 및 상기 게이트 라인들을 상기 수직 방향으로 관통하는 채널들을 포함하는 게이트 라인 적층체, 절연 물질을 포함하며 상기 게이트 라인 적층체 상에 형성된 제1 식각 저지막, 도전 물질을 포함하며 상기 제1 식각 저지막 상에 형성된 제2 식각 저지막, 및 상기 제2 식각 저지막 및 상기 제1 식각 저지막을 관통하여 상기 게이트 라인들과 연결되는 콘택들을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 라인 적층체의 상기 층간 절연 패턴들 및 상기 게이트 라인들은 상기 수직 방향으로 계단 형상으로 적층되어 수평 방향으로 돌출된 계단부들을 포함할 수 있다. 상기 게이트 라인의 계단부는 상기 층간 절연 패턴의 계단부에 의해 커버될 수 있다.
예시적인 실시예들에 있어서, 상기 층간 절연 패턴들은 상기 게이트 라인들 중 최상층의 게이트 라인을 커버하는 최상층의 층간 절연 패턴을 포함할 수 있다. 상기 제1 식각 저지막은 상기 최상층의 층간 절연 패턴의 상면으로부터 상기 계단부들의 표면들을 따라 연속적으로 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 상기 콘택들 및 상기 제2 식각 저지막을 서로 절연시키는 스페이서들을 더 포함할 수 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법에 있어서, 기판 상에 층간 절연막들 및 희생막들을 교대로 반복적으로 적층하여 몰드 구조물을 형성할 수 있다. 상기 몰드 구조물의 측부를 단계적으로 식각하여 계단형 몰드 구조물을 형성할 수 있다. 상기 계단형 몰드 구조물 상에 제1 식각 저지막을 형성할 수 있다. 상기 제1 식각 저지막 상에 예비 제2 식각 저지막을 형성할 수 있다. 상기 계단형 몰드 구조물을 관통하는 채널들을 형성할 수 있다. 상기 계단형 몰드 구조물을 절단하는 개구부를 형성할 수 있다. 상기 개구부를 통해 상기 희생막들 및 상기 예비 제2 식각 저지막을 제거할 수 있다. 상기 희생막들이 제거된 공간에 게이트 라인들을 형성할 수 있다. 상기 예비 제2 식각 저지막이 제거된 공간에 제2 식각 저지막을 형성할 수 있다. 상기 제2 식각 저지막 및 상기 제1 식각 저지막을 관통하여 상기 게이트 라인들과 연결되는 콘택들을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 층간 절연막들 및 상기 제1 식각 저지막은 산화물을 포함할 수 있다. 상기 희생막들 및 상기 예비 제2 식각 저지막은 질화물을 포함할 수 있다. 상기 게이트 라인들 및 상기 제2 식각 저지막은 동일한 도전 물질을 포함하도록 동일한 증착 공정을 통해 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 예비 제2 식각 저지막 상에 포토레지스트 패턴을 형성할 수 있다. 상기 포토레지스트 패턴을 사용하여 상기 예비 제2 식각 저지막 및 상기 제1 식각 저지막을 부분적으로 제거할 수 있다.
전술한 바와 같이 예시적인 실시예들에 따르면, 게이트 라인 적층체의 표면에 산화물을 포함하는 제1 식각 저지막 및 게이트 라인과 실질적으로 동일한 도전 물질을 포함하는 제2 식각 저지막이 형성될 수 있다. 층간 절연막 및 상기 게이트 라인의 적층 구조와 실질적으로 동일하거나 유사한 구조의 식각 저지막을 형성함에 따라, 각 게이트 라인의 계단부를 노출시키는 콘택 홀 형성 시 예를 들면, 하부 워드 라인들의 식각 선택비 열화로 인한 손상을 방지할 수 있다.
다만, 본 발명의 과제 및 효과는 상기 언급한 바에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1 내지 도 3은 예시적인 실시예들에 따른 수직형 메모리 장치를 나타내는 평면도 및 단면도들이다.
도 4 내지 도 30는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 평면도 및 단면도들이다.
도 31은 예시적인 실시예들에 따른 수직형 메모리 장치를 나타내는 단면도이다.
도 32 내지 도 34는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 35는 예시적인 실시예들에 따른 수직형 메모리 장치를 나타내는 단면도이다.
도 36 및 도 37는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 38은 예시적인 실시예들에 따른 수직형 메모리 장치를 나타내는 단면도이다.
도 39 내지 도 41은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 42 및 도 43은 예시적인 실시예들에 따른 수직형 메모리 장치를 나타내는 단면도들이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
그러나, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
첨부된 도면에 있어서, 기판, 층(막), 영역, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 기판, 각 층(막), 영역, 전극, 구조물들 또는 패턴들 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 직접 기판, 각 층(막), 영역, 구조물 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴들 또는 다른 구조물이 기판 상에 추가적으로 형성될 수 있다. 또한, 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들이 "제1", "제2", "제3" 및/또는 "예비"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들을 구분하기 위한 것이다. 따라서 "제1", "제2", "제3" 및/또는 "예비"는 각 층(막), 영역, 전극, 패턴들 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미로 해석될 수 있으며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1 내지 도 3은 예시적인 실시예들에 따른 수직형 메모리 장치를 나타내는 평면도 및 단면도들이다.
구체적으로, 도 1은 상기 수직형 메모리 장치의 평면도이다. 도 2 및 도 3은 각각 도 1에 표시된 I-I'라인 및 II-II'라인을 따라 제1 방향으로 절단한 단면도들이다.
도 1 내지 도 3 에서, 기판 상면으로부터 실질적으로 수직하게 돌출되는 방향을 상기 제1 방향으로 정의한다. 상기 기판 상면에 평행하면서 서로 교차하는 두 방향을 각각 제2 방향 및 제3 방향으로 정의한다. 예를 들면, 상기 제2 방향 및 상기 제3 방향은 실질적으로 서로 수직하게 교차할 수 있다. 도면상에 화살표로 표시된 방향과 이의 반대 방향은 동일 방향으로 설명한다. 전술한 방향에 대한 정의는 이후 모든 도면들에서 동일하게 적용될 수 있다.
설명의 편의를 위해, 도 1에서는 일부 절연성 구조물들의 도시는 생략되었다.
도 1 내지 도 3을 참조하면, 상기 수직형 메모리 장치는 기판(100)의 상면으로부터 상기 제1 방향으로 돌출되어 연장하며 채널(144), 유전막 구조물(142) 및 매립 절연 패턴(146)을 포함하는 수직 채널 구조체, 상기 수직 채널 구조체를 감싸며 상기 제1 방향을 따라 계단형으로 적층되는 게이트 라인들(160), 및 게이트 라인들(160)과 전기적으로 연결되는 콘택들(197)을 포함할 수 있다. 콘택들(197)은 몰드 보호막(130), 제2 식각 저지막 패턴(165), 제1 식각 저지막 패턴(112) 및 각 층의 층간 절연 패턴(106)을 관통하며, 각 층의 게이트 라인(160)의 계단부와 전기적으로 연결 또는 접촉될 수 있다.
기판(100)은 예를 들어 실리콘, 게르마늄과 같은 반도체 물질을 포함할 수 있다. 일부 실시예들에 있어서, 기판(100)은 단결정 실리콘을 포함할 수 있다. 예를 들면, 기판(100)은 상기 수직형 메모리 장치의 p형 웰(well)을 포함할 수 있다.
기판(100)은 제1 영역(I), 제2 영역(II) 및 제3 영역(III)을 포함할 수 있다. 예시적인 실시예들에 따르면, 제1 영역(I), 제2 영역(II) 및 제3 영역(III)은 각각 상기 수직형 메모리 장치의 셀 영역, 확장 영역 및 주변 회로 영역에 해당될 수 있다.
상기 셀 영역에는 상기 수직형 메모리 장치의 메모리 셀들이 배치될 수 있다. 예를 들면, 상기 수직 채널 구조체 및 이를 감싸는 게이트 라인들(160)에 의해 셀 스트링이 정의될 수 있다. 상기 확장 영역에는 게이트 라인들(160)이 상기 제2 방향으로 돌출되어 정의되는 계단부들이 배치될 수 있다. 상기 주변 회로 영역에는 상기 수직형 메모리 장치의 구동을 위한 주변 회로들(도시되지 않음)이 배치될 수 있다.
일부 실시예들에 있어서, 한 쌍의 제2 영역들(II)이 제1 영역(I)을 사이에 두고 대칭적으로 배치될 수 있다.
채널(144), 유전막 구조물(142) 및 매립 절연 패턴(146)을 포함하는 상기 수직 채널 구조체는 게이트 라인들(160) 및 층간 절연 패턴들(106)을 관통하며 상기 제1 방향으로 연장될 수 있다.
채널(144)은 기판(100)의 제1 영역(I) 상에 배치될 수 있다. 채널(144)은 내부가 빈 실린더(cylinder) 형상 혹은 컵(cup) 형상을 가질 수 있다. 채널(144)은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있으며, 일부 영역에 붕소(B)와 같은 p형 불순물을 포함할 수도 있다.
채널(144)의 내부 공간에는 필라(pillar) 형상 혹은 속이 찬 원기둥 형상을 갖는 매립 절연 패턴(146)이 형성될 수 있다. 매립 절연 패턴(146)은 실리콘 산화물과 같은 절연물질을 포함할 수 있다. 일 실시예에 있어서, 채널(144)은 필라 혹은 속이 찬 원기둥 형상을 가질 수도 있으며. 이 경우, 매립 절연 패턴(146)은 생략될 수 있다.
유전막 구조물(142)은 채널(144)의 외측벽을 감싸며, 실질적으로 스트로우(straw) 형상을 가질 수 있다.
유전막 구조물(142)은 구체적으로 도시하지는 않았으나, 채널(144)의 상기 외측벽으로부터 순차적으로 적층된 터널 절연막, 전하 저장막 및 블로킹막을 포함할 수 있다. 상기 블로킹막은 실리콘 산화물, 또는 하프늄 산화물 혹은 알루미늄 산화물과 같은 금속 산화물을 포함할 수 있다. 상기 전하 저장막은 실리콘 질화물과 같은 질화물 또는 금속 산화물을 포함할 수 있으며, 상기 터널 절연막은 실리콘 산화물과 같은 산화물을 포함할 수 있다. 일부 실시예들에 있어서, 유전막 구조물(120)은 산화막-질화막-산화막이 순차적으로 적층된 ONO(Oxide-Nitride-Oxide) 적층 구조를 가질 수 있다.
도 2 및 도 3에 도시된 바와 같이, 기판(100)의 상면 및 상기 수직 채널 구조체 사이에는 반도체 패턴(140)이 더 포함될 수 있다. 예시적인 실시예들에 따르면, 게이트 라인들(160) 및 층간 절연 패턴들(106)을 상기 제1 방향으로 관통하며, 기판(100)의 상기 상면을 노출시키는 채널 홀이 형성될 수 있다. 반도체 패턴(140)은 상기 채널 홀의 저부에 배치되어 기판(100)의 상기 상면과 접촉할 수 있다. 채널(144)은 반도체 패턴(140)의 상면 상에 배치되며, 유전막 구조물(142)은 반도체 패턴(140)의 상기 상면의 주변부 상에 배치될 수 있다.
유전막 구조물(142), 채널(144) 및 매립 절연 패턴(146) 상에는 패드(148)가 형성될 수 있다. 예를 들면, 패드(148)는 상기 각 채널 홀의 상부를 캡핑(capping)할 수 있다.
패드(148)는 예를 들면, 상기 수직형 메모리 장치의 비트 라인과 전기적으로 연결되며, 채널(144) 내로 전하를 이동시키는 소스/드레인으로 기능할 수 있다. 반도체 패턴(140) 및 패드(148)는 폴리실리콘 또는 단결정 실리콘을 포함할 수 있다. 일부 실시예들에 있어서, 패드(148)는 인(P), 비소(As) 등과 같은 n형 불순물을 더 포함할 수도 있다.
예시적인 실시예들에 따르면, 복수의 패드들(148)이 제1 영역(I)에서 상기 제2 방향을 따라 배열되어 패드 행이 정의될 수 있으며, 복수의 상기 패드 행들이 상기 제3 방향을 따라 배열될 수 있다. 도 1에서는 설명의 편의를 위해 각 패드 행 마다 하나의 패드(148) 만이 도시되었다.
상기 수직 채널 구조체 역시 패드(148)의 배열에 따라 배치될 수 있다. 예를 들면, 복수의 상기 수직 채널 구조체들이 제1 영역(I)에서 상기 제2 방향으로 배열되어 채널 행이 정의될 수 있으며, 상기 제3 방향을 따라 복수의 상기 채널 행들이 배치될 수 있다.
게이트 라인들(160, 예를 들면 160a 내지 160h)은 유전막 구조물(142) 또는 반도체 패턴(140)의 외측벽 상에 형성되어 상기 제1 방향을 따라 서로 이격되도록 적층될 수 있다. 예시적인 실시예들에 따르면, 각 게이트 라인(160)은 적어도 일 이상의 상기 채널 행에 포함된 채널들(144) 또는 상기 수직 채널 구조체들을 부분적으로 둘러싸면서 상기 제2 방향으로 연장될 수 있다.
일부 실시예들에 있어서, 하나의 게이트 라인(160)이 예를 들면, 4개의 상기 패드 행들에 대응되어 형성된 상기 채널 행들을 둘러싸며 연장할 수 있다. 이 경우, 4개의 상기 채널 행들과 이를 둘러싸는 게이트 라인들(160)에 의해 게이트 라인 적층체가 정의될 수 있다. 복수의 상기 게이트 라인 적층체들이 상기 제3 방향을 따라 배열될 수 있다.
예시적인 실시예들에 따르면, 게이트 라인들(160)은 기판(100)의 상기 상면으로부터 상기 제1 방향을 따라 길이 혹은 너비가 감소하는 형상으로 적층될 수 있다. 예를 들면, 도 1 및 도 2에 도시된 바와 같이, 복수의 게이트 라인들(160)은 상기 제1 방향을 따라 피라미드 형상 또는 계단 형상으로 적층될 수 있다.
이에 따라, 각 층의 게이트 라인(160)은 상층의 게이트 라인(160)으로부터 상기 제2 방향으로 돌출된 계단부를 포함할 수 있으며, 각 층의 게이트 라인(160)의 상기 계단부는 콘택(197)이 안착되기 위한 콘택 패드로 제공될 수 있다. 상기 계단부들은 제2 영역(II) 내에 분포될 수 있다.
게이트 라인들(160)은 그라운드 선택 라인(Ground Selection Line: GSL), 워드 라인(word line) 및 스트링 선택 라인(String Selection Line: SSL)을 포함할 수 있다. 예를 들면, 최하층의 게이트 라인(160a)은 상기 GSL로 제공될 수 있으며, 최상층의 게이트 라인(160h)은 상기 SSL로 제공될 수 있다. 상기 GSL 및 SSL 사이의 게이트 라인들(160b 내지 160g)은 상기 워드 라인으로 제공될 수 있다.
GSL(예를 들면, 160a)은 반도체 패턴(140)의 측부를 감싸며 연장될 수 있다. 상기 워드 라인들(예를 들면, 160b 내지 160g) 및 SSL(160h)은 채널(144) 또는 유전막 구조물(142)의 측부를 감싸며 연장될 수 있다.
도 1 내지 도 3에서는 설명의 편의를 위해, 게이트 라인들(160)이 총 8개 층에 배치되는 것으로 도시되었으나, 게이트 라인들(160)은 회로 설계 디자인 및/또는 상기 수직형 메모리 장치의 용량 또는 집적도를 고려하여 16개 층, 24개 층, 32개 층, 48개 층 등과 같은 고층 구조로 적층될 수도 있다. 또한, 상기 SSL은 2층 이상의 구조를 가질 수도 있다.
게이트 라인(160)은 예를 들면, 텅스텐과 같은 금속, 금속 실리사이드 및/또는 금속 질화물을 포함할 수 있다. 일부 예시적인 실시예들에 있어서, 게이트 라인(160)은 텅스텐을 포함할 수 있다. 일부 실시예들에 있어서, 게이트 라인(160)은 예를 들면, 텅스텐 질화물/텅스텐과 같은 금속 질화물/금속의 복층 구조를 가질 수도 있다.
상기 게이트 라인 적층체는 층간 절연 패턴들(106, 예를 들면 106a 내지 106i)을 더 포함할 수 있다. 층간 절연 패턴들(106)은 상기 제1 방향을 따라 인접하는 게이트 라인들(160) 사이에 형성될 수 있다.
최하층의 층간 절연 패턴(106a)은 기판(100)의 상기 상면 및 GSL(160a) 사이에 형성될 수 있다. 도 2에 도시된 바와 같이, 최하층의 층간 절연 패턴(106a)은 기판(100)의 제1 영역(I) 및 제2 영역(II)을 커버할 수 있다. 일부 실시예들에 있어서, 최하층의 층간 절연 패턴(106a)은 기판(100)의 제1 영역(I), 제2 영역(II) 및 제3 영역(III)을 공통적으로 커버할 수도 있다. 최상층의 층간 절연 패턴(106i)은 예를 들면, SSL(160h) 상에 배치될 수 있다.
층간 절연 패턴(106)은 실리콘 산화물, 실리콘 산탄화물 혹은 실리콘 산불화물과 같은 산화물 계열의 물질을 포함할 수 있다. 층간 절연 패턴들(106)에 의해 하나의 상기 게이트 라인 적층체에 포함되는 게이트 라인들(160)이 서로 절연될 수 있다. 층간 절연 패턴들(106)은 게이트 라인들(160)과 실질적으로 동일하거나 유사한 피라미드 형상 또는 계단 형상으로 상기 제1 방향을 따라 적층될 수 있다.
따라서, 각 층의 층간 절연 패턴(106) 역시 제2 영역(II)에서 상기 제2 방향으로 돌출된 계단부를 포함할 수 있다. 예를 들면, 게이트 라인(160)의 상기 계단부의 상면은 층간 절연 패턴(106)의 상기 계단부에 의해 각각 커버될 수 있다.
예시적인 실시예들에 따르면, 상기 게이트 라인 적층체 상에 제1 식각 저지막 패턴(112) 및 제2 식각 저지막 패턴(165)을 포함하는 복층 구조의 식각 저지막 패턴이 형성될 수 있다.
제1 식각 저지막 패턴(112)은 층간 절연막 패턴들(106)의 상면들, 층간 절연 패턴들(106)의 상기 제2 방향으로의 측벽들, 및 게이트 라인들(160)의 상기 제2 방향으로의 측벽들을 따라 컨포멀하게 형성될 수 있다. 일부 실시예들에 있어서, 제1 식각 저지막 패턴(112)은 층간 절연 패턴들(106) 및 게이트 라인들(160)의 상기 제3 방향으로의 측벽들 상에는 실질적으로 형성되지 않을 수 있다.
예시적인 실시예들에 따르면, 제1 식각 저지막 패턴(112)은 상기 게이트 라인 적층체에 속한 층간 절연 패턴들(106) 및 게이트 라인들(160)의 상기 계단부들을 모두 커버할 수 있다.
예시적인 실시예들에 따르면, 제1 식각 저지막 패턴(112)은 층간 절연 패턴(106)과 실질적으로 동일하거나 유사한 산화물을 포함할 수 있다.
제2 식각 저지막 패턴(165)는 제1 식각 저지막 패턴(112) 상에 형성될 수 있다. 예를 들면, 제2 식각 저지막 패턴(165)은 제1 식각 저지막 패턴(112)의 실질적으로 전체 상면과 접촉할 수 있다 따라서, 제2 식각 저지막 패턴(165)에 의해서도 상기 게이트 라인 적층체에 속한 층간 절연 패턴들(106) 및 게이트 라인들(160)의 상기 계단부들이 모두 커버될 수 있다.
예시적인 실시예들에 따르면, 제2 식각 저지막 패턴(165)은 게이트 라인(160)과 실질적으로 동일한 도전 물질을 포함할 수 있다. 일부 실시예들에 있어서, 게이트 라인(160) 및 제2 식각 저지막 패턴(165)은 모두 텅스텐을 포함할 수 있다.
일부 실시예들에 있어서, 상기 수직 채널 구조체는 제1 영역(I) 상에서 제2 및 제1 식각 저지막 패턴들(165, 112)을 관통할 수 있다.
몰드 보호막(130)은 기판(100) 상에 형성되어 상기 게이트 라인 적층체를 커버할 수 있다. 예시적인 실시예들에 따르면, 몰드 보호막(130)은 제1 영역(I), 제2 영역(II) 및 제3 영역(III)을 공통적으로 커버하며, 기판(100)의 상기 상면 및 2 식각 저지막 패턴(165)의 상면 상에 형성될 수 있다.
일부 실시예들에 있어서, 최하층의 층간 절연 패턴(106a)이 제3 영역(III)까지 연장되는 경우, 몰드 보호막(130)은 최하층의 층간 절연 패턴(106a)의 상면 상에 형성될 수 있다.
예시적인 실시예들에 따르면, 몰드 보호막(130)은 층간 절연 패턴(106) 및/또는 제1 식각 저지막 패턴(112)과 실질적으로 동일하거나 유사한 산화물(예를 들면, 실리콘 산화물)을 포함할 수 있다.
상기 게이트 라인 적층체들 사이에는 커팅 패턴(170)이 배치될 수 있다. 예를 들면, 커팅 패턴(170)은 게이트 라인들(160), 층간 절연막 패턴들(106), 상기 식각 저지막 패턴 및 몰드 보호막(130)을 절단하며 상기 제2 방향으로 연장하는 펜스(fence) 형상을 가질 수 있다. 커팅 패턴(170)에 의해 소정의 개수의 상기 채널 행들(예를 들면, 4개의 채널 행들)이 포함되는 상기 게이트 라인 적층체가 정의될 수 있다.
커팅 패턴(170)은 예를 들면, 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
커팅 패턴(170) 아래의 기판(100) 상부에는 불순물 영역(101, 도 3 참조)이 형성될 수 있다. 불순물 영역(101)은 예를 들면, n형 불순물을 포함할 수 있다. 일부 실시예들에 있어서, 불순물 영역(101)은 상기 제2 방향으로 연장하며, 상기 수직형 메모리 장치의 공통 소오스 라인(common source line: CSL)으로 제공될 수 있다.
일부 실시예들에 있어서, 커팅 패턴(170)을 관통하며 불순물 영역(101)과 전기적으로 연결되는 CSL 콘택 또는 CSL 패턴이 더 형성될 수도 있다.
콘택들(197)은 예를 들면, 제2 영역(II) 상에서 몰드 보호막(130), 제2 식각 저지막 패턴(165), 제1 식각 저지막 패턴(112) 및 각 층의 층간 절연 패턴(106)의 상기 계단부를 관통할 수 있다. 콘택들(197)은 각 층의 게이트 라인(160)의 상기 계단부 상에 안착되며, 상기 계단부와 접촉 또는 전기적으로 연결될 수 있다.
일부 실시예들에 있어서, 도 2에 도시된 바와 같이, 콘택들(197)은, 예를 들면 상기 게이트 라인 적층체의 일부 저층부의 게이트 라인들(예를 들면, GSL(160a) 및 일부 워드 라인들(106b 내지 160d))의 내부로 부분적으로 삽입될 수도 있다.
콘택들(197)은 금속, 금속 질화물, 도핑된 폴리실리콘 및/또는 금속 실리사이드를 포함할 수 있다.
콘택들(197) 각각의 측벽 상에는 콘택 스페이서(195)가 형성될 수 있다. 콘택 스페이서(195)는 콘택(197)의 측벽을 둘러싸는 스트로우 형상을 가질 수 있다. 콘택 스페이서(195)에 의해 제2 식각 저지막 패턴(165) 및 콘택(197)이 서로 절연될 수 있다.
예를 들면, 콘택 스페이서(195)는 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
일부 실시예들에 있어서, 도 1에 도시된 바와 같이, 콘택들(197)은 평면 방향에서 상기 제2 방향을 따라 실질적으로 일직선 상에 배열될 수 있다. 일부 실시에들에 있어서, 콘택들(197)은 상기 평면 방향에서 상기 제2 방향을 따라 지그재그(zigzag)로 배열될 수 있다.
일부 실시예들에 있어서, 몰드 보호막(130) 상에는 제1 영역(I) 상에서 패드들(148)과 전기적으로 연결되는 비트 라인(도시되지 않음)이 배치될 수 있다. 제2 영역(II) 상에는 콘택들(197)과 전기적으로 연결되는 배선들이 배치될 수 있다. 상기 배선들은 제3 영역(III)으로 확장되어 상기 주변 회로들과 전기적으로 연결될 수 있다.
상술한 예시적인 실시예들에 따르면, 상기 게이트 라인 적층체의 상면 및 측면을 따라 제1 식각 저지막 패턴(112) 및 제2 식각 저지막 패턴(165)을 포함하는 상기 복층 구조의 식각 저지막 패턴이 형성될 수 있다. 제1 식각 저지막 패턴(112)은 예를 들면, 층간 절연 패턴(106)과 실질적으로 동일하거나 유사한 실리콘 산화물을 포함하며, 제2 식각 저지막 패턴(165)은 게이트 라인(160)과 실질적으로 동일하거나 유사한 금속을 포함할 수 있다.
따라서, 콘택(197) 형성 시, 상기 식각 저지막을 활용하여 각 층의 게이트 라인(160)의 상기 계단부를 노출시키는 콘택 홀을 게이트 라인의 펀칭(punching), 상기 계단부의 낫-오픈(not-open) 등과 같은 불량 없이 모든 층들에서 균일하게 형성할 수 있다.
도 4 내지 도 30는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 평면도 및 단면도들이다.
구체적으로, 도 9, 도 13, 도 18 및 도 21은 상기 제조 방법을 나타내는 평면도들이다. 도 4 내지 도 8, 도 10 내지 도 12, 도 14, 도 16, 도 19, 도 23 내지 도 30은 도 9, 도 13, 도 18 및 도 21에 표시된 I-I' 라인에 의해 상기 제1 방향으로 절단한 단면도들이다. 도 15, 도 17, 도 20 및 도 22는 도 9, 도 13, 도 18 및 도 21에 표시된 II-II' 라인에 의해 상기 제1 방향으로 절단한 단면도들이다.
설명의 편의를 위해, 일부 평면도들에 있어서 절연성 구조물들의 도시는 생략되었다.
도 4를 참조하면, 기판(100) 상에 층간 절연막들(102, 예를 들면 102a 내지 102i) 및 희생막들(104, 예를 들면 104a 내지 104h)을 교대로 반복적으로 적층하여 몰드 구조물을 형성할 수 있다.
기판(100)은 예를 들어 실리콘, 게르마늄과 같은 반도체 물질을 포함할 수 있다. 예시적인 실시예들에 따르면, 기판(100)은 제1 영역(I), 제2 영역(II) 및 제3 영역(III)을 포함할 수 있다. 예를 들면, 제1 영역(I), 제2 영역(II) 및 제3 영역(III)은 각각 상기 수직형 메모리 장치의 셀 영역, 확장 영역 및 주변 회로 영역에 해당될 수 있다.
층간 절연막들(102)은 실리콘 산화물, 실리콘 탄산화물 혹은 실리콘 산불화물과 같은 산화물 계열의 물질을 사용하여 형성될 수 있다. 희생막들(104)은 층간 절연막(102)에 대해 식각 선택비를 가지며, 습식 식각 공정에 의해 용이하게 제거될 수 있는 물질을 사용하여 형성될 수 있다. 예를 들어, 희생막들(104)은 실리콘 질화물(SiN) 또는 실리콘 붕질화물(SiBN)과 같은 질화물 계열의 물질을 사용하여 형성될 수 있다.
층간 절연막(102) 및 희생막(104)은 화학 기상 증착 공정(Chemical Vapor Deposition: CVD) 공정, 플라즈마 강화 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition: PECVD) 공정, 고밀도 플라즈마-화학 기상 증착 공정(High Density Plasma Chemical Vapor Deposition: HDP-CVD) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정 또는 스퍼터링(sputtering) 공정 중 적어도 하나의 공정을 이용하여 형성될 수 있다.
일 실시예에 있어서, 최하층의 층간 절연막(102a)은 기판(100) 상면에 대해 열 산화 또는 라디칼 산화 공정을 수행하여 형성될 수도 있다.
희생막들(104)은 후속 공정을 통해 제거되어 GSL, 워드 라인 및 SSL 이 형성되는 공간을 제공할 수 있다. 따라서, 층간 절연막들(102) 및 희생막들(104)이 적층 수는 이후 형성되는 상기 GSL, 워드 라인 및 SSL이 적층되는 수에 따라 달라질 수 있다. 도 4에서는 예시적으로 희생막들(104) 및 층간 절연막들(102)이 각각 8개 층 및 9개 층으로 형성되는 것으로 도시되었으나, 상기 수직형 메모리 장치의 집적도를 고려하여 상기 적층 수는 보다 증가될 수도 있다.
도 5를 참조하면, 상기 몰드 구조물의 측부를 단계적으로 부분적으로 식각하여 계단형 몰드 구조물을 형성할 수 있다.
예를 들면, 최상층의 층간 절연막(102i) 상에 제1 영역(I)을 커버하며, 제2 영역(II)을 부분적으로 커버하는 포토 레지스트 패턴(도시되지 않음)을 형성할 수 있다. 상기 포토 레지스트 패턴을 식각 마스크로 사용하여 최상층의 층간 절연막(102i) 및 최상층의 희생막들(104h)의 양 측부들을 식각할 수 있다. 이후, 상기 포토 레지스트 패턴의 양 단부를 일부 제거하여 상기 포토 레지스트 패턴의 너비를 감소시킨 후, 이를 식각 마스크로 다시 사용하여 층간 절연막들(102i 및 102h) 및 희생막들(104h 및 104g)의 양 측부를 식각할 수 있다. 이와 유사한 방식으로, 상기 포토 레지스트 패턴의 너비를 감소시키면서, 소정의 식각량으로 식각 공정을 반복할 수 있다. 이에 따라, 도 5에 도시된 바와 같은 상기 계단형 몰드 구조물이 형성될 수 있다.
일부 실시예들에 있어서, 도 5에 도시된 바와 같이, 상기 계단형 몰드 구조물 형성 시, 제3 영역(III) 상에 형성된 최하층의 층간 절연막(102a) 부분이 함께 제거될 수 있다. 일부 실시예들에 있어서, 최하층의 층간 절연막(102a)은 실질적으로 제거되지 않고, 제3 영역(III) 상에서 잔류할 수도 있다.
상기 계단형 몰드 구조물에 포함된 각 층의 층간 절연막(102) 및 희생막(104)은 제2 영역(II) 상에서 상기 제2 방향으로 돌출된 계단부를 포함할 수 있다. 희생막(104)의 상기 계단부의 상면은 층간 절연막(102)의 상기 계단부에 의해 커버될 수 있다.
상기 계단형 몰드 구조물 형성 후, 상기 포토레지스트 패턴은 애싱(ashing) 공정 및/또는 스트립(strip) 공정을 통해 제거될 수 있다.
도 6을 참조하면, 기판(100) 상에 상기 계단형 몰드 구조물의 표면을 따라 제1 식각 저지막(110)을 형성하고, 제1 식각 저지막(110) 상에 예비 제2 식각 저지막(115)을 형성할 수 있다.
예시적인 실시예들에 따르면, 제1 식각 저지막(110)은 각 층의 층간 절연막(102)의 상면 및 측벽, 및 각 층의 희생막(104)의 측벽을 따라 컨포멀하게 형성될 수 있다. 제2 식각 저지막(115)은 제1 식각 저지막(110)과 실질적으로 동일하거나 유사한 형상으로 형성될 수 있다.
예시적인 실시예들에 따르면, 제1 식각 저지막(110)은 실리콘 산화물과 같은 산화물 계열 물질을 포함하도록 형성될 수 있다. 예를 들면, 제1 식각 저지막(110)은 층간 절연막(102)과 실질적으로 동일하거나 유사한 상기 산화물 계열 물질을 포함하도록 형성될 수 있다. 예비 제2 식각 저지막(115)은 실리콘 질화물과 같은 질화물 계열 물질을 포함하도록 형성될 수 있다. 예를 들면, 예비 제2 식각 저지막(115)은 희생막(104)과 실질적으로 동일하거나 유사한 상기 질화물 계열 물질을 포함하도록 형성될 수 있다.
제1 식각 저지막(110) 및 예비 제2 식각 저지막(115)은 예를 들면, 스텝 커버리지(step coverage) 특성이 우수한 ALD 공정 또는 스퍼터링 공정을 통해 형성될 수 있다.
도 6에서는 제1 식각 저지막(110) 및 예비 제2 식각 저지막(115)이 각각 층간 절연막(102) 및 희생막(104) 보다 얇은 두께를 갖는 것으로 도시되었으나, 제1 식각 저지막(110) 및 예비 제2 식각 저지막(115)은 각각 층간 절연막(102) 및 희생막(104)과 실질적으로 동일한 두께, 또는 보다 큰 두께를 가질 수도 있다.
도 7을 참조하면, 제3 영역(III) 상에 형성된 제1 식각 저지막(110) 및 예비 제2 식각 저지막(115) 부분들을 제거할 수 있다.
예시적인 실시예들에 따르면, 예비 제2 식각 저지막(115) 상에 제1 영역(I) 및 제2 영역(II)을 커버하는 포토레지스트 패턴(120)을 형성할 수 있다. 이후, 포토레지스트 패턴(120)을 식각 마스크로 사용하여 예비 제2 식각 저지막(115) 및 제1 식각 저지막(110)을 부분적으로 제거할 수 있다.
상기 식각 공정에 의해, 제3 영역(III) 상에서 기판(100)의 상기 상면 또는 최하층의 층간 절연막(102a)의 상면이 노출될 수 있다.
도 8을 참조하면, 기판(100) 상에 예비 제2 식각 저지막(115)을 커버하는 몰드 보호막(130)을 형성할 수 있다. 예시적인 실시예들에 있어서, 몰드 보호막(130)은 상기 계단형 몰드 구조물을 전체적으로 커버할 수 있다.
일부 실시예들에 있어서, 예를 들면 화학 기계적 연마(Chemical Mechanical Polish: CMP) 공정을 통해 몰드 보호막(130)을 상부를 평탄화할 수도 있다.
도 9 및 도 10을 참조하면, 제1 영역(I) 상에서 상기 계단형 몰드 구조물을 관통하는 채널 홀(135)을 형성할 수 있다.
예를 들면, 몰드 보호막(130) 상에 하드 마스크(도시되지 않음)를 형성하고, 상기 하드 마스크를 식각 마스크로 사용하는 건식 식각 공정을 통해 제1 영역(I)의 상기 계단형 몰드 구조물 부분의 층간 절연막들(102) 및 희생막들(104)을 식각하여 채널 홀(135)을 형성할 수 있다. 채널 홀(135)은 예비 제2 식각 저지막(115) 및 제1 식각 저지막(110)을 함께 관통할 수 있다. 채널 홀(135)은 기판(100)의 상면으로부터 상기 제1 방향으로 연장되며, 채널 홀(135)에 의해 기판(100)의 상기 상면이 노출될 수 있다. 상기 하드 마스크는 예를 들면, 실리콘 계열 또는 탄소 계열의 스핀-온 하드 마스크(Spin on Hard Mask: SOH) 물질 또는 포토레지스트 물질을 사용하여 형성될 수 있다.
예시적인 실시예들에 따르면, 복수의 채널 홀들(135)이 상기 제2 방향을 따라 형성되어 채널 홀 행이 정의될 수 있으며, 복수의 상기 채널 홀 행들이 상기 제3 방향을 따라 형성될 수 있다. 상기 채널 홀 행들은 서로 다른 채널 홀 행에 포함된 채널 홀들(135)이 지그재그 형태로 배치되도록 형성될 수 있다.
채널 홀(135) 형성 후, 상기 하드 마스크는 애싱(ashing) 및/또는 스트립(strip) 공정을 통해 제거될 수 있다.
도 11을 참조하면, 각 채널 홀(135)을 채우는 반도체 패턴(140), 유전막 구조물(142), 채널(144) 및 매립 절연 패턴(146)을 형성할 수 있다.
일부 실시예들에 있어서, 반도체 패턴(140)은 채널 홀(135)의 저부를 채우며, 채널 홀(135)에 의해 노출된 기판(100)의 상기 상면을 씨드(seed)로 사용하는 선택적 에피택셜 성장(Selective Epitaxial Growth: SEG)을 통해 형성될 수 있다. 일부 실시예들에 있어서, 채널 홀(135)의 상기 저부를 채우는 비정질 실리콘막을 형성한 후, 상기 비정질 실리콘막 상에 레이저 에피택셜 성장(Laser Epitaxial Growth: LEG) 공정 또는 고상 에피택시(Solid Phase Epitaxi: SPE) 공정을 수행하여 반도체 패턴(140)을 형성할 수도 있다.
일부 실시예들에 있어서, 반도체 패턴(140)의 상면은 하층부의 2개의 희생막들(104a, 104b) 사이에 위치할 수 있다.
이어서, 채널 홀(135)의 측벽, 반도체 패턴(117)의 상면 및 몰드 보호막(130)의 상면을 따라 유전막을 형성할 수 있다. 상기 유전막을 예를 들면, 에치-백 공정을 통해 부분적으로 제거하여 채널 홀(135)의 상기 측벽 상에 유전막 구조물(142)을 형성할 수 있다.
이후, 채널 홀(135)의 나머지 부분을 충분히 채우는 채널막 및 매립 절연막을 형성하고, 몰드 보호막(130)의 상기 상면이 노출될 때까지 상기 채널막 및 매립 절연막의 상부들을 예를 들면, CMP 공정을 통해 평탄화 할 수 있다. 상술한 공정에 의해, 반도체 패턴(140) 상에 채널 홀(135)을 채우는 유전막 구조물(142), 채널(144) 및 매립 절연 패턴(146)이 형성될 수 있다. 또한, 각 채널 홀(135) 내에 유전막 구조물(142), 채널(144) 및 매립 절연 패턴(146)을 포함하는 수직 채널 구조체가 정의될 수 있다.
상기 유전막은 블로킹 막, 전하 저장막 및 터널 절연막을 순차적으로 적층하여 형성될 수 있다. 상기 블로킹 막은 실리콘 산화물과 같은 산화물을 사용하여 형성될 수 있고, 상기 전하 저장막은 실리콘 질화물과 같은 질화물 또는 금속 산화물을 사용하여 형성될 수 있으며, 상기 터널 절연막은 실리콘 산화물과 같은 산화물을 사용하여 형성될 수 있다. 일부 실시예들에 따르면, 상기 유전막은 ONO 적층 구조를 갖도록 형성될 수 있다. 상기 블로킹막, 전하 저장막 및 터널 절연막들은 각각 CVD 공정, PECVD 공정 또는 ALD 공정 등을 통해 형성될 수 있다.
상기 채널막은 선택적으로 불순물이 도핑된 폴리실리콘 혹은 비정질 실리콘을 사용하여 형성될 수 있다. 한편, 폴리실리콘 혹은 비정질 실리콘을 사용하여 상기 채널막을 형성한 후 열처리 또는 레이저 빔 조사에 의해 이를 단결정 실리콘으로 전환시킬 수도 있다. 상기 매립 절연막은 실리콘 산화물 또는 실리콘 질화물과 같은 절연 물질을 사용하여 형성될 수 있다. 상기 채널막 및 상기 매립 절연막은 예를 들면, CVD 공정, PECVD 공정, 스퍼터링 공정 또는 ALD 공정 등을 이용하여 형성될 수 있다.
유전막 구조물(142)은 채널(144)의 외측벽을 둘러싸는 스트로우 형상을 가질 수 있으며, 채널(144)은 실질적으로 컵 형상을 가질 수 있다. 매립 절연 패턴(146)은 채널(144) 내에 수용된 필라 형상을 가질 수 있다. 일부 실시예들에 있어서, 상기 매립 절연막의 형성이 생략될 수 있으며, 이 경우 채널(144)은 필라 형상으로 형성되어 채널 홀(135)의 나머지 부분을 채울 수 있다.
도 12를 참조하면, 채널 홀(135)의 상부를 캡핑하는 패드(148)를 형성할 수 있다.
예를 들면, 상기 수직 채널 구조체의 상부를 에치-백(etch-back) 공정을 통해 제거하여 리세스를 형성할 수 있다. 이후, 상기 리세스를 채우는 패드막을 매립 절연 패턴(146), 채널(144), 유전막 구조물(142) 및 몰드 보호막(130) 상에 형성할 수 있다. CMP 공정을 통해 몰드 보호막(130)의 상기 상면이 노출될 때까지 상기 패드막을 평탄화하여 패드(148)를 형성할 수 있다.
상기 패드막은 폴리실리콘 또는 예를 들면 n형 불순물이 도핑된 폴리실리콘을 포함하도록 스퍼터링 또는 ALD 공정을 통해 형성될 수 있다. 상기 패드막은 비정질 실리콘을 사용하여 예비 패드막을 형성 후 이를 결정화시킴으로써 형성될 수도 있다.
상술한 채널 홀 행의 배열에 대응하여 복수의 패드들(148)이 몰드 보호막(130)의 상부 내에 형성되어 패드 행이 정의되며, 복수의 상기 패드 행들이 상기 제3 방향을 따라 배열될 수 있다. 또한, 상기 패드 행 아래에 채널 행이 정의되며, 복수의 상기 채널 행들이 상기 제3 방향을 따라 배열될 수 있다.
도 13 내지 도 15를 참조하면, 상기 계단형 몰드 구조물을 절단하며 연장하는 개구부(150)를 형성할 수 있다.
예를 들면, 패드들(148)을 커버하며 상기 제3 방향으로 인접하는 일부 상기 패드 행들 사이의 몰드 보호막(130) 부분을 노출시키는 하드 마스크(도시되지 않음)를 형성할 수 있다. 상기 하드 마스크를 식각 마스크로 사용하는 건식 식각 공정을 통해 몰드 보호막(130), 제1 식각 저지막(110), 예비 제2 식각 저지막(115), 층간 절연막들(102) 및 희생막들(104)을 식각하여 개구부(150)가 형성될 수 있다. 상기 하드 마스크는 예를 들면, 포토레지스트 혹은 SOH 물질을 사용하여 형성되며, 개구부(150) 형성 후에 애싱 및/또는 스트립 공정을 통해 제거될 수 있다.
개구부(150)는 예를 들면 상기 제2 방향으로 연장되며, 복수의 개구부들(150)이 상기 제3 방향을 따라 형성될 수 있다. 이에 따라, 소정의 개수의 상기 채널 행들이 상기 제3 방향으로 이웃하는 개구부들(150) 사이에 배치될 수 있다. 예를 들면, 도 13에 도시된 바와 같이 4개의 상기 채널 행들이 이웃하는 개구부들(150) 사이에 포함될 수 있다. 그러나, 상기 채널 행들의 개수는 상기 수직형 메모리 장치의 회로 설계, 집적도 등을 고려하여 조절될 수 있다.
도 15에 도시된 바와 같이, 개구부(150)가 형성됨에 따라, 층간 절연막들(102) 및 희생막들(104)은 각각 층간 절연 패턴들(106, 예를 들면 106a 내지 106i) 및 희생 패턴들(108, 예를 들면 108a 내지 108h)로 변환될 수 있다. 각 층의 층간 절연 패턴(106) 및 희생 패턴(108)은 상기 제2 방향을 따라 연장되는 플레이트 형상을 가질 수 있다. 개구부(150)를 통해 기판(100)의 상기 상면이 노출될 수 있으며, 층간 절연 패턴(106) 및 희생 패턴(108)의 측벽들이 노출될 수 있다.
예시적인 실시예들에 따르면, 제1 식각 저지막(110) 및 예비 제2 식각 저지막(115) 역시 개구부(150)에 의해 절단되어 제1 식각 저지막 패턴(112) 및 예비 제2 식각 저지막 패턴(117)이 형성될 수 있다. 이에 따라, 개구부(150)를 통해 제1 식각 저지막 패턴(112) 및 예비 제2 식각 저지막 패턴(117)의 측벽들이 노출될 수 있다.
도 16 및 도 17을 참조하면, 개구부(150)에 의해 측벽이 노출된 희생 패턴들(108) 및 예비 제2 식각 저지막 패턴(117)을 제거할 수 있다. 예시적인 실시예들에 따르면, 희생 패턴들(108) 및 예비 제2 식각 저지막 패턴(117)은 실리콘 질화물에 식각 선택비를 갖는 식각액이 사용되는 습식 식각 공정을 통해 제거될 수 있다. 예를 들면, 상기 식각액으로서 인산과 같은 산성 용액을 사용할 수 있다.
희생 패턴들(108)이 제거됨에 따라, 각 층의 층간 절연 패턴들(106) 사이에 제1 갭(gap)(152)이 형성될 수 있다. 제1 갭들(152)에 의해 유전막 구조물(140)의 외측벽이 일부 노출될 수 있다. 일부 실시예들에 있어서, 최하층의 제1 갭(152)을 통해 반도체 패턴(140)의 측벽이 노출될 수 있다.
예시적인 실시예들에 따르면, 예비 제2 식각 저지막 패턴(117)이 제거된 공간에 의해 제2 갭(154)이 정의될 수 있다. 제2 갭(154)은 몰드 보호막(130) 및 제1 식각 저지막 패턴(112) 사이에서 상기 제2 방향으로 계단 형상으로 연장될 수 있다.
도 17에 도시된 바와 같이, 제2 갭(154)의 상부에 의해 유전막 구조물(142)의 상부가 노출될 수 있다.
도 18 내지 도 20을 참조하면, 각 층의 제1 갭(152) 내부에 게이트 라인(160, 예를 들면 160a 내지 160h)를 형성하고, 제2 갭(154) 내부에 제2 식각 저지막 패턴(165)를 형성할 수 있다.
예시적인 실시예들에 따르면, 제1 및 제2 갭들(152, 154)을 실질적으로 완전히 채우며, 개구부(150)를 적어도 부분적으로 함께 채우는 제1 도전막을 형성할 수 있다. 상기 제1 도전막은 몰드 보호막(130) 및 패드들(148)의 상면을 함께 커버할 수 있다.
상기 제1 도전막은 금속 혹은 금속 질화물을 사용하여 형성될 수 있다. 예를 들어, 상기 제1 도전막은 텅스텐, 알루미늄, 구리, 티타늄, 탄탈륨과 같은 금속 또는 상기 금속의 질화물을 사용하여 형성될 수 있다. 일부 실시예들에 있어서, 상기 제1 도전막은 텅스텐을 포함하도록 형성될 수 있다.
일 실시예에 따르면, 상기 제1 도전막은 금속 질화물을 포함하는 배리어막 및 금속을 포함하는 금속막이 적층된 다층막으로 형성될 수 있다. 상기 제1 도전막은 CVD 공정, PECVD 공정, ALD 공정, PVD 공정 또는 스퍼터링 공정 등을 이용하여 형성될 수 있다.
일 실시예에 있어서, 상기 제1 도전막을 형성하기 전에 제1 및 제2 갭들(152, 154)의 내벽들 상에 예를 들면, 금속 산화물을 포함하는 추가 블로킹막(도시되지 않음)을 더 형성할 수도 있다.
예시적인 실시예들에 있어서, 상기 제1 도전막의 상부를 예를 들면, CMP 공정을 통해 몰드 보호막(130)의 상면이 노출될 때까지 평탄화할 수 있다. 이후, 개구부(150)의 내부 및 기판(100)의 상기 상면 상에 형성된 상기 제1 도전막 부분을 예를 들면, 등방성 식각 공정을 통해 식각함으로써 게이트 라인들(160) 및 제2 식각 저지막 패턴(165)이 제1 갭들(152) 및 제2 갭(154) 내에 각각 형성될 수 있다.
게이트 라인들(160)은 기판(100)의 상기 상면으로부터 상기 제1 방향을 따라 순차적으로 이격되어 형성된 GSL, 워드 라인 및 SSL을 포함할 수 있다. 예를 들면, 최하층의 게이트 라인(160a)은 상기 GSL로 제공될 수 있으며, 최상층의 게이트 라인(160h)은 상기 SSL로 제공될 수 있다. 상기 GSL 및 SSL 사이의 게이트 라인들(예를 들면, 160b 내지 160g)은 상기 워드 라인으로 제공될 수 있다.
각 층의 게이트 라인(160)은 층간 절연 패턴(106)과 함께 소정의 개수의 상기 채널 행들, 예를 들면 4개의 채널 행들을 감싸며 연장될 수 있다. 게이트 라인들(160), 층간 절연 패턴들(106), 및 게이트 라인들(160) 및 층간 절연 패턴들(106) 내에 포함된 상기 채널 행들에 의해 게이트 라인 적층체가 정의될 수 있다. 복수의 상기 게이트 라인 적층체들이 개구부들(150)에 의해 서로 분리되며, 상기 제3 방향을 따라 배열될 수 있다.
상기 게이트 라인 적층체는 상기 계단형 몰드 구조물과 실질적으로 동일하거나 유사한 피라미드 또는 계단형 구조를 가질 수 있다. 예를 들면, 각 층의 게이트 라인(160) 및 층간 절연 패턴(106)은 평면 방향에서 상기 제2 방향으로 돌출되는 계단부를 포함할 수 있다.
또한, 상기 게이트 라인 적층체 상에는 제1 식각 저지막 패턴(112) 및 제2 식각 저지막 패턴(165)을 포함하는 복층 구조의 식각 저지막이 형성될 수 있다. 상술한 바와 같이, 제2 식각 저지막 패턴(165)은 상기 제1 도전막으로부터 게이트 라인들(160)과 실질적으로 동일한 증착 공정 및 식각 공정을 통해 함께 형성될 수 있다.
상기 식각 저지막은, 도 19에 도시된 바와 같이, 최상층의 층간 절연 패턴(106i) 및 최하층의 층간 절연 패턴(106b) 상에 형성되며, 최상층의 층간 절연 패턴(106i) 및 최하층의 층간 절연 패턴(106b) 사이의 상기 게이트 라인 적층체의 계단부들을 따라 연속적으로 형성될 수 있다.
도 20에 도시된 바와 같이, 상기 식각 저지막은 상기 수직 채널 구조체의 상부의 측벽을 둘러싸도록 형성될 수 있다.
도 21 및 도 22를 참조하면, 이온 주입 공정을 수행하여 개구부(150)를 통해 노출된 기판(100) 상부에 불순물 영역(101)을 형성할 수 있다. 불순물 영역(101) 영역 상에는 개구부(150)를 채우는 커팅 패턴(170)을 형성할 수 있다.
불순물 영역(101)은 예를 들면, 상기 제2 방향으로 연장하며, 상기 수직형 메모리 장치의 CSL로 제공될 수 있다. 상기 CSL의 저항을 감소시키기 위해 불순물 영역(101) 상에 금속 실리사이드 패턴을 더 형성할 수도 있다.
커팅 패턴(170)은 실리콘 산화물과 같은 절연 물질을 개구부(150) 내에 충진함으로써 형성될 수 있다. 일부 실시예들에 있어서, 커팅 패턴(170)은 상부 절연막(130)과 실질적으로 병합될 수도 있다.
도 23을 참조하면, 몰드 보호막(130) 상에 마스크 패턴(180)을 형성할 수 있다.
마스크 패턴(180)은 제1 영역(I)을 실질적으로 완전히 커버하며, 제2 영역(II) 상에서 후속 공정에 의해 콘택 홀들이 형성될 영역을 노출시키는 홀들(182)을 포함할 수 있다.
일부 실시예들에 있어서, 마스크 패턴(180)은 제3 영역(III)을 실질적으로 완전히 커버할 수 있다. 일부 실시예들에 있어서, 홀들(182)은 주변 회로 콘택 홀 형성을 위해 제3 영역(III) 상에도 분포될 수 있다.
마스크 패턴(180)은 예를 들면, 비정질 탄소 필름(amorphous carbon layer: ACL), SOH 물질 또는 포토레지스트 물질을 사용하여 형성될 수 있다.
도 24를 참조하면, 마스크 패턴(180)을 활용한 제1 식각 공정을 통해 몰드 보호막(130)을 부분적으로 제거하여 상기 콘택 홀들을 형성할 수 있다.
상기 제1 식각 공정은 산화물에 고 선택비를 갖는 조건의 건식 식각 공정을 포함할 수 있다. 상기 제1 식각 공정에 의해 상기 콘택 홀들은 제1 콘택 홀들(183a) 및 제2 콘택 홀들(183b)로 구분될 수 있다.
예시적인 실시예들에 따르면, 제1 콘택 홀들(183a)은 상기 게이트 라인 적층체에 속한 상층부의 게이트 라인들(예를 들면, 160e 내지 160h) 상에 형성될 수 있다. 제2 콘택 홀들(183b)은 상기 상층부의 게이트 라인들(160e 내지 160h)을 제외한 저층부의 게이트 라인들(예를 들면, 160d 내지 160a) 상에 형성될 수 있다.
상기 제1 식각 공정은 제2 콘택 홀(183b)의 저면이 상기 저층부의 제2 식각 저지막 패턴(165)에 도달하기 전까지 수행될 수 있다. 이에 따라, 상대적으로 종횡비가 낮은 제1 콘택 홀들(183a)에 의해 상기 상층부의 제2 식각 저지막 패턴(165) 부분이 노출될 수 있다. 제2 식각 저지막 패턴(165)은 예를 들면, 상기 산화물에 대해 선택비가 우수한 도전 물질(예를 들면, 텅스텐과 같은 금속)을 포함하므로 제1 콘택 홀들(183a)의 연장은 제2 식각 저지막 패턴(165)에 의해 실질적으로 중단될 수 있다.
일부 실시예들에 있어서, 도 24에 도시된 바와 같이, 제1 콘택 홀들(183a)은 제2 식각 저지막 패턴(165) 내부로 부분적으로 확장될 수도 있다.
도 25를 참조하면, 제2 식각 공정을 통해 제1 콘택 홀들(183a)에 의해 노출된 제2 식각 저지막 패턴(165) 부분을 식각할 수 있다.
상기 제2 식각 공정은 상기 산화물에 대해 선택비가 낮은 조건의 건식 식각 공정을 포함할 수 있다. 이에 따라, 제1 콘택 홀들(183a)의 길이가 연장되면서 제1 콘택 홀들(183a)은 제2 식각 저지막 패턴(165)을 관통할 수 있다. 일부 실시예들에 있어서, 제1 콘택 홀들(183a)은 제1 식각 저지막 패턴(112)의 내부로도 부분적으로 확장될 수 있다.
일부 실시예들에 있어서, 상기 제2 식각 공정에 의해 제2 콘택 홀들(183b)의 길이도 확장될 수 있다. 일부 실시예들에 있어서, 상기 제2 식각 공정 후에도, 제2 콘택 홀(183b)의 상기 저면은 상기 저층부의 제2 식각 저지막 패턴(165)에 도달하지 않으며, 몰드 보호막(130) 내부에만 잔류할 수 있다.
도 26을 참조하면, 제3 식각 공정을 통해 상기 콘택 홀들의 길이를 추가적으로 확장할 수 있다. 상기 제3 식각 공정은 상기 산화물에 대해 고 선택비를 갖는 조건의 건식 식각 공정을 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 제3 식각 공정에 의해 제1 콘택 홀들(183a)은 제1 식각 저지막 패턴(112) 및 상기 상층부의 층간 절연 패턴들(예를 들면, 106f 내지 106i)을 관통할 수 있다. 상기 제3 식각 공정은 제1 콘택 홀들(183a)에 의해 상기 상층부의 게이트 라인들(160e 내지 160h)의 상면들이 노출될 때까지 수행될 수 있다.
제2 콘택 홀들(183b)은 추가적으로 길이가 확장되어 제2 식각 저지막 패턴(165)을 관통할 수 있다. 예를 들면, 상부의 제2 콘택 홀(183b)은 제1 식각 저지막 패턴(112) 역시 적어도 부분적으로 관통할 수 있다. 일 실시예에 있어서, GSL(160a) 상에 형성되는 최하층의 제2 콘택 홀(183b)은 여전히 제2 식각 저지막 패턴(165)에 도달하지 않으며, 몰드 보호막(130) 내부에 잔류할 수 있다.
도 27을 참조하면, 제4 식각 공정을 통해 예를 들면, 제2 콘택 홀들(183b)을 추가적으로 확장시킬 수 있다. 예시적인 실시예들에 따르면, 상기 제4 식각 공정에 의해 제2 콘택 홀들(183b)의 길이가 연장되어 상기 저층부의 게이트 라인들(160a 내지 160d)의 계단부들이 노출될 수 있다.
일부 실시예들에 있어서, 상기 상층부의 게이트 라인들(160e 내지 160h)은 실질적으로 식각 저지막으로 기능하여, 제1 콘택 홀들(183a)의 길이는 상기 제4 식각 공정 수행 후에도 유지될 수 있다.
일부 실시예들에 있어서, 상기 제4 식각 공정에 의해 상기 저층부의 게이트 라인들(160a 내지 160d)은 일부 과식각될 수도 있다. 이에 따라, 제2 콘택 홀들(183b)은 각각 상기 저층부의 게이트 라인들(160a 내지 160d) 내부로 부분적으로 확장될 수 있다.
상술한 제1 내지 제4 식각 공정들 완료 후, 마스크 패턴(180)은 예를 들면, 애싱 공정 및/또는 스트립 공정을 통해 제거될 수 있다.
도 24 내지 도 27을 참조로 설명한 식각 공정들을 통해 상기 상층부 및 저층부의 게이트 라인들(160)의 상기 계단부들을 펀칭 현상 또는 낫-오픈 현상과 같은 불량 없이 노출시키는 제1 및 제2 콘택 홀들(183a, 183b)을 형성할 수 있다.
비교예에 있어서, 단일의 식각 공정을 통해 콘택 홀들(183a, 183b)을 형성하는 경우, 예를 들면 종횡비가 상대적으로 높은 제2 콘택 홀들(183b) 형성 시 상기 산화물 및 게이트 라인들(160)에 포함된 도전 물질 사이의 식각 선택비가 열화되어 게이트 라인들(예를 들면, 160d 내지 160b)이 제2 콘택 홀들(183b)에 의해 완전히 관통되는 상기 펀칭 현상이 야기될 수 있다. 또한, 예를 들면 최하층의 GSL(160a)의 상부에서는 식각률이 감소되어 제2 콘택 홀(183b)에 의해 GSL(160a)이 노출되지 않는 상기 낫-오픈 현상이 야기될 수 있다. 상기 펀칭 현상 및 낫-오픈 현상을 방지하기 위해, 콘택 홀들(183a, 183b)을 복수의 포토 공정으로 분리하여 형성하는 경우, 공정 비용 및 시간이 지나치게 증가될 수 있다.
그러나, 상술한 예시적인 실시예들에 따르면, 각각 상기 산화물 및 도전 물질을 포함하는 제1 식각 저지막 패턴(112) 및 제2 식각 저지막 패턴(165)을 상기 게이트 라인 적층체 상에 형성하여, 식각 선택비의 열화를 방지할 수 있다. 또한, 단일의 식각 공정에 있어 복수의 페이즈들(phases)로 식각 조건들을 조절함으로써 콘택 홀들(183a, 183b)의 길이를 미세하게 조절할 수 있다.
도 28을 참조하면, 몰드 보호막(130)의 상기 상면, 및 콘택 홀들(183a, 183b)의 측벽들 및 저면들을 따라 콘택 스페이서막(190)을 형성할 수 있다.
예를 들면, 콘택 스페이서막(190)은 실리콘 질화물 또는 실리콘 산질화물을 포함하며, 균일한 두께를 갖도록 스텝-커버리지 특성이 우수한 ALD 공정 또는 스퍼터링 공정을 통해 형성될 수 있다.
도 29를 참조하면, 예를 들면 에치-백 공정을 통해 몰드 보호막(130)의 상기 상면, 및 콘택 홀들(183a, 183b)의 상기 저면들 상에 형성된 콘택 스페이서막(190) 부분을 제거할 수 있다. 이에 따라, 각 콘택 홀들(183a, 183b)의 상기 측벽 상에 콘택 스페이서(195)가 형성될 수 있다.
예시적인 실시예들에 따르면, 콘택 스페이서(195)는 스트로우 형상을 가질 수 있으며, 각 게이트 라인(160)의 상기 계단부가 콘택 홀들(183a, 183b)을 통해 다시 노출될 수 있다.
도 30을 참조하면, 콘택 홀들(183a, 183b)을 각각 채우며, 각 층의 게이트 라인(160)의 상기 계단부 상에 안착되는 콘택들(197)을 형성할 수 있다.
예시적인 실시예들에 따르면, 몰드 보호막(130) 상에 콘택 홀들(183a, 183b)을 충분히 채우는 제2 도전막을 형성할 수 있다. 이후, 상기 제2 도전막의 상부를 예를 들면, 몰드 보호막(130)의 상기 상면이 노출될 때까지 평탄화하여 콘택들(197)을 형성할 수 있다.
상기 제2 도전막은 예를 들면, 금속, 금속 질화물, 도핑된 폴리실리콘 및/또는 금속 실리사이드를 포함하도록 ALD 공정 또는 스퍼터링 공정을 통해 형성될 수 있다.
콘택 스페이서(195)는 콘택(197)의 측벽을 감싸며, 이에 따라 콘택(197)은 도전 물질을 포함하는 제2 식각 저지막 패턴(165)과 절연될 수 있다.
일부 실시예들에 있어서, 패드들(148)과 전기적으로 연결되는 비트 라인들, 및 콘택들(197)과 전기적으로 연결되는 배선들이 몰드 보호막(130)에 추가적으로 형성될 수 있다.
도 31은 예시적인 실시예들에 따른 수직형 메모리 장치를 나타내는 단면도이다. 도 31에 도시된 수직형 메모리 장치는 식각 저지막의 형상을 제외하고는 도 1 내지 도 3에 도시된 수직형 메모리 장치와 실질적으로 동일하거나 유사한 구성 및/또는 구조를 가질 수 있다. 따라서, 중복되는 구성 및/또는 구조에 대한 상세한 설명은 생략되며, 동일한 구성에 대해서는 동일한 참조 부호가 사용된다.
도 31을 참조하면, 도 1 내지 도 3을 참조로 설명한 바와 같이, 제1 식각 저지막 패턴(112a) 및 제2 식각 저지막 패턴(165a)을 포함하는 복층 구조의 식각 저지막이 게이트 라인 적층체의 상면 및 측벽 상에 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 식각 저지막은 최상층의 층간 절연 패턴(106i)의 상면에서부터 저층부의 특정 게이트 라인(160)을 덮는 층간 절연 패턴(106)의 상면까지 연속적으로 연속될 수 있다.
일부 실시예들에 있어서, 상기 식각 저지막은 최상층의 게이트 라인(160h, 예를 들면 SSL)에서부터 펀칭 현상에 취약한 게이트 라인들(160)과 중첩되도록 형성될 수 있다. 일부 실시예들에 있어서, 상기 식각 저지막은 SSL(160h) 및 워드 라인들(예를 들면, 160g 내지 160b)의 계단부들과 중첩될 수 있다.
일부 실시예들에 있어서, 상기 식각 저지막은 낫-오픈 현상에 취약한 게이트 라인(160)의 계단부 상에서는 제거될 수 있다. 일 실시예에 있어서, 상기 식각 저지막은 최하층의 게이트 라인(160a, 예를 들면 GSL) 상에서는 제거될 수 있다.
이에 따라, 콘택들(197)은 워드 라인들(160b 내지 160h) 및 SSL(160i) 상에서는 몰드 보호막(130), 제2 식각 저지막 패턴(165a), 제1 식각 저지막 패턴(112a) 및 층간 절연 패턴(106i 내지 106c)을 관통하며 각 층의 게이트 라인(160)과 접촉할 수 있다. GSL(160a) 상에서는 콘택(197)은 몰드 보호막(130) 및 층간 절연 패턴(106b)를 관통하며 GSL(160a)과 접촉할 수 있다.
도 32 내지 도 34는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 도 4 내지 도 30을 참조로 설명한 바와 실질적으로 동일하거나 유사한 공정 및/또는 재료들에 대한 상세한 설명은 생략된다.
도 32를 참조하면, 도 4 내지 도 6을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
예시적인 실시예들에 따르면, 제1 영역(I), 제2 영역(II) 및 제3 영역(III)을 포함하는 기판(100) 상에 희생막들(102, 예를 들면 102a 내지 102i) 및 층간 절연막들(104, 예를 들면 104a 내지 104h)을 교대로 반복 적층하여 몰드 구조물을 형성할 수 있다.
이후, 제2 영역(II) 및 제3 영역(III) 상의 상기 몰드 구조물 부분을 복수의 포토 공정을 통해 단계적으로 식각하여 도 32에 도시된 바와 같이 예비 계단형 몰드 구조물을 형성할 수 있다.
상기 예비 계단형 몰드 구조물은 도 5를 참조로 설명한 계단형 몰드 구조물 형성을 위한 포토 공정들 보다 적은 횟수로 수행될 수 있다. 따라서, 상기 예비 계단형 몰드 구조물은 도 5의 계단형 몰드 구조물 보다 적은 수의 계단부들을 포함할 수 있다.
예시적인 실시예들에 따르면, 상기 제3 영역(III) 상에서는 상기 몰드 구조물이 완전히 제거되지 않을 수 있다. 예를 들면, 상기 포토 공정에 의해 저층부의 층간 절연막들(102a 내지 102c) 및 희생막들(104a 및 104b)은 식각되지 않고 잔류할 수 있다.
이어서, 상기 예비 계단형 몰드 구조물 상에 도 6을 참조로 설명한 바와 같이 제1 식각 저지막(110) 및 예비 제2 식각 저지막(115)을 형성할 수 있다.
도 33을 참조하면, 포토 공정을 추가로 수행하여 제3 영역(III)에 형성된 예비 제2 식각 저지막(115) 및 제1 식각 저지막(110) 부분을 제거할 수 있다.
예시적인 실시예들에 따르면, 예비 제2 식각 저지막(115) 상에 제1 영역(I) 및 제2 영역(II)을 선택적으로 커버하는 포토레지스트 패턴(120)을 형성할 수 있다. 포토레지스트 패턴(120)을 사용하여 제3 영역(III)에 형성된 예비 제2 식각 저지막(115) 및 제1 식각 저지막(110) 부분을 제거하고, 제3 영역(III) 상의 상기 예비 계단형 몰드 구조물 부분의 상부를 제거할 수 있다.
일부 실시예들에 있어서, 상기 포토 공정에 의해 층간 절연막(102c) 및 희생막(104b)가 부분적으로 식각되어, 상기 예비 계단형 몰드 구조물의 계단부가 추가될 수 있다.
도 34를 참조하면, 포토레지스트 패턴(120)의 상기 제2 방향으로의 너비를 감소시킨 후, 포토 공정을 추가 수행할 수 있다.
예시적인 실시예들에 따르면, 상기 포토 공정에 의해 예비 제2 식각 저지막(115) 및 제1 식각 저지막(110)이 추가로 식각되고, 상기 저층부의 층간 절연막들(102a 내지 102c) 및 희생막들(104a 및 104b)이 추가로 식각될 수 있다.
이에 따라, 도 33에 도시된 예비 계단형 몰드 구조물에서 1단의 계단부가 다시 추가되어 계단형 몰드 구조물이 형성될 수 있다. 예비 제2 식각 저지막(115) 및 제1 식각 저지막(110)은 예를 들면, 최하층의 상기 계단부를 제외한 나머지 계단부들을 커버할 수 있다.
상기 계단형 몰드 구조물 형성 후, 포토레지스트 패턴(120)은 애싱 공정 및/또는 스트립 공정을 통해 제거될 수 있다.
이후, 도 8 내지 도 30을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여 도 31에 도시된 수직형 메모리 장치를 제조할 수 있다.
상술한 예시적인 실시예들에 따르면, 예를 들면 낫-오픈 불량에 취약한 게이트 라인(예를 들면, GSL(160a))의 계단부 상에서는 상기 식각 저지막을 제거할 수 있다. 상기 식각 저지막의 부분 제거를 위한 포토 공정에 의해 예비 계단형 몰드 구조물의 계단부 추가가 함께 수행될 수 있으므로, 포토 공정 추가로 인한 공정 비용 및 시간의 증가를 억제할 수 있다.
도 35는 예시적인 실시예들에 따른 수직형 메모리 장치를 나타내는 단면도이다. 도 35에 도시된 수직형 메모리 장치는 식각 저지막의 형상을 제외하고는 도 1 내지 도 3에 도시된 수직형 메모리 장치와 실질적으로 동일하거나 유사한 구성 및/또는 구조를 가질 수 있다. 따라서, 중복되는 구성 및/또는 구조에 대한 상세한 설명은 생략되며, 동일한 구성에 대해서는 동일한 참조 부호가 사용된다.
도 31을 참조하면, 도 1 내지 도 3을 참조로 설명한 바와 같이, 제1 식각 저지막 패턴(112b) 및 제2 식각 저지막 패턴(165b)을 포함하는 복층 구조의 식각 저지막이 게이트 라인 적층체 상에 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 식각 저지막은 일부의 특정 워드 라인들의 계단부들과 선택적으로 중첩될 수 있다. 일부 실시예들에 있어서, 상기 식각 저지막은 펀칭 현상에 취약한 게이트 라인들(예를 들면, 160c 및 160d)의 계단부들을 선택적으로 커버할 수 있다. 일부 실시예들에 있어서, 상기 식각 저지막은 SSL, GSL 및 일부 워드 라인들(160e, 160f, 160g, 160b)의 계단부들 상에서는 제거될 수 있다.
이에 따라, 콘택들(197)은 상기 펀칭 현상에 취약한 게이트 라인들(160c 및 160d) 상에서는 몰드 보호막(130), 제2 식각 저지막 패턴(165b), 제1 식각 저지막 패턴(112b) 및 층간 절연 패턴(106d, 106e)을 관통하며 게이트 라인(160)과 접촉할 수 있다. 상기 SSL, GSL 및 상기 일부 워드 라인들(160e, 160f, 160g, 160b) 상에서는 콘택(197)은 몰드 보호막(130) 및 층간 절연 패턴(106i, 106h, 106g, 106f, 106b, 106a)을 관통하며 게이트 라인(160)과 접촉할 수 있다.
도 36 및 도 37는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 도 4 내지 도 30을 참조로 설명한 바와 실질적으로 동일하거나 유사한 공정 및/또는 재료들에 대한 상세한 설명은 생략된다.
도 36을 참조하면, 도 4 내지 도 6을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
예시적인 실시예들에 따르면, 제1 영역(I), 제2 영역(II) 및 제3 영역(III)을 포함하는 기판(100) 상에 희생막들(102, 예를 들면 102a 내지 102i) 및 층간 절연막들(104, 예를 들면 104a 내지 104h)을 교대로 반복 적층하여 몰드 구조물을 형성할 수 있다.
이후, 제2 영역(II) 및 제3 영역(III) 상의 상기 몰드 구조물 부분을 복수의 포토 공정을 통해 단계적으로 식각하여 계단형 몰드 구조물을 형성할 수 있다. 기판(100)의 상면 및 상기 계단형 몰드 구조물의 표면을 따라 제1 식각 저지막(110) 및 예비 제2 식각 저지막(115)을 순차적으로 형성할 수 있다.
이후, 펀칭 현상에 취약한 게이트 라인들로 치환되는 일부 희생막들(예를 들면, 104c, 104d)의 계단부들과 선택적으로 중첩되는 포토레지스트 패턴(125)을 제2 영역(II)의 예비 제2 식각 저지막(115) 부분 상에 형성할 수 있다.
도 37을 참조하면, 포토레지스트 패턴(125)을 활용한 식각 공정을 통해 포토레지스트 패턴(125)에 의해 커버되지 않는 예비 제2 식각 저지막(115) 및 제1 식각 저지막(110) 부분들을 제거할 수 있다. 이에 따라, 예비 제2 식각 저지막(115) 및 제1 식각 저지막(110)은 상기 일부 희생막들(104c, 104d)의 계단부들 상에 선택적으로 잔류할 수 있다. 상기 식각 공정 후, 포토레지스트 패턴(125)은 애싱 공정 및/또는 스트립 공정을 통해 제거될 수 있다.
이후, 도 8 내지 도 30을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여 도 35에 도시된 수직형 메모리 장치를 제조할 수 있다.
도 38은 예시적인 실시예들에 따른 수직형 메모리 장치를 나타내는 단면도이다. 도 1 내지 도 3에 도시된 수직형 메모리 장치의 구성 및/또는구조와 실질적으로 동일하거나 유사한 구성 및/또는 구조에 대한 상세한 설명은 생략되며, 동일한 구성에 대해서는 동일한 참조 부호가 사용된다.
도 38을 참조하면, 도 1 내지 도 3을 참조로 설명한 바와 같이, 제1 식각 저지막 패턴(112) 및 제2 식각 저지막 패턴(166)을 포함하는 복층 구조의 식각 저지막이 게이트 라인 적층체의 상면 및 측벽 상에 형성될 수 있다.
제1 식각 저지막 패턴(112)은 도 1 내지 도 3을 참조로 설명한 바와 같이, 최상층의 게이트 라인(160h) 내지 최하층의 게이트 라인(160a)의 계단부들과 중첩되며 연속적으로 연장될 수 있다.
예시적인 실시예들에 따르면, 제2 식각 저지막 패턴(166)은 각 층의 게이트 라인(160)의 계단부들에 각각 중첩되도록 분리되어 배치될 수 있다. 예를 들면, 제2 식각 저지막 패턴(166, 예를 들면 166a 내지 166h)은 최하층의 게이트 라인(160a)의 계단부에서부터 최상층의 게이트 라인(160h)을 각각 커버하도록 각 층 별로 분리될 수 있다.
콘택들(198)은 몰드 보호막(130), 제2 식각 저지막 패턴(166), 제1 식각 저지막 패턴(112) 및 층간 절연 패턴(106)을 관통하여 각 층의 게이트 라인(160)과 접촉할 수 있다.
일부 실시예들에 있어서, 도 1 내지 도 3에 도시된 콘택 스페이서(195)는 생략될 수 있다. 일 실시예에 있어서, 제2 식각 저지막 패턴(166)은 각 층에 있어서 개별적으로 분리되므로 콘택(198)은 제2 식각 저지막 패턴(166)과 직접 접촉할 수도 있다. 제2 식각 저지막 패턴(166)에 의해 콘택(198)의 면적 또는 부피가 실질적으로 증가하여 콘택(198)을 통한 전기적 신호 전달의 저항이 감소될 수 있다.
도 39 내지 도 41은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 도 4 내지 도 30을 참조로 설명한 바와 실질적으로 동일하거나 유사한 공정 및/또는 재료들에 대한 상세한 설명은 생략된다.
도 39를 참조하면, 도 4 내지 도 5를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
예시적인 실시예들에 따르면, 제1 영역(I), 제2 영역(II) 및 제3 영역(III)을 포함하는 기판(100) 상에 희생막들(102, 예를 들면 102a 내지 102i) 및 층간 절연막들(104, 예를 들면 104a 내지 104h)을 교대로 반복 적층하여 몰드 구조물을 형성할 수 있다.
이후, 제2 영역(II) 및 제3 영역(III) 상의 상기 몰드 구조물 부분을 복수의 포토 공정을 통해 단계적으로 식각하여 도 39에 도시된 바와 같이 계단형 몰드 구조물을 형성할 수 있다.
도 40을 참조하면, 기판(100)의 상면 및 상기 계단형 몰드 구조물의 표면을 따라 제1 식각 저지막(110) 및 예비 제2 식각 저지막(116)을 형성할 수 있다.
제1 식각 저지막(110)은 도 6을 참조로 설명한 바와 실질적으로 동일한 형상 및 프로파일로 형성될 수 있다.
예시적인 실시예들에 따르면, 예비 제2 식각 저지막(116)은 낮은 스텝-커버리지(step-coverage) 조건에서 수행되는 증착 공정을 통해 실리콘 질화물을 포함하도록 형성될 수 있다. 이에 따라, 예비 제2 식각 저지막(116)은 상기 계단형 몰드 구조물의 측벽들 상에서는 상대적으로 얇으며 상기 계단형 몰드 구조물의 상면들 상에서는 상대적으로 두껍게 형성될 수 있다.
도 41을 참조하면, 도 7을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 통해 제3 영역(III) 상에 형성된 예비 제2 식각 저지막(116) 및 제1 식각 저지막(110) 부분들을 제거할 수 있다.
이후, 예비 제2 식각 저지막(116)을 추가적으로 식각하여 각 층마다 개별적으로 분리된 예비 제2 식각 저지막 패턴들(118, 예를 들면 118a 내지 118h)을 형성할 수 있다.
예시적인 실시예들에 따르면, 상기 식각 공정에 의해 상기 계단형 몰드 구조물의 상기 측벽 상에 형성된 예비 제2 식각 저지막(116) 부분이 실질적으로 제거될 수 있다. 한편, 상기 계단형 몰드 구조물의 상기 상면 상에 형성된 예비 제2 식각 저지막(116) 부분은 일부 잔류하여 예비 제2 식각 저지막 패턴들(118)이 형성될 수 있다.
이어서, 도 8 내지 도 30을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여 도 38에 도시된 수직형 메모리 장치를 제조할 수 있다.
예시적인 실시예들에 따르면, 희생막들(104)이 게이트 라인들(160)로 치환되면서 예비 제2 식각 저지막 패턴들(118)은 각 층별로 분리된 제2 식각 저지막 패턴들(166)로 치환될 수 있다.
도 42 및 도 43은 예시적인 실시예들에 따른 수직형 메모리 장치를 나타내는 단면도들이다. 도 1 내지 도 3에 도시된 수직형 메모리 장치와 실질적으로 동일하거나 유사한 구성 및/또는 구조에 대한 상세한 설명은 생략되며, 동일한 구성에 대해서는 동일한 참조 부호가 사용된다.
도 42 및 도 43을 참조하면, 몰드 보호막(130) 상에는 제1 상부 절연막(200)이 형성될 수 있다. 제1 상부 절연막(200)은 제1 영역(I) 내지 제3 영역(III) 상에서 공통으로 형성되며, 패드들(148)을 커버할 수 있다.
도전 패턴(178)은 제1 상부 절연막(200) 및 이웃하는 게이트 라인 적층체들 사이를 관통할 수 있다. 예시적인 실시예들에 따르면, 도전 패턴(178)은 상기 제2 방향으로 연장하며, 불순물 영역(101)과 접촉할 수 있다. 일부 실시예들에 있어서, 도전 패턴(178) 및 불순물 영역(101) 사이에는 예를 들면, 코발트 실리사이드(CoSi) 또는 니켈 실리사이드(NiSi)를 포함하는 금속 실리사이드 패턴이 더 형성될 수 있다.
도전 패턴(178)은 상기 수직형 메모리 장치의 CSL 또는 CSL 콘택으로 제공될 수 있다. 커팅 패턴(172)은 도전 패턴(178)의 측벽을 감싸며, 도전 패턴(178)과 함께 상기 이웃하는 게이트 라인 적층체들 사이를 관통할 수 있다.
도전 패턴(178) 형성을 위한 증착 공정 및/또는 식각 공정 수행 시, 제1 상부 절연막(200)에 의해 패드(148)의 손상이 방지될 수 있다.
제1 상부 절연막(200) 상에는 제2 상부 절연막(210)이 형성될 수 있다. 콘택(199) 및 콘택 스페이서(196)는 제2 및 제1 상부 절연막들(210, 200), 몰드 보호막(130), 제2 식각 저지막 패턴(165), 제1 식각 저지막 패턴(112) 및 층간 절연 패턴(106)을 관통하며, 각 층의 게이트 라인(160)의 계단부와 접촉할 수 있다.
콘택(199) 및 콘택 스페이서(196) 형성을 증착 공정 및/또는 식각 공정 수행 시, 제2 상부 절연막(210)에 의해 도전 패턴(178)의 손상이 방지될 수 있다.
제1 및 제2 상부 절연막들(200, 210)은 예를 들면, 몰드 보호막(130)과 실질적으로 동일하거나 유사한 산화물 계열 물질을 포함할 수 있다.
전술한 예시적인 실시예들에 따른 수직형 메모리 장치 및 이의 제조 방법은 예를 들면, 20층, 30층 또는 40층 이상의 고층 계단 구조를 포함하는 3차원 반도체 장치에 적용되어 전기적, 기계적 신뢰성을 향상시킬 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 101: 불순물 영역
102: 층간 절연막 104: 희생막
110: 제1 식각 저지막
112, 112a, 112b: 제1 식각 저지막 패턴
115, 116: 예비 제2 식각 저지막
117, 118: 예비 제2 식각 저지막 패턴
106: 층간 절연 패턴 108: 희생 패턴
120, 125: 포토레지스트 패턴 130: 몰드 보호막
135: 채널 홀 140: 반도체 패턴
142: 유전막 구조물 144: 채널
146: 매립 절연 패턴 148: 패드
150: 개구부 152: 제1 갭
154: 제2 갭 160: 게이트 라인
165, 165a, 165b, 166: 제2 식각 저지막 패턴
170, 172: 커팅 패턴 178: 도전 패턴
180: 마스크 패턴 182: 홀
183a: 제1 콘택 홀 183b: 제2 콘택 홀
190: 콘택 스페이서막 195, 196: 콘택 스페이서
197, 198, 199: 콘택 200: 제1 상부 절연막
210: 제2 상부 절연막

Claims (10)

  1. 기판;
    상기 기판의 상면으로부터 수직 방향으로 서로 이격되어 적층되며, 각각 수평 방향으로 돌출된 계단부들을 포함하는 게이트 라인들;
    적어도 하나의 상기 게이트 라인의 상기 계단부와 중첩되며, 도전 물질을 포함하는 식각 저지막;
    상기 게이트 라인들을 상기 수직 방향으로 관통하는 채널들; 및
    상기 식각 저지막을 관통하며 상기 게이트 라인들의 상기 계단부들 상에 배열되는 콘택들을 포함하는 수직형 메모리 장치.
  2. 제1항에 있어서, 상기 게이트 라인들에 의해 상기 수직 방향으로 서로 이격되어 적층되며, 각각 상기 수평 방향으로 돌출된 계단부들을 포함하는 층간 절연 패턴들을 더 포함하는 수직형 메모리 장치.
  3. 제2항에 있어서, 상기 식각 저지막은,
    상기 층간 절연 패턴들의 상기 계단부들을 따라 형성되며, 산화물을 포함하는 제1 식각 저지막; 및
    상기 제1 식각 저지막 상에 형성되며, 상기 도전 물질을 포함하는 제2 식각 저지막을 포함하는 수직형 메모리 장치.
  4. 제3항에 있어서, 상기 제2 식각 저지막은 상기 게이트 라인들과 동일한 금속을 포함하는 수직형 메모리 장치.
  5. 제3항에 있어서, 상기 제2 식각 저지막은 상기 층간 절연 패턴들의 상기 계단부들마다 분리되어 배치되는 수직형 메모리 장치.
  6. 제1항에 있어서, 상기 콘택들 각각을 감싸는 콘택 스페이서를 더 포함하는 수직형 메모리 장치.
  7. 제1항에 있어서, 상기 게이트 라인들은 상기 기판의 상기 상면으로부터 순차적으로 적층된 그라운드 선택 라인(Ground Selection Line: GSL), 워드 라인들(word lines) 및 스트링 선택 라인(String Selection Line: SSL)을 포함하는 수직형 메모리 장치.
  8. 제7항에 있어서, 상기 식각 저지막은 상기 게이트 라인들 중 상기 GSL 및 상기 워드 라인들의 상기 계단부들만을 커버하는 수직형 메모리 장치.
  9. 제7항에 있어서, 상기 식각 저지막은 상기 워드 라인들 중 일부 워드 라인의 상기 계단부만을 커버하는 수직형 메모리 장치.
  10. 기판;
    상기 기판의 상면에 대해 수직 방향으로 서로 이격되어 적층되는 게이트 라인들, 상기 게이트 라인들에 의해 상기 수직 방향으로 서로 이격되어 배치되는 층간 절연 패턴들, 및 상기 층간 절연 패턴들 및 상기 게이트 라인들을 상기 수직 방향으로 관통하는 채널들을 포함하는 게이트 라인 적층체;
    절연 물질을 포함하며 상기 게이트 라인 적층체 상에 형성된 제1 식각 저지막;
    도전 물질을 포함하며 상기 제1 식각 저지막 상에 형성된 제2 식각 저지막; 및
    상기 제2 식각 저지막 및 상기 제1 식각 저지막을 관통하여 상기 게이트 라인들과 연결되는 콘택들을 포함하는 수직형 메모리 장치.
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