CN115528035A - 半导体组件及其形成方法 - Google Patents

Abstract

本发明提供一种半导体组件，包括：衬底、多个第一栅极结构以及保护结构。衬底包括第一区与第二区。第一栅极结构配置在第一区的衬底上。保护结构共形地覆盖与第二区相邻的多个第一栅极结构中的一者的侧壁。保护结构包括下部以及配置在下部上的上部。下部与上部具有不同介电材料。另提供一种半导体组件的形成方法。

Description

半导体组件及其形成方法

技术领域

本发明涉及一种具有快闪存储器的半导体组件及其形成方法。

背景技术

随着半导体技术的提升，半导体组件的尺寸愈来愈小，以使半导体组件的集成密度增加，进而将具有更多功能的组件集成在同一芯片上。在此情况下，半导体组件中的线宽亦逐渐缩小，以使电子产品达到轻薄短小的需求。

然而，当半导体组件中的关键尺寸愈来愈小的同时，半导体工艺技术也将面临到许多挑战。举例来说，接缝区(stitch region)周围或是周边电路区周围的钨残留物会形成源极/漏极接触窗之间的漏电路径，进而导致半导体组件的良率下降。

发明内容

本发明提供一种半导体组件及其形成方法，其可解决接缝区周围或是周边电路区周围的钨残留物问题，进而提升半导体组件的良率。

本发明提供一种半导体组件，包括：衬底、多个第一栅极结构以及保护结构。衬底包括第一区与第二区。第一栅极结构配置在第一区的衬底上。保护结构共形地覆盖与第二区相邻的多个第一栅极结构中的一者的侧壁。保护结构包括下部以及配置在下部上的上部。下部与上部具有不同介电材料。

本发明提供一种半导体组件的形成方法，包括：提供包括晶胞区与周边区的衬底；在晶胞区的衬底上形成多个第一栅极结构；在周边区的衬底上形成至少一第二栅极结构；在晶胞区的多个第一栅极结构上形成牺牲材料；形成停止层以共形覆盖至少一第二栅极结构、与周边区相邻的多个第一栅极结构中的一者的侧壁以及牺牲材料的表面；在周边区的停止层上形成层间介电层；进行第一刻蚀工艺，移除牺牲材料的顶面上的停止层且进一步凹蚀牺牲材料与层间介电层之间的停止层，进而形成第一开口；形成保护层以填入第一开口，其中保护层与停止层具有不同介电材料；以及图案化牺牲材料，以于多个第一栅极结构之间形成多个虚拟接触窗。

基于上述，本发明实施例通过将保护结构形成在晶胞区与接缝区之间以和/或在晶胞区与周边区之间，以避免回刻蚀工艺期间所导致的停止层的损耗。在此情况下，在进行接触窗替换工艺之后，金属钨不会残留在接缝区周围或是周边电路区周围。因此，本发明实施例可避免钨残留物所形成的源极/漏极接触窗之间的漏电路径，进而提升半导体组件的良率。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1A至图1J是本发明第一实施例的半导体组件的制造流程的剖面示意图；

图2是本发明第二实施例的一种半导体组件的上视示意图；

图3A至图3E是沿着图2的A-A’线的半导体组件的制造流程的剖面示意图。

具体实施方式

参照本实施例的附图以更全面地阐述本发明。然而，本发明亦可以各种不同的形式体现，而不应限于本文中所述的实施例。附图中的层与区域的厚度会为了清楚起见而放大。相同或相似的标号表示相同或相似的组件，以下段落将不再一一赘述。

图1A至图1J是本发明第一实施例的半导体组件的制造流程的剖面示意图。

请参照图1A，本实施例提供一种半导体组件1(如图1J所示)的制造方法，其步骤如下。首先，提供一初始结构1a，其包括衬底100、多个第一栅极结构110以及至少一第二栅极结构120。衬底100可包括第一区R1与第二区R2。在一实施例中，第一区R1可以是晶胞区，而第二区R2可以是周边区。在一实施例中，衬底100可例如为半导体衬底、半导体化合物衬底或是绝缘层上有半导体衬底(Semiconductor Over Insulator，SOI)。在本实施例中，衬底100可以是硅衬底。

多个第一栅极结构110可配置在第一区R1的衬底100上。在本实施例中，第一栅极结构110可以是快闪存储器(flash memory)结构。具体来说，每一个第一栅极结构110可由下而上依序包括穿隧介电层112、浮置栅极114、栅间介电层116、控制栅极118以及顶盖层119。也就是说，穿隧介电层112配置在第一区R1的衬底100上。浮置栅极114配置在穿隧介电层112上。栅间介电层116配置在浮置栅极114上。控制栅极118配置在栅间介电层116上。顶盖层119配置在控制栅极118上。

在一实施例中，穿隧介电层112的材料可例如是氧化硅，其形成方法可以是化学气相沉积法(CVD)、热氧化法等。在一实施例中，浮置栅极114的材料可包括导体材料，例如是掺杂多晶硅、非掺杂多晶硅或其组合，其形成方法可以是化学气相沉积法。在一实施例中，栅间介电层116可例如是由氮化物/氧化物/氮化物/氧化物/氮化物(Nitride/Oxide/Nitride/Oxide/Nitride，NONON)所构成的复合层，但本发明并不限于此，此复合层可为三层、五层或更多层；栅间介电层116的形成方法可例如是化学气相沉积法。在一实施例中，控制栅极118的材料可包括导体材料，例如是掺杂多晶硅、非掺杂多晶硅或其组合，其形成方法可以是化学气相沉积法。在一实施例中，顶盖层119的材料可包括介电材料，例如是氮化硅、氮氧化硅或其组合，其形成方法可以是化学气相沉积法。

至少一第二栅极结构120可配置在第二区R2的衬底100上。具体来说，第二栅极结构120可包括栅介电层122以及配置在栅介电层122上的栅电极124。在一实施例中，栅介电层122的材料可例如是氧化硅，其形成方法可以是化学气相沉积法、热氧化法等。在一实施例中，栅电极124的材料可包括导体材料，例如是掺杂多晶硅、非掺杂多晶硅或其组合，其形成方法可以是化学气相沉积法。在本实施例中，第一栅极结构110与第二栅极结构120可具有不同尺寸，例如是不同高度以和/或不同宽度。另外，第二栅极结构120的栅介电层122的厚度可不同于第一栅极结构110的穿隧介电层112的厚度。此外，虽然图1A仅示出单一个第二栅极结构120，但本发明不以此为限。在其他实施例中，第二栅极结构120的数量可依需求来调整。

如图1A所示，初始结构1a还包括间隙壁102、126、牺牲材料130、停止层132以及层间介电层(ILD layer)134。具体来说，间隙壁102可包括单层结构、双层结构或是多层结构。举例来说，间隙壁102可包括氧化硅层104、氮化硅层106以及氧化硅层108。间隙壁102可共形地覆盖第一栅极结构110的表面。另一方面，间隙壁126可配置在第二栅极结构120的侧壁上。在一实施例中，间隙壁126的材料可包括介电材料，例如是氧化硅、氮化硅或其组合。虽然图1A所示出的间隙壁126为单层结构，但本发明不以此为限。在其他实施例中，间隙壁126亦可以是双层结构或是多层结构。

牺牲材料130可配置在间隙壁102上。详细地说，牺牲材料130可填入第一栅极结构110之间的空间且延伸覆盖第一栅极结构110的顶面。在一实施例中，牺牲材料130的材料可包括导体材料，例如是掺杂多晶硅、非掺杂多晶硅或其组合，其形成方法可以是化学气相沉积法。

停止层132可共形覆盖第二栅极结构120、与第二区R2相邻的第一栅极结构110的侧壁110s(或是间隙壁102的侧壁102s)以及牺牲材料130的表面。在一实施例中，停止层132的材料可包括介电材料，例如是氮化硅、氮氧化硅等含氮介电材料，其形成方法可以是化学气相沉积法。

层间介电层134可配置在第二区R2的停止层132上。在一实施例中，层间介电层134的材料包括氧化硅、低介电常数(low-k)介电材料等介电材料。于此，所谓的低介电常数为介电常数小于或等于4。层间介电层134的形成步骤可包括：在衬底100上形成层间介电材料；以及进行平坦化工艺(例如CMP工艺)以暴露出第一区R1的停止层132的顶面132t。值得注意的是，第一区R1的停止层132与层间介电层134可具有不同研磨速率的不同介电材料。举例来说，停止层132可以是氮化硅，而层间介电层134可以是氧化硅。在此情况下，上述的平坦化工艺可移除大部分由氧化硅构成的层间介电材料，并停在停止层132的顶面132t上。也就是说，停止层132可视为上述的平坦化工艺的研磨停止层。在此实施例中，第一区R1的停止层132的顶面132t与层间介电层134的顶面134t可视为实质上共平面。

请参照图1B，进行第一刻蚀工艺140移除牺牲材料130的顶面130t上的停止层132且进一步凹蚀牺牲材料130与层间介电层134之间的部分停止层132，进而形成第一开口10。在一实施例中，第一刻蚀工艺140可以是湿式刻蚀工艺。举例来说，当停止层132为氮化硅，第一刻蚀工艺140可以是使用含有磷酸的刻蚀液，由此移除停止层132。由于第一刻蚀工艺140所使用的刻蚀液对于停止层132具有高刻蚀选择性，因此，由氮化硅所构成的停止层132可被大量移除，而由多晶硅所构成的牺牲材料130与由氧化硅所构成的层间介电层134不会被移除或仅少量移除。在此情况下，第一开口10可具有宽度10w与深度10d，其中深度10d为牺牲材料130的顶面130t与第一开口10的底面10bt之间的距离。在本实施例中，第一开口10的宽度10w可介于30nm至40nm之间，例如35nm。第一开口10的深度10d可介于130nm至150nm之间，例如140nm。第一开口10的深宽比可介于5至3.25之间，例如4。

请参照图1C，形成保护材料142，以覆盖牺牲材料130的顶面130t、层间介电层134的顶面134t并填入第一开口10中。在一实施例中，保护材料142与停止层132a具有不同介电材料。举例来说，保护材料142可以是诸如氧化硅的氧化物材料，而停止层132可以是诸如氮化硅的氮化物材料。但本发明不以此为限，只要保护材料142与停止层132a为具有高刻蚀选择比的材料即为本发明的范畴。另外，值得注意的是，由于第一开口10具有高深宽比，因此，在本实施例中，可利用增强高深宽比沟填工艺(enhanced High Aspect Ratio Process，eHARP)来形成保护材料142，进而减少第一开口10中的保护材料142的孔洞(voids)。在此情况下，保护材料142可以是eHARP氧化物。但本发明不以此为限，在其他实施例中，亦可以化学气相沉积法或是原子层沉积法(ALD)来形成保护材料142。在一实施例中，eHARP氧化物中的孔洞小于CVD氧化物或是ALD氧化物中的孔洞。从另一角度来看，eHARP氧化物的致密度大于CVD氧化物或是ALD氧化物的致密度。

请参照图1C与图1D，进行平坦化工艺(例如CMP工艺)，以移除牺牲材料130的顶面130t上的保护材料142、层间介电层134的顶面134t上的保护材料142以及部分层间介电层134，进而在第一开口10中形成保护层142a。在此情况下，牺牲材料130的顶面130t、保护层142a的顶面142t以及层间介电层134的顶面134t可视为共平面。

请参照图1E与图1F，图案化牺牲材料130，以于第一栅极结构110之间形成多个虚拟接触窗130a。具体来说，如图1E所示，在衬底100上形成掩膜图案144。掩膜图案144可覆盖或是不覆盖保护层142a的顶面142t。在一实施例中，掩膜图案144的材料包括介电材料，例如是氮化硅、氮氧化硅等含氮介电材料，其形成方法可以是化学气相沉积法。接着，以掩膜图案144为掩膜，进行第二刻蚀工艺150，移除部分牺牲材料130，进而形成多个第二开口12。在此情况下，如图1F所示，第二开口12暴露出第一栅极结构110正上方的间隙壁102，且暴露出保护层142a的部分表面。在一实施例中，第二刻蚀工艺150可以是干式刻蚀工艺，例如是反应性离子刻蚀(RIE)工艺。

请参照图1G，可选择性地形成衬层152，以共形地覆盖。掩膜图案144与第二开口12的表面。在一实施例中，衬层152的材料可包括介电材料，例如是氧化硅、氮化硅、氮氧化硅或其组合，其形成方法可以是化学气相沉积法。

请参照图1G与图1H，在第二开口12中形成介电层154。在一实施例中，介电层154的材料可包括介电材料，例如是四乙氧基硅烷(TEOS)。介电层154的形成步骤可包括：在衬底100上形成介电材料；以及进行平坦化工艺(例如CMP工艺)以暴露出掩膜图案144的顶面144t。

请参照图1I，进行回刻蚀工艺160，移除部分衬层152、部分介电层154以及掩膜图案144，进而暴露出虚拟接触窗130a的顶面130t与保护层142a的顶面142t。在一实施例中，回刻蚀工艺160可以是干式刻蚀工艺，例如是反应性离子刻蚀(RIE)工艺。在本实施例中，回刻蚀工艺160对于掩膜图案144具有高刻蚀选择性，因此，由氮化硅所构成的掩膜图案144可被完全移除。在此情况下，回刻蚀工艺160可停在由多晶硅所构成的虚拟接触窗130a与由氧化硅所构成的保护层142a上。如图1I所示，虚拟接触窗130a可形成在第一栅极结构110之间，且通过间隙壁102与第一栅极结构110分隔。

值得注意的是，本实施例将停止层的上部由氮化硅替换为氧化硅，因此，此由氧化硅所构成的保护层142a可保护由氮化硅所构成的停止层132a免受回刻蚀工艺160的侵蚀而形成凹槽。在此实施例中，停止层132a与保护层142a可视为保护结构162。保护结构162可共形地覆盖与第二区R2相邻的第一栅极结构110的侧壁110s，且可夹置在层间介电层134与间隙壁102之间。从另一角度来看，保护结构162可具有下部(即停止层132a)与配置在下部132a上的上部(即保护层142a)。下部132a与上部142a之间的界面S1可高于第一栅极结构110的顶面110t。上部142a的顶面142t可外露于层间介电层134。下部132a与上部142a可具有不同介电材料，且上部142a与掩膜图案144(图1H)可具有相同材料。举例来说，下部132a的材料包括氮化硅，而上部142a与掩膜图案144的材料包括氮化硅。

请参照图1I与图1J，进行替换工艺(replacement process)以将虚拟接触窗130a替换为金属接触窗230。具体来说，移除虚拟接触窗130a及其下方的部分的间隙壁102，以形成暴露出衬底100的多个接触窗开口。接着，形成导体材料以填入接触窗开口中。在一实施例中，上述的导体材料与牺牲材料130不同。上述的导体材料可包括金属材料(例如是W、Cu、AlCu等)、阻障金属(例如是Ti、TiN、Ta、TaN等)或其组合，其形成方法可以是电镀法、物理气相沉积法(PVD)、化学气相沉积法等合适形成方法。然后，进行平坦化工艺(例如CMP工艺)以移除介电层154、层间介电层134以及保护层142a上方的多余导体材料，进而形成源极接触窗SC与漏极接触窗DC。在此情况下，保护层142a的顶面142t可与源极接触窗SC的顶面SCt以及漏极接触窗DC的顶面DCt实质上共平面。也就是说，在进行CMP工艺之后，不会有任何金属残留物形成在晶胞区R1与周边区R2之间的停止层132a的上方。因此，本实施例可避免在源极接触窗SC以和/或漏极接触窗DC之间形成漏电路径，进而提升半导体组件1的良率。

在一实施例中，源极接触窗SC可配置在第一栅极结构110的第一侧，而漏极接触窗DC可配置在第一栅极结构110的相对于第一侧的第二侧。也就是说，源极接触窗SC与漏极接触窗DC可沿着平行于衬底100的方向D1交替配置。此外，如图1J所示，源极接触窗SC与漏极接触窗DC可通过间隙壁102与第一栅极结构110分隔。

图2是本发明第二实施例的一种半导体组件的上视示意图。

请参照图2，本发明第二实施例提供一种半导体组件2包括衬底100、多个第一栅极结构110、多个源极接触窗SC、多个漏极接触窗DC以及多个控制栅极接触窗CC，衬底100包括第一区R1与第二区R2’。在一实施例中，第一区R1可以是晶胞区，而第二区R2’可以是接缝区(stitch region)。接缝区R2可配置在相邻两个晶胞区R1之间。

第一栅极结构110可配置在晶胞区R1的衬底100上，其配置与材料已于上述实施例详细描述过，于此便不再赘述。在一实施例中，源极接触窗SC可配置在第一栅极结构110的第一侧，而漏极接触窗DC可配置在第一栅极结构110的相对于第一侧的第二侧。也就是说，源极接触窗SC与漏极接触窗DC可沿着X方向交替配置。值得注意的是，源极接触窗SC与漏极接触窗DC在上视角度中具有不同形状。具体来说，如图2所示，源极接触窗SC可以是沿着Y方向延伸的条状图案。漏极接触窗DC可以是沿着Y方向交替排列的多个点状图案，且多个点状图案彼此分隔。源极接触窗SC与漏极接触窗DC可沿着Z方向延伸，并与衬底100接触，如图1J所示。

另外，控制栅极接触窗CC可配置在接缝区R2’的衬底100上，以电性连接第一栅极结构110的控制栅极118(如图1J所示)。具体来说，控制栅极接触窗CC可配置在源极接触窗SC与漏极接触窗DC之间的第一栅极结构110的延伸方向上。控制栅极接触窗CC可沿着X方向交错排列。

图3A至图3E是沿着图2的A-A’线的半导体组件2的制造流程的剖面示意图。

请参照图3A，在进行第一刻蚀工艺140以形成第一开口12(如图1B所示)的同时，亦可凹蚀晶胞区R1与接缝区R2’之间的停止层132，进而形成第三开口14。接着，形成保护材料142，以覆盖牺牲材料130的顶面130t、层间介电层134的顶面134t并填入第三开口14中。值得注意的是，第三开口14的侧壁14s与底面14bt之间的夹角θ1为锐角，且第三开口14具有高深宽比。因此，在本实施例中，可利用增强高深宽比沟填工艺(eHARP)来形成保护材料142，进而减少第三开口14中的保护材料142的孔洞(voids)并提高保护材料142的致密度。在本实施例中，夹角θ1可介于0度至87度之间，例如65度。第三开口14的深宽比可介于5至3.25之间，例如4。

请参照图3A与图3B，进行平坦化工艺(例如CMP工艺)，以移除牺牲材料130的顶面130t上的保护材料142、层间介电层134的顶面134t上的保护材料142以及部分层间介电层134，进而在第三开口14中形成保护层242。在此情况下，牺牲材料130的顶面130t、保护层242的顶面242t以及层间介电层134的顶面134t可视为共平面。

请参照图3C，图案化牺牲材料130，以于第一栅极结构110之间形成多个虚拟接触窗130a。具体来说，如图3C所示，在衬底100上形成掩膜图案144。掩膜图案144可覆盖保护层242的顶面242t。接着，以掩膜图案144为掩膜，进行第二刻蚀工艺150，移除部分牺牲材料130，进而形成多个第二开口12(如图1F所示)。在此实施例中，沿着A-A’线的结构会被掩膜图案144所覆盖，因此，并未在图3C中示出第二开口12。

请参照图3D，在形成衬层152与介电层154(如图1H所示)之后，进行回刻蚀工艺160，移除掩膜图案144，进而暴露出虚拟接触窗130a的顶面130t与保护层242的顶面242t。在本实施例中，回刻蚀工艺160对于掩膜图案144具有高刻蚀选择性，因此，由氮化硅所构成的掩膜图案144可被完全移除。在此情况下，回刻蚀工艺160可停在由多晶硅所构成的虚拟接触窗130a与由氧化硅所构成的保护层242上。

请参照图3E，进行替换工艺以将虚拟接触窗130a替换为金属接触窗230。具体来说，移除虚拟接触窗130a及其下方的间隙壁，以形成暴露出衬底100的多个接触窗开口。接着，形成导体材料以填入接触窗开口中。然后，进行平坦化工艺(例如CMP工艺)以移除层间介电层134以及保护层242上方的多余导体材料，进而形成金属接触窗230(亦即，源极接触窗SC与漏极接触窗DC)。在此情况下，保护层242的顶面242t可与金属接触窗230的顶面230t以及层间介电层134的顶面134t实质上共平面。在此实施例中，停止层132a与保护层242可视为保护结构262。保护结构262可具有下部(即停止层132a)与配置在下部132a上的上部(即保护层242)。在一实施例中，保护结构262的侧壁与衬底100的顶面之间的夹角θ2为锐角。在本实施例中，夹角θ2可介于0度至87度之间，例如65度。

值得注意的是，本实施例可将停止层132a的上部由氮化硅替换为氧化硅，因此，此由氧化硅所构成的保护层242可保护由氮化硅所构成的停止层132a免受回刻蚀工艺160的侵蚀而形成凹槽。在此情况下，在进行接触窗替换工艺之后，不会有任何金属残留物形成在晶胞区R1与接缝区R2’之间的停止层132a的上方。因此，本实施例可避免在源极接触窗SC以和/或漏极接触窗DC之间形成漏电路径，进而提升半导体组件2的良率。

综上所述，本发明实施例通过将保护结构形成在晶胞区与接缝区之间以和/或在晶胞区与周边区之间，以避免回刻蚀工艺期间所导致的停止层的损耗。在此情况下，在进行接触窗替换工艺之后，金属钨不会残留在接缝区周围或是周边电路区周围。因此，本发明实施例可避免钨残留物所形成的源极/漏极接触窗之间的漏电路径，进而提升半导体组件的良率。

虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。

Claims (13)

1.一种半导体组件，其特征在于，包括：

衬底，包括第一区与第二区；

多个第一栅极结构，配置在所述第一区的所述衬底上：以及

保护结构，共形地覆盖与所述第二区相邻的所述多个第一栅极结构中的一者的侧壁，其中所述保护结构包括：

下部；以及

上部，配置在所述下部上，其中所述下部与所述上部具有不同介电材料。

2.根据权利要求1所述的半导体组件，其特征在于，其中所述上部的材料包括氧化硅，且所述下部的材料包括氮化硅。

3.根据权利要求1所述的半导体组件，其特征在于，其中所述第一区为晶胞区，所述第二区为周边区，所述半导体组件还包括至少一第二栅极结构配置在所述周边区的所述衬底上。

4.根据权利要求3所述的半导体组件，其特征在于，还包括：

源极接触窗，配置在所述多个第一栅极结构的第一侧；以及

漏极接触窗，配置在所述多个第一栅极结构的相对于所述第一侧的第二侧，其中所述源极接触窗与所述漏极接触窗在上视角度中具有不同形状。

5.根据权利要求4所述的半导体组件，其特征在于，还包括：

间隙壁，共形地覆盖所述多个第一栅极结构的表面，其中所述源极接触窗与所述漏极接触窗通过所述间隙壁与所述多个第一栅极结构分隔；以及

层间介电层，配置在所述周边区的所述至少一第二栅极结构上，其中所述保护结构夹置在所述层间介电层与所述间隙壁之间，且所述保护结构的所述上部的顶面外露于所述层间介电层。

6.根据权利要求1所述的半导体组件，其特征在于，其中所述第一区为晶胞区，所述第二区为接缝区，所述半导体组件还包括多个控制栅极接触窗配置在所述接缝区的所述衬底上，以电性连接所述控制栅极。

7.根据权利要求6所述的半导体组件，其特征在于，其中所述保护结构的侧壁与所述衬底的顶面之间的夹角为锐角。

8.根据权利要求1所述的半导体组件，其特征在于，其中所述下部与所述上部之间的界面高于所述多个第一栅极结构的顶面。

9.一种半导体组件的形成方法，其特征在于，包括：

提供包括晶胞区与周边区的衬底；

在所述晶胞区的所述衬底上形成多个第一栅极结构；

在所述周边区的所述衬底上形成至少一第二栅极结构；

在所述晶胞区的所述多个第一栅极结构上形成牺牲材料；

形成停止层以共形覆盖所述至少一第二栅极结构、与所述周边区相邻的所述多个第一栅极结构中的一者的侧壁以及所述牺牲材料的表面；

在所述周边区的所述停止层上形成层间介电层；

进行第一刻蚀工艺，移除所述牺牲材料的顶面上的所述停止层且进一步凹蚀所述牺牲材料与所述层间介电层之间的所述停止层，进而形成第一开口；

形成保护层以填入所述第一开口，其中所述保护层与所述停止层具有不同介电材料；以及

图案化所述牺牲材料，以于所述多个第一栅极结构之间形成多个虚拟接触窗。

10.根据权利要求9所述的半导体组件的形成方法，其特征在于，其中所述图案化所述牺牲材料包括：

在所述衬底上形成掩膜图案；

以所述掩膜图案为掩膜，进行第二刻蚀工艺，移除部分所述牺牲材料，进而形成多个第二开口；

在所述多个第二开口中形成介电层；以及

进行回刻蚀工艺，移除部分所述介电层以及所述掩膜图案，进而暴露出所述多个虚拟接触窗的顶面与所述保护层的顶面。

11.根据权利要求9所述的半导体组件的形成方法，其特征在于，其中在形成所述牺牲材料之前，所述形成方法还包括：形成间隙壁，以共形地覆盖所述多个第一栅极结构的表面，且所述多个虚拟接触窗通过所述间隙壁与所述多个第一栅极结构分隔。

12.根据权利要求11所述的半导体组件的形成方法，其特征在于，还包括：

移除所述多个虚拟接触窗及其下方的所述间隙壁，以形成暴露出所述衬底的多个接触窗开口；以及

将导体材料填入所述多个接触窗开口中，以形成源极接触窗与漏极接触窗，其中所述源极接触窗与所述漏极接触窗在上视角度中具有不同形状。

13.根据权利要求9所述的半导体组件的形成方法，其特征在于，其中所述第一开口的深宽比介于5至3.25之间。

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