CN109390287B - 半导体元件结构及其制造方法 - Google Patents

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Abstract

本发明公开一种半导体元件结构及其制造方法。半导体元件结构包括半导体基板、第一介电层、第二介电层、多个高电阻金属段、多个虚设堆叠结构以及金属连接结构。半导体基板具有一主动元件区域与一非主动元件区域。第一介电层形成于半导体基板上，第二介电层形成于第一介电层上。高电阻金属段形成于第二介电层中并位于非主动元件区域内，且此些高电阻金属段是彼此分隔开来。虚设堆叠结构形成于半导体基板上并位于非主动元件区域内，且至少一个虚设堆叠结构穿过第一介电层和第二介电层且位于两个相邻的高电阻金属段之间。金属连接结构设置于第二介电层上，且此些高电阻金属段经由金属连接结构而彼此电性相连。

Description

半导体元件结构及其制造方法
技术领域
本发明涉及一种半导体元件结构及其制造方法，且特别是涉及一种具有虚设堆叠结构(dummy stacked structure)的半导体元件结构及其制造方法。
背景技术
在制作半导体元件的过程中，经常需要采用化学机械研磨(CMP)制作工艺移除不需要的膜层或对膜层进行平坦化。为了避免化学机械研磨制作工艺可能会对半导体元件造成不良的影响，业界相关人员均致力于开发各种改良的半导体制作工艺。
发明内容
本发明是有关一种半导体元件结构及其制造方法。根据本发明的实施例，将虚设堆叠结构设置于非主动元件区域内的介电层中的设计，可以减缓介电层表面受到大面积的化学机械研磨制作工艺的影响而造成的碟形凹陷(dishing)的程度，而使得非主动元件区域内的介电层表面即使经过大面积的化学机械研磨制作工艺仍能维持其表面平坦性，进而可以避免后续的其他膜层形成步骤意外将膜层材料残留于碟形凹陷的表面上的状况。
根据本发明的一实施例，提出一种半导体元件结构。半导体元件结构包括半导体基板、第一介电层、第二介电层、多个高电阻金属段、多个虚设堆叠结构以及金属连接结构。半导体基板具有一主动元件区域与一非主动元件区域。第一介电层形成于半导体基板上，第二介电层形成于第一介电层上。高电阻金属段形成于第二介电层中并位于非主动元件区域内，且此些高电阻金属段是彼此分隔开来。虚设堆叠结构形成于半导体基板上并位于非主动元件区域内，且至少一个虚设堆叠结构穿过第一介电层和第二介电层且位于两个相邻的高电阻金属段之间。金属连接结构设置于第二介电层上，且此些高电阻金属段经由金属连接结构而彼此电性相连。
根据本发明的另一实施例，提出一种半导体元件结构的制造方法。半导体元件结构的制造方法包括以下步骤：提供一半导体基板，半导体基板具有一主动元件区域与一非主动元件区域；形成一第一介电层形成于半导体基板上；形成一第二介电层于第一介电层上；形成多个高电阻金属段于第二介电层中并位于非主动元件区域内，此些高电阻金属段是彼此分隔开来；形成多个虚设堆叠结构于半导体基板上并位于非主动元件区域内，其中至少一个虚设堆叠结构穿过第一介电层和第二介电层且位于两个相邻的高电阻金属段之间；以及形成一金属连接结构于第二介电层上，此些高电阻金属段经由金属连接结构而彼此电性相连。
为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合附图详细说明如下：
附图说明
图1为本发明一实施例的半导体元件结构的剖面示意图；
图2A为本发明另一实施例的半导体元件结构的非主动元件区域的俯视示意图；
图2B为本发明另一实施例的半导体元件结构的非主动元件区域的剖面示意图；
图3A～图3H为本发明一实施例的半导体元件结构的制作步骤剖面示意图。
具体实施方式
以下是参照所附的附图详细叙述本发明的实施例。附图中相同的标号是用以标示相同或类似的部分。需注意的是，附图已简化以利清楚说明实施例的内容，实施例所提出的细部结构仅为举例说明之用，并非对本发明欲保护的范围做限缩。具有通常知识者当可依据实际实施态样的需要对该些结构加以修饰或变化。
图1绘示依照本发明一实施例的一半导体元件结构的剖面示意图。图2A绘示依照本发明另一实施例的一半导体元件结构的非主动元件区域的俯视示意图，图2B绘示依照本发明另一实施例的一半导体元件结构的非主动元件区域的剖面示意图。
如图1所示，半导体元件结构10包括一半导体基板100、一第一介电层200、一第二介电层300、多个高电阻金属段400、多个虚设(dummy)堆叠结构500以及一金属连接结构150。半导体基板100具有一主动元件区域104与一非主动元件区域106。第一介电层200形成于半导体基板100上，第二介电层300形成于第一介电层200上。高电阻金属段400形成于第二介电层300中并位于非主动元件区域106内，且此些高电阻金属段400是彼此分隔开来。虚设堆叠结构500形成于半导体基板100上并位于非主动元件区域106内，且至少一个虚设堆叠结构500穿过第一介电层200和第二介电层300且位于两个相邻的高电阻金属段400之间。金属连接结构150设置于第二介电层300上，且此些高电阻金属段400经由金属连接结构150而彼此电性相连。
一些实施例中，主动元件区域104例如是晶体管设置区域，非主动元件区域106例如是被动元件或虚设(dummy)元件设置区域。第一介电层200和第二介电层300全面覆盖主动元件区域104和非主动元件区域106。
实施例中，非主动元件区域106内可包括2～10个高电阻金属段400，且可包括多个虚设堆叠结构500位于两个相邻的高电阻金属段400之间。实施例中，在非主动元件区域106内穿过第一介电层200和第二介电层300且位于两个相邻的高电阻金属段400之间的虚设堆叠结构500的数目并不限制，以俯视方向来看，虚设堆叠结构500占的面积可以是虚设堆叠结构500及高电阻金属段400所占的总面积的大约10％以上。
根据本发明的实施例，在半导体元件结构10的制造过程中，当对非主动元件区域106内的介电层表面(例如第一介电层200的表面和/或第二介电层300的表面，但不限于此)进行化学机械研磨制作工艺时，由于虚设堆叠结构500穿过第一介电层200和第二介电层300且位于两个相邻的高电阻金属段400之间，而虚设堆叠结构500和介电材料相比对于化学机械研磨制作工艺具有较高的抗压能力，因此此种将虚设堆叠结构500设置于非主动元件区域106内的介电层中的设计，可以减缓非主动元件区域106内的介电层表面受到大面积的化学机械研磨制作工艺的影响而产生的碟形凹陷(dishing)的程度，而使得非主动元件区域106内的介电层表面即使经过大面积的化学机械研磨制作工艺仍能维持其表面平坦性，进而可以避免在后续的其他膜层形成步骤中意外将膜层材料残留于碟形凹陷的表面上的状况。举例而言，可以避免金属栅极结构的金属材料和/或硬掩模层的介电材料残留于碟形凹陷的表面上。
实施例中，高电阻金属段400的材料可包括例如氮化钛(TiN)、氮化钽(TaN)、硅化铬(CrSi)、镍铬合金(NiCr)、硅化钨(WSix)等，高电阻金属段400的宽度例如是小于或等于2微米，较佳地例如是0.3～1.5微米。
实施例中，如图1所示，半导体元件结构10还包括多个金属栅极结构110，金属栅极结构110形成于半导体基板100上且位于主动元件区域104内，且金属栅极结构110电连接至金属连接结构150。实施例中，半导体元件结构10还包括硅鳍部(Fin)113以及外延源极/漏极区域112，硅鳍部113以及外延源极/漏极区域112位于主动元件区域104中。
实施例中，如图1所示，半导体元件结构10还包括间隙壁114、蚀刻中止层115、及自动对准接触窗(SAC)掩模层116。
如图1所示，实施例中，至少一个虚设堆叠结构500的一顶表面(top surface)500a与第二介电层300的一顶表面300a是实质上共平面。也就是说，至少一个虚设堆叠结构500的顶端延伸至第二介电层300的顶端。
一些实施例中，虚设堆叠结构500可包括虚设栅极结构510、虚设硅鳍部513以及金属层536，如图1所示，虚设堆叠结构500的金属层536穿过第一介电层200和第二介电层300且位于两个相邻的高电阻金属段400之间。如图1所示，实施例中，金属层536的顶表面536a(也就是虚设堆叠结构500的顶表面500a)与第二介电层300的顶表面300a实质上共平面。
实施例中，虚设堆叠结构500可还包括虚设外延源极/漏极区域512。
如图1所示，实施例中，至少一个虚设堆叠结构500的顶表面500a位于高电阻金属段400的一顶表面400a之上。举例而言，一些实施例中，金属层536的顶表面536a(也就是虚设堆叠结构500的顶表面500a)位于高电阻金属段400的顶表面400a之上。
一些实施例中，如图1所示，各个虚设堆叠结构500与高电阻金属段400之间相隔一距离D1，此距离D1例如是等于或大于70纳米且等于或小于500纳米。举例而言，此距离D1也就是位于第一介电层200中的虚设栅极结构510和高电阻金属段400之间的距离。
如图1所示，实施例中，虚设堆叠结构500电性绝缘于金属连接结构150。也就是说，虚设堆叠结构500的虚设栅极结构510、虚设硅鳍部513以及金属层536电性绝缘于金属连接结构150。
一些实施例中，如图1所示，间隙壁114形成于金属栅极结构110的两侧以及虚设栅极结构510的两侧，自动对准接触窗掩模层116形成于金属栅极结构110上以及虚设栅极结构510上。
一些实施例中，半导体元件结构10还包括多个阻障金属层134以及多个硬掩模层126。一些实施例中，半导体元件结构10还包括多个连接金属层136和多个连接金属层137，连接金属层136和连接金属层137位于阻障金属层134上。一实施例中，如图1所示，非主动元件区域106内，各个硬掩模层126位于对应的高电阻金属段400上，阻障金属层134穿过硬掩模层126、高电阻金属段400以及缓冲介电层122而位于第一介电层200上，连接金属层137位于阻障金属层134上以侧面电连接高电阻金属层400。一些实施例中，连接金属层137延伸至第一介电层200内的深度大约是20～30纳米；或者是24～26纳米。一些实施例中，连接金属层137也可具有由上至下宽度递减的楔形(tapered)剖面形状(未绘示于图1中)，此楔形剖面的顶部剖面宽度例如是底部剖面宽度的1.5～2倍，或者此楔形剖面的顶部剖面宽度和底部剖面宽度的差异例如可以是大约15～20纳米。举例而言，一实施例中，连接金属层137的楔形剖面的顶部剖面宽度例如是大约57纳米，底部剖面宽度例如是大约39纳米，延伸至第一介电层200内的深度大约是26纳米，且楔形剖面两侧的倾斜角度例如大约是75～85度；或者是78～83度。
另一实施例中，非主动元件区域106内，各个硬掩模层126位于对应的高电阻金属段400上，阻障金属层134穿过硬掩模层126而位于高电阻金属段400上，连接金属层137位于阻障金属层134上电连接高电阻金属层400(未绘示于图1中)。
如图1所示，实施例中，第二介电层300可包括一缓冲介电层122以及一前金属介电层(PMD)132，缓冲介电层122设置于第一介电层200上，前金属介电层132设置于缓冲介电层122上。如图1所示，高电阻金属段400形成于缓冲介电层122上，且高电阻金属段400被前金属介电层132所覆盖。也就是说，高电阻金属段400埋置(embedded)于第二介电层300中。
如图1所示，实施例中，半导体元件结构10还包括多个浅沟槽隔离结构102，浅沟槽隔离结构102埋置于半导体基板100中。如图1所示，实施例中，位于非主动元件区域106内的各个浅沟槽隔离结构102分别对应位于各个高电阻金属段400之下。
如图1所示，实施例中，半导体元件结构10还包括一蚀刻阻障层138以及一层间介电层140，蚀刻阻障层138形成于第二介电层300上，层间介电层140形成于蚀刻阻障层138上。实施例中，金属连接结构150可包括多个连接插塞152和多个导线结构154，连接插塞152穿过蚀刻阻障层138和层间介电层140以电连接至高电阻金属段400，且虚设堆叠结构500是电性绝缘于连接插塞152。
举例而言，如图1所示，实施例中，导线结构154电连接至连接插塞152，连接插塞152穿过蚀刻阻障层138和层间介电层140以电连接至连接金属层137，而连接金属层137电连接至高电阻金属段400。
一些实施例中，如图1所示的半导体元件结构10的非主动元件区域106可具有如图2A至图2B所示的结构。由于图1的半导体元件结构10可能具有连接金属层137贯穿高电阻金属段而延伸至第一介电层200中或未贯穿高电阻金属段且未延伸至第一介电层200中的两种情况，为了两种情况皆显示，图2B仅显示后者即连接金属层137未贯穿高电阻金属段且未延伸至第一介电层200中的情况。如图2A所示，高电阻金属段400以俯视方向具有多个长方形条状结构，且此些高电阻金属段400是经由金属连接结构150而彼此并联电连接。举例而言，请同时参照图2A及图2B，金属连接结构150的导线结构154电连接至多个连接插塞152，连接插塞152穿过蚀刻阻障层138和层间介电层140以电连接至连接金属层137，而连接金属层137电连接至高电阻金属段400。虽然图2B中显示连接金属层137直接接触高电阻金属段400且未贯穿高电阻金属段，但在另一情况中，图2B中的阻障金属层134也可以具有类似于图1所示的结构而穿过硬掩模层126以及高电阻金属段400(以及选择性地穿过如图1所示的缓冲介电层122)而位于第一介电层200上，连接金属层137位于阻障金属层134上以侧面电连接高电阻金属层400(未绘示于图2B中)。
图3A～图3H为依照本发明一实施例的半导体元件结构的制作步骤剖面示意图。本实施例中与前述实施例相同或相似的元件是沿用同样或相似的元件标号，且相同或相似元件的相关说明请参考前述，在此不再赘述。
如图3A所示，提供半导体基板100，半导体基板100具有主动元件区域104与非主动元件区域106。并且，以蚀刻制作工艺移除部分半导体基板100以形成硅鳍部113和虚设硅鳍部513。接着，沉积绝缘材料(例如是氧化物)在半导体基板100及硅鳍部113和虚设硅鳍部513上，以化学机械研磨制作工艺研磨绝缘材料，然后以蚀刻制作工艺移除部分绝缘材料以暴露出硅鳍部113和虚设硅鳍部513而形成多个浅沟槽隔离结构102埋置于半导体基板100中。接着，沉积非晶相或多晶相的硅层于硅鳍部113、虚设硅鳍部513和浅沟槽隔离结构102上，然后对此非晶相或多晶相的硅层进行图案化制作工艺及化学机械研磨制作工艺以形成图案化非晶相硅结构，此些图案化非晶相硅结构在后续的步骤中用以形成栅极结构。接着，形成外延源极/漏极区域112以及虚设外延源极/漏极区域512，形成硅化层于外延源极/漏极区域112和虚设外延源极/漏极区域512上，并且形成间隙壁114和蚀刻中止层115。实施例中，间隙壁114和蚀刻中止层115的材质可为例如二氧化硅、氮化硅、碳氮化硅、氮氧化硅、碳化硅、或上述者的任意多者的组合。
接着，形成介电材料于半导体基板100上并覆盖硅鳍部113、虚设硅鳍部513和前述图案化非晶相或多晶相的硅结构，并且接着以化学机械研磨制作工艺移除部分介电材料而暴露出前述图案化非晶相或多晶相的硅结构。接着，对此些图案化非晶相或多晶相的硅结构进行置换性金属栅极(RMG)制作工艺以形成多个金属栅极结构110和多个虚拟栅极结构510于半导体基板100上，且金属栅极结构110位于主动元件区域104内，金属栅极结构110用以电连接至后续形成的金属连接结构150。实施例中，形成金属栅极结构110和虚设栅极结构510的制作工艺可包括形成作为栅电极用的金属内层与形成作为栅介电层用的介电材料外层，金属内层以例如低电阻率金属材料及功函数金属材料所形成，低电阻率金属材料例如可包括钨、铝或铜，功函数金属材料例如可包括氮化钛(TiN)、氮化钽(TaN)、碳化铝钛(TiAlC)，介电材料外层例如以高介电材料如，硅酸铪、硅酸锆、二氧化铪或二氧化锆所形成。接着，可从金属栅极结构110上和虚设栅极结构510上方对其金属材料进行回蚀、填入金属氮化物材料以及对此些金属氮化物材料进行化学机械研磨制作工艺，而形成如图3A所示的金属栅极结构110上和虚设栅极结构510上的自动对准接触窗掩模层116。至此，第一介电层200填满主动元件区104中金属栅极结构110间的空隙以及非主动元件区106中虚设栅极结构510间的空隙。
接着，如图3A所示，形成缓冲介电层122于第一介电层200上，并依序形成高电阻金属材料层400a、硬掩模层126a以及盖氧化层128。高电阻金属材料层400a的材料可包括例如氮化钛(TiN)、氮化钽(TaN)、硅化铬(CrSi)、镍铬合金(NiCr)、硅化钨(WSix)等，以原子层沉积(ALD)、物理气相沉积法(PVD)、化学气相沉积法(CVD)、或上述者的组合所形成。高电阻金属材料层400a的厚度范围约为30埃～60埃。硬掩模层126a例如为次大气压化学气相沉积法(SACVD)所形成的氮化硅层。
接着，如图3B所示，形成图案化光致抗蚀剂层130于盖氧化层128上。
如图3C图所示，以图案化光致抗蚀剂层130作为蚀刻掩模，进行蚀刻而直到缓冲介电层122暴露出来，而使得高电阻金属材料层400a和硬掩模层126a被图案化而形成高电阻金属段400和硬掩模层126。然后，一并移除残留的盖氧化层128以及图案化光致抗蚀剂层130。
如图3D所示，形成高电阻金属段400之后，形成前金属介电层132于缓冲介电层122上且覆盖高电阻金属段400。至此，形成第二介电层300于第一介电层200上，以及形成彼此分隔开来的多个高电阻金属段400于第二介电层300中并位于非主动元件区域106内。并且，位于非主动元件区域106内的各浅沟槽隔离结构102分别对应位于各高电阻金属段400之下。
接着，如图3E所示，于主动元件区域104中移除部分前金属介电层132形成接触窗开口S3贯穿前金属介电层132，并且移除金属栅极结构110之间的第一介电层200。并且，在非主动元件区域106中移除部分的前金属介电层132、部分的硬掩模层126、部分的高电阻金属段400和部分的缓冲介电层122(还可选择性地移除部分的第一介电层200)形成接触窗开口S2，接触窗开口S2贯穿金属介电层132、硬掩模层126、高电阻金属段400与缓冲介电层122并位于第一介电层200上。另一实施例中，也可以仅移除部分的前金属介电层132和高电阻金属段400(以及选择性地移除部分的高电阻金属段400)，形成的接触窗开口S2贯穿前金属介电层132与硬掩模层126但并未贯穿高电阻金属段400(未绘示于图3E中)。并且，于非主动元件区域106中移除部分前金属介电层132形成接触窗开口S1贯穿前金属介电层132，并且移除虚设栅极结构510之间的第一介电层200。
如图3F所示，共形形成阻障金属层134a全面覆盖主动元件区域104与非主动元件区域106，阻障金属层134a会共形覆盖接触窗开口S1、S2与S3的内面。阻障金属层134a例如是钛、氮化钛、或钛/氮化钛的复合层。
接着，如图3G所示，形成金属材料覆盖阻障金属层134a并填满接触窗开口S1、S2与S3。接着，进行化学机械研磨(CMP)制作工艺，移除多余的金属材料、阻障金属层134a与前金属介电层132并达到平坦化的效果，而形成连接金属层136、连接金属层137、金属层536、阻障金属层134与前金属介电层132。在此实施例中，连接金属层136、连接金属层137和金属层536的材料例如包含钨，而所进行的化学机械研磨制作工艺则为钨金属化学机械研磨制作工艺。事实上，阻障金属层134可与连接金属层136、连接金属层137和金属层536分别结合而达到电连接的效果。
至此，如图3G所示，形成多个虚设堆叠结构500于半导体基板100上并位于非主动元件区域106内，至少一个虚设堆叠结构500穿过第一介电层200和第二介电层300(缓冲介电层122及前金属介电层132)且位于两个相邻的高电阻金属段400之间。
根据本发明的实施例，如图3G所示，由于虚设堆叠结构500穿过第一介电层200和第二介电层300且位于相邻的高电阻金属段400之间，减缓非主动元件区域106内的第一介电层200的表面受到大面积的化学机械研磨制作工艺的影响而产生的碟形凹陷的程度，而使得非主动元件区域106内的第一介电层200的表面即使经过大面积的化学机械研磨制作工艺仍能维持其表面平坦性，进而可以避免在后续的其他膜层形成步骤中意外将膜层材料残留于碟形凹陷的表面上的状况。
接着，如图3H所示，形成蚀刻阻障层138于第二介电层300上，以及形成层间介电层140于蚀刻阻障层138上。并且，形成金属连接结构150于第二介电层300上，使多个高电阻金属段400经由金属连接结构150而彼此电性相连。
举例而言，可先形成蚀刻阻绝层138与层间介电层140全面覆盖第二介电层300，接着形成孔洞或沟槽贯穿蚀刻阻绝层138与层间介电层140，再以金属材料填满此些孔洞或沟槽而形成多个连接插塞152。连接插塞152穿过蚀刻阻障层138和层间介电层140以电连接至高电阻金属段400。实施例中，如图3H所示，连接插塞152经由连接金属层137电连接至高电阻金属段400，虚设堆叠结构500是电性绝缘于连接插塞152。
综上所述，虽然结合以上实施例公开了本发明，然而其并非用以限定本发明。本发明所属技术领域中的技术人员，在不脱离本发明的精神和范围内，可作各种的更动与润饰。因此，本发明的保护范围应当以附上的权利要求所界定的为准。

Claims (18)

1.一种半导体元件结构，其特征在于，该半导体元件结构包括：
半导体基板，具有主动元件区域与非主动元件区域；
第一介电层，形成于该半导体基板上；
第二介电层，形成于该第一介电层上；
多个高电阻金属段，形成于该第二介电层中并位于该非主动元件区域内，其中该些高电阻金属段是彼此分隔开来；
多个虚设堆叠结构，形成于该半导体基板上并位于该非主动元件区域内，其中该些虚设堆叠结构中的至少一个虚设堆叠结构穿过该第一介电层和该第二介电层且位于该些高电阻金属段中的两个相邻的该些高电阻金属段之间，其中该至少一个虚设堆叠结构的一顶表面与该第二介电层的一顶表面是实质上共平面；
多个连接金属层，穿过该些高电阻金属段且延伸至该第一介电层内；以及
金属连接结构，设置于该第二介电层上，其中该些高电阻金属段经由该金属连接结构而彼此电性相连。
2.如权利要求1所述的半导体元件结构，其中该至少一个虚设堆叠结构的该顶表面位于该些高电阻金属段的一顶表面之上。
3.如权利要求1所述的半导体元件结构，其中该些虚设堆叠结构是电性绝缘于该金属连接结构。
4.如权利要求1所述的半导体元件结构，其中该第二介电层包括：
缓冲介电层，设置于该第一介电层上；以及
前金属介电层，设置于该缓冲介电层上，其中该些高电阻金属段形成于该缓冲介电层上，且该些高电阻金属段被该前金属介电层所覆盖。
5.如权利要求1所述的半导体元件结构，其中各该虚设堆叠结构与该些高电阻金属段之间相隔一距离，该距离等于或大于70纳米且等于或小于500纳米。
6.如权利要求1所述的半导体元件结构，还包括：
多个金属栅极结构，形成于该半导体基板上且位于该主动元件区域内，其中该些金属栅极结构电连接至该金属连接结构。
7.如权利要求1所述的半导体元件结构，还包括：
多个浅沟槽隔离结构，埋置于该半导体基板中，其中位于该非主动元件区域内的各该浅沟槽隔离结构分别对应位于各该高电阻金属段之下。
8.如权利要求1所述的半导体元件结构，其中该些高电阻金属段以俯视方向具有多个长方形条状结构，且该些高电阻金属段是经由该金属连接结构而彼此并联电连接。
9.如权利要求1所述的半导体元件结构，还包括：
蚀刻阻障层，形成于该第二介电层上；以及
层间介电层，形成于该蚀刻阻障层上，其中该金属连接结构包括多个连接插塞，该些连接插塞穿过该蚀刻阻障层和该层间介电层以电连接至该些高电阻金属段，且该些虚设堆叠结构电性绝缘于该些连接插塞。
10.一种半导体元件结构的制造方法，其特征在于，该半导体元件结构包括的制造方法：
提供一半导体基板，该半导体基板具有主动元件区域与非主动元件区域；
形成一第一介电层于该半导体基板上；
形成一第二介电层于该第一介电层上；
形成多个高电阻金属段于该第二介电层中并位于该非主动元件区域内，其中该些高电阻金属段是彼此分隔开来；
形成多个虚设堆叠结构于该半导体基板上并位于该非主动元件区域内，其中该些虚设堆叠结构中的至少一个虚设堆叠结构穿过该第一介电层和该第二介电层且位于该些高电阻金属段中的两个相邻的该些高电阻金属段之间，其中该至少一个虚设堆叠结构的一顶表面与该第二介电层的一顶表面实质上共平面；以及
形成多个连接金属层，该些连接金属层穿过该些高电阻金属段且延伸至该第一介电层内；以及
形成一金属连接结构于该第二介电层上，其中该些高电阻金属段经由该金属连接结构而彼此电性相连。
11.如权利要求10所述的半导体元件结构的制造方法，其中该至少一个虚设堆叠结构的该顶表面位于该些高电阻金属段的一顶表面之上。
12.如权利要求10所述的半导体元件结构的制造方法，其中该些虚设堆叠结构电性绝缘于该金属连接结构。
13.如权利要求10所述的半导体元件结构的制造方法，其中形成该第二介电层包括：
形成一缓冲介电层于该第一介电层上；以及
形成该些高电阻金属段之后，形成一前金属介电层于该缓冲介电层上且覆盖该些高电阻金属段。
14.如权利要求10所述的半导体元件结构的制造方法，其中各该虚设堆叠结构与该些高电阻金属段之间相隔一距离，该距离等于或大于70纳米且等于或小于500纳米。
15.如权利要求10所述的半导体元件结构的制造方法，还包括：
形成多个金属栅极结构于该半导体基板上且位于该主动元件区域内，其中该些金属栅极结构电连接至该金属连接结构。
16.如权利要求10所述的半导体元件结构的制造方法，还包括：
形成多个浅沟槽隔离结构埋置于该半导体基板中，其中位于该非主动元件区域内的各该浅沟槽隔离结构分别对应位于各该高电阻金属段之下。
17.如权利要求10所述的半导体元件结构的制造方法，其中该些高电阻金属段以俯视方向具有多个长方形条状结构，且该些高电阻金属段经由该金属连接结构而彼此并联电连接。
18.如权利要求10所述的半导体元件结构的制造方法，还包括：
形成一蚀刻阻障层于该第二介电层上；以及
形成一层间介电层于该蚀刻阻障层上，其中形成该金属连接结构包括形成多个连接插塞，该些连接插塞穿过该蚀刻阻障层和该层间介电层以电连接至该些高电阻金属段，且该些虚设堆叠结构电性绝缘于该些连接插塞。
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