CN101373765A - 具有电阻器的半导体器件及其形成方法 - Google Patents

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Abstract

在一种半导体器件及其制造方法中，该半导体器件包括基板，其包括第一区和第二区。至少一个第一栅极结构位于第一区中的基板上，该至少一个第一栅极结构包括第一栅极绝缘层和第一栅极绝缘层上的第一栅极电极层。至少一个隔离结构位于第二区中的基板中，该隔离结构的顶表面在高度上低于基板的顶表面。至少一个电阻器图案位于至少一个隔离结构上。

Description

具有电阻器的半导体器件及其形成方法
相关申请
根据35 U.S.C.119，本申请要求在2007年8月23日提交的韩国专利申请No.10-2007-0085013的优先权，其整体内容在此处并入作为参考。
背景技术
由于持续关注高度集成的电子器件，因此对于以较高速度和较低功率操作并且具有增加的器件密度的半导体器件具有持续的需求。为了实现这些目的，必要的是，器件被形成为具有增加的集成度并且器件的元件由电阻率较低的材料形成。同时，现代数字系统中需要模拟电路。例如，在半导体存储器器件的外围区中，需要形成电阻器，其具有可预测的并且处于严格的容差水平内的电阻值。在面向器件的进一步集成的持续压力下，日益难于制造具有精确电阻值的电阻器。
在当前器件中，晶体管栅极通常由WSix形成，这是因为该材料提供相对低的电阻和可靠的应用。同时，通过使用WSix，电阻器还可被形成为具有一定程度可预测的值。
对于增加的集成度，优选的是使用例如不同的硅化物材料(诸如CoSix和NiSix)或者金属栅极材料(诸如W、Cu或Al)来形成晶体管器件的栅极材料，这是因为该材料可被形成为具有较低的电阻。然而，在使用该材料形成电阻器时，已经确定，该材料的电阻率非常易于受到热和厚度的影响。例如，在使用硅化物层时，得到的电阻器的电阻率将根据可能生成热量收支的随后工艺而有大的变化，这是因为CoSix或NiSix的属性可能随热量收支(heat budget)的变化而变化。而且，在使用金属层形成电阻器时，在器件的金属栅极的制造过程中使用的应用化学机械研磨(CMP)工序可能使金属层厚度广泛变化。这接下来可能引起电阻器材料的所谓的“凹陷”(dishing)，这可能使得到的电阻器的电阻值有大的变化。
发明内容
本发明的实施例涉及半导体器件及其形成方法，该半导体器件包括电阻器，其具有在制造工艺过程中保持相对稳定的可预测的电阻值。特别地，本发明的实施例提供了电阻器，其不受器件其他区中的晶体管栅极处的硅化工艺的影响。特别地，器件外围区中的隔离结构的顶表面在基板中凹陷，其中电阻器图案在该顶表面上形成，使得它具有高度上低于基板上表面的顶表面。而且，电阻器图案可以隐埋在位于电阻器图案上方的绝缘层中。因此，电阻器在相邻栅极图案的硅化过程中未被硅化，否则该硅化可能改变其电阻值。可替换地，电阻器在相邻栅极图案的金属化过程中未被金属化，否者该金属化也可能影响其电阻值。而且，减少了施加到电阻器的热，使得减轻或避免了由于施加的热引起的电阻值的改变。此外，避免了在制造过程中移除电阻器的材料或者使其最小，使得避免了制造过程中的电阻值变化或者使其最小。
在一个方面，一种半导体器件，包括：包括第一区和第二区的基板；第一区中的基板上的至少一个第一栅极结构，该至少一个第一栅极结构包括第一栅极绝缘层和第一栅极绝缘层上的第一栅极电极层；第二区中的基板中的至少一个隔离结构，该隔离结构的顶表面在高度上低于基板的顶表面；和至少一个隔离结构上的至少一个电阻器图案。
在一个实施例中，第一区包括器件的单元区，其中至少一个第一栅极结构包括至少一个单元栅极结构，并且其中第二区包括器件的外围区。
在另一实施例中，第一栅极绝缘层包括隧道绝缘层；并且至少一个第一栅极结构包括隧道绝缘层、隧道绝缘层上的电荷存储层、电荷存储层上的阻挡绝缘层和阻挡绝缘层上的第一栅极电极层。
在另一实施例中，至少一个第一栅极结构包括多个第一栅极结构，并且在多个第一栅极结构的子集中，第一栅极电极层和电荷存储层直接电气接触。
在另一实施例中，至少一个第一栅极结构包括其顶部处的硅化物区。
在另一实施例中，在至少一个电阻器图案上不存在硅化物区。
在另一实施例中，至少一个第一栅极结构包括其顶部处的金属层。
在另一实施例中，在至少一个电阻器图案上不存在金属层。
在另一实施例中，至少一个第一栅极结构形成第一区中的非易失存储器单元的栅极。
在另一实施例中，该器件进一步包括至少一个隔离结构上的和电阻器图案下方的绝缘层。
在另一方面，一种形成包括第一区和第二区的半导体器件的方法，包括：在基板上提供栅极绝缘层，该基板具有上表面；在第一区中和在第二区中在基板中提供隔离结构；在第一区中和在第二区中在栅极绝缘层上提供第一栅极电极层；移除第二区中的第一栅极电极层和栅极绝缘层的部分，以使第二区中的隔离结构暴露；移除暴露的隔离结构的上部，以使基板中的隔离结构凹陷，使得隔离结构的顶表面在高度上低于基板的上表面；在第一区中在第一栅极电极层上并且在第二区中在凹陷的隔离结构上提供第二栅极电极层；并且对第一区中的第二栅极电极层、第一栅极电极层和栅极绝缘层构图，以形成第一区中的第一栅极结构，并且对第二栅极电极层构图，以形成第二区中的凹陷的隔离结构上的电阻器图案。
在一个实施例中，第一区包括器件的单元区，其中第一栅极结构包括单元栅极结构，并且其中第二区包括器件的外围区。
在另一实施例中，栅极绝缘层包括隧道绝缘层并且该方法进一步包括：在隧道绝缘层上提供电荷存储层；在第一区中和在第二区中在电荷存储层上和在隔离结构上提供阻挡绝缘层，其中第一栅极电极层被提供在第一区中和在第二区中的阻挡绝缘层上；移除第一区中的第一栅极电极层和阻挡绝缘层的部分，以使第一区中的下面的电荷存储层的部分暴露，其中在第一栅极电极层上在第一区中提供第二栅极电极层的步骤提供了与下面的电荷存储层的暴露部分接触的第二栅极电极层；其中移除第二区中的第一栅极电极层和栅极绝缘层的部分以使第二区中的隔离结构暴露的步骤进一步包括：对第二区中的阻挡绝缘层构图；并且进一步对第一区中的阻挡绝缘层和电荷存储层构图，以形成第一区中的第一栅极结构。
在另一实施例中，移除暴露的隔离结构的上部以形成隔离结构中的凹陷的步骤与移除第一区中的第一栅极电极层和阻挡绝缘层的部分以使第一区中的下面的电荷存储层的部分暴露的步骤，是在相同的工艺步骤中执行的。
在另一实施例中，该方法进一步包括：在第一栅极结构和电阻器图案上提供绝缘层；并且使绝缘层平整化，以使第一区中第一栅极结构的构图的第二栅极电极层的上表面暴露，其中在绝缘层的平整化工艺中，部分绝缘层保留在电阻器图案上，以覆盖电阻器图案。
在另一实施例中，该方法进一步包括：在第一栅极结构的构图的第二栅极电极层的暴露的上表面上执行硅化工艺，其中保留在电阻器图案上的部分的绝缘层防止电阻器图案被硅化。
在另一实施例中，该方法进一步包括：移除暴露的第一栅极结构的构图的第二栅极电极层的上部，以使第一栅极结构相对于绝缘层凹陷；在绝缘层上和在凹陷的暴露的第一栅极结构上提供金属层；并且使金属层平整化，以使绝缘层暴露。
在另一实施例中，在基板中提供隔离结构的步骤包括：提供通过第一区中的和第二区中的栅极绝缘层的沟槽；并且使用绝缘材料填充该沟槽。
在另一实施例中，该方法进一步包括，在基板中提供隔离结构的步骤之后，移除第一区中和第二区中的隔离结构的暴露的初始的上部，以使隔离结构初始凹陷，其中移除暴露的隔离结构的上部以使隔离结构凹陷的步骤使隔离结构进一步凹陷。
在另一实施例中，在基板中提供隔离结构的步骤是在基板上提供栅极绝缘层的步骤之前执行的。
在另一方面，一种形成包括第一区和第二区的半导体器件的方法，包括：在基板上提供栅极绝缘层，该基板具有上表面；在第一区中和在第二区中在基板中提供隔离结构；在第一区中和在第二区中在栅极绝缘层上提供第一栅极电极层；在第一栅极电极层上在第一区中并且在第一栅极电极层上在第二区中提供第二栅极电极层；并且对第一区中的第二栅极电极层、第一栅极电极层和栅极绝缘层构图，以形成第一区中的第一栅极结构，并且对第二区中的第二栅极电极层、第一栅极电极层和栅极绝缘层构图，以使第二区中的下面的隔离结构暴露；移除暴露的隔离结构的上部，以使基板中的隔离结构凹陷，使得隔离结构的顶表面在高度上低于基板的上表面；并且在凹陷的隔离结构上提供电阻器图案。
在一个实施例中，第一区包括器件的单元区，其中第一栅极结构包括单元栅极结构，并且其中第二区包括器件的外围区。
在另一实施例中，栅极绝缘层包括隧道绝缘层并且该方法进一步包括：在隧道绝缘层上提供电荷存储层；在第一区中和在第二区中，在电荷存储层上和在隔离结构上提供阻挡绝缘层，其中第一栅极电极层被提供在第一区中和第二区中的阻挡绝缘层上；移除第一区中的第一栅极电极层和阻挡绝缘层的部分，以使第一区中的下面的电荷存储层的部分暴露，并且其中在第一栅极电极层上在第一区中提供第二栅极电极层的步骤提供了与下面的电荷存储层的暴露部分接触的第二栅极电极层；并且进一步对第一区中的阻挡绝缘层和电荷存储层构图，以形成第一区中的第一栅极结构，并且进一步对第二区中的隔离结构上的阻挡绝缘层构图，以使下面的隔离结构暴露。
在另一实施例中，在凹陷的隔离结构上提供电阻器图案的步骤包括：在第一区的第一栅极结构上和在第二区中的凹陷的隔离结构上提供绝缘层；并且在凹陷的隔离结构上，在绝缘层上提供电阻器图案。
在另一实施例中，该方法进一步包括：在第一栅极结构和电阻器图案上提供绝缘层；并且使绝缘层平整化，以使第一区中的第一栅极结构的构图的第二栅极电极层的上表面暴露，其中在绝缘层的平整化工艺中，部分的绝缘层保留在电阻器图案上，以覆盖电阻器图案。
在另一实施例中，该方法进一步包括：在第一栅极结构的构图的第二栅极电极层的暴露的上表面上执行硅化工艺，其中保留在电阻器图案上的部分的绝缘层防止电阻器图案被硅化。
在另一实施例中，该方法进一步包括：移除暴露的第一栅极结构的构图的第二栅极电极层的上部，以使第一栅极结构相对于绝缘层凹陷；在绝缘层上和在凹陷的暴露的第一栅极结构上提供金属层；并且使金属层平整化，以使绝缘层暴露。
在另一实施例中，在基板中提供隔离结构的步骤包括：提供通过第一区中的和第二区中的栅极绝缘层的沟槽；并且使用绝缘材料填充该沟槽。
在另一实施例中，该方法进一步包括，在基板中提供隔离结构之后，移除第一区中和第二区中的隔离结构的暴露的初始的上部，以使隔离结构初始凹陷，并且其中移除暴露的隔离结构的上部的步骤使隔离结构进一步凹陷。
在另一实施例中，对第二区中的第二栅极电极层、第一栅极电极层和栅极绝缘层构图以使第二区中的下面的隔离结构暴露的步骤与对第一区中的第二栅极电极层、第一栅极电极层和栅极绝缘层构图以形成第一区中的第一栅极结构的步骤，是在相同的工艺步骤中执行的。
在另一实施例中，在基板中提供隔离结构的步骤是在基板上提供栅极绝缘层的步骤之前执行的。
附图说明
通过如附图中说明的本发明的优选实施例的更加详细的描述，本发明的实施例的前面的和其他的目的、特征和优点将是显而易见的，在附图中相同的参考字符表示不同图中的相同的部分。附图没有必要依比例绘制，其着重于说明本发明的原理。在附图中：
图1是根据本发明的实施例的包括单元区并且包括外围区中的电阻器结构的半导体器件的平面顶视图。
图2A～10A是根据本发明的实施例的沿截面线I-I’和II-II’截取的图1的半导体器件的单元区的形成过程的截面视图。图2B～10B是根据本发明的实施例的沿截面线III-III’和IV-IV’截取的图1的半导体器件的外围区的形成过程的截面视图。
图11A～13A是根据本发明的另一实施例的沿截面线I-I’和II-II’截取的图1的半导体器件的单元区的形成过程的截面视图。图11B～13B是根据本发明的另一实施例的沿截面线III-III’和IV-IV’截取的图1的半导体器件的外围区的形成过程的截面视图。
图14A～19A是根据本发明的另一实施例的沿截面线I-I’和II-II’截取的图1的半导体器件的单元区的形成过程的截面视图。图14B～19B是根据本发明的另一实施例的沿截面线III-III’和IV-IV’截取的图1的半导体器件的外围区的形成过程的截面视图。
图20A～22A是根据本发明的另一实施例的沿截面线I-I’和II-II’截取的图1的半导体器件的单元区的形成过程的截面视图。图20B～22B是根据本发明的另一实施例的沿截面线III-III’和IV-IV’截取的图1的半导体器件的外围区的形成过程的截面视图。
图23是包括根据本发明的实施例的半导体器件的存储器系统的框图。
具体实施方式
现将参考附图更加全面地描述本发明的实施例，其中示出了本发明的优选实施例。然而，本发明可以体现为不同的形式并且不应被解释为限于此处阐述的实施例。在说明书通篇中相同的数字表示相同的元件。
应当理解，尽管此处使用术语“第一”、“第二”等描述多种元件，但是这些元件不应受这些术语的限制。这些术语用于使一个元件同另一元件区分。例如，在不偏离本发明的范围的前提下，第一元件可被称为第二元件，并且相似地，第二元件可被称为第一元件。如此处使用的术语“和/或”包括一个或多个相关联的列出事项的任何或所有组合。
应当理解，当元件被称为“位于另一元件上”或者“连接”或者“耦合”到另一元件时，其可以直接位于该另一元件上或者直接连接或耦合到该另一元件，或者可以存在中间的元件。相反地，当元件被称为“直接位于另一元件上”或者“直接连接”或者“直接耦合”到另一元件时，不存在中间的元件。用于描述元件之间的关系的其他用语应通过类似的方式解释(例如“位于...之间”相对“直接位于...之间”、“相邻”相对“直接相邻”等)。当元件在此处被称为位于另一元件“上面”时，其可以位于该另一元件上面或下面，并且可以直接耦合到该另一元件或者可以存在中间元件，或者该元件可以隔开空隙或间隙。
此处使用的术语用于描述特定实施例的目的并且不应成为本发明的限制。除非上下文另外明确指出，否则如此处使用的单数形式“一”、“一个”也应包括复数形式。应当进一步理解，此处使用的术语“包括”、“包括的”、“包含”、“包含的”指明了所陈述的特征、整体、步骤、操作、元件和/或部件的存在，但是并未排除一个或多个其他特征、整体、步骤、操作、元件、部件和/或其组的存在或添加。
图1是根据本发明的实施例的包括单元区并且包括外围区中的电阻器结构的半导体器件的平面顶视图。半导体器件，例如半导体存储器器件，包括单元区a和外围区b。单元区a包括配置为行和列的多个存储器单元。在所提供的示例中，串选择线SSL、字线WL和地选择线GSL在单元区a的行方向中延伸。形成比特线的有源区103在列方向中延伸。单元区a的存储器单元是在字线WL和比特线的相交处提供的。比特线接触BC是提供与存储器单元的有源区103的互连的垂直接触。单元区a中的存储器单元通过隔离区102相互隔离。
该半导体器件进一步包括外围区b，其包括例如，电路区b1和电阻器区b2。在该示例中，外围区b的电路区b1包括栅极线GL，其包括晶体管的栅极。在该示例中，外围区b的电阻器区b2包括多个电阻器迹线R，其是在隔离区102上形成的。电阻器接触RC是提供与电阻器迹线R的第一和第二端部端子的互连的垂直接触。图1中说明的电阻器迹线R仅是该迹线的示例，并且本领域的技术人员应容易地认识到，其他的电阻器迹线配置同样适用于本发明的实施例的原理。电阻器区b2的隔离区102由有源区103围绕，并且可以在相邻的电阻器迹线R之间和在单个的曲折的迹线的相邻分支之间提供虚拟栅极图案DG，如所示出的。为了本发明的目的，虚拟栅极图案可以包括电阻器区b2中的用于非功能性栅极的栅极图案，或者可选地，可以包括电阻器区b2中的用于功能性栅极的栅极图案。
图2A～10A是根据本发明的实施例的沿截面线I-I’和II-II’截取的图1的半导体器件的单元区的形成过程的截面视图。图2B～10B是根据本发明的实施例的沿截面线III-III’和IV-IV’截取的图1的半导体器件的外围区的形成过程的截面视图。
参考图2A和2B，在单元区a中和在基板101的外围区b的电阻器区b2中形成的沟槽105中提供隔离层，用于形成隔离结构104。沟槽105限定了单元和外围区a、b中的有源区103。在有源区103上提供隧道绝缘层111和电荷存储层12。在该示例中，隧道绝缘层111和电荷存储层112是这样的层，其将包括所得到器件的单元区a中的非易失存储器晶体管栅极的下面元件；然而，本发明的实施例同样适用于形成单元区a中的易失或传统的存储器晶体管栅极的传统晶体管的形成过程。在特定的实施例中，用于外围区b的电阻器区b2的沟槽105可以与单元区a中的沟槽105同时形成。在特定的实施例中，可以在提供隧道绝缘层111和电荷存储层112之前，例如，通过使用构图的SiN层作为用于形成沟槽的硬掩膜，来形成沟槽105。可替换地，电荷存储层112可以首先形成并被构图，并且用作用于刻蚀沟槽105的掩膜。电荷存储层112可由许多适用的电荷存储层材料中的任何材料形成，其包括但不限于，半导体层、SiN、SiON、具有金属制成的纳米尺寸的点的绝缘层、半导体材料、具有陷阱部位(trap sites)的绝缘材料等。
参考图3A和3B，可选地首先使沟槽中的隔离结构104的上表面在单元和外围区a、b中凹陷。该工艺用于增加最终形成的控制栅极与下面的电荷存储层之间的耦合比，这是因为凹陷工艺扩展了暴露于阻挡绝缘体层的电荷存储层的表面面积。
下面，在得到的结构上提供阻挡绝缘层113和第一栅极电极层114。在多种实施例中，阻挡绝缘层113包括下述各项中的至少一个：HfO2、Hf1-xAlxOy、Al2O3、La2O3、HfxSi1-xO2、Hf-Si-氧氮化物、ZrO2、ZrxSi1-xO2，Zr-Si-氧氮化物、及其组合，或者阻挡绝缘层113包括下述各项中的一个：Ta2O5、TiO2、PZT[Pb(Zi，Ti)O3]、PbTiO3、PbZrO3、La-掺杂PZT[(Pb，La)(Zi，Ti)O3]、PbO、SrTiO3、BaTiO3、BST[(Ba，Sr)TiO3]、SBT(SrBi2Ta2O9)和Bi4Ti3O12、及其组合。在多种实施例中，第一栅极电极层114包括半导体层或金属层。例如，金属层可以是下述各项中的一个：钛(Ti)、氮化钛(TIN)、氮化钽(TAN)、钽(Ta)、钨(W)、铪(Hf)、铌(Nb)、钼(Mo)、二氧化钌(RuO2)、氮化钼(Mo2N)、铱(Ir)、铂(Pt)、钴(Co)、铬(Cr)、一氧化钌(RuO)、铝化钛(Ti3Al)、Ti2AlN、钯(Pd)、氮化钨(WNx)、硅化钨(WSi)和硅化镍(NiSi)、以及其组合。
参考图4A和4B，在得到的结构上面提供掩膜层115，并且对掩膜层构图以形成第一开口115a、第二开口115b和第三开口115c，其使下面的第一栅极电极层114暴露。刻蚀第一栅极电极层114和下面的阻挡绝缘层113的暴露部分。
在第一开口115a中，通过刻蚀工艺使下面的电荷存储层112暴露，以提供待形成的单元区a的选择栅极的对接(butting)接触区116。例如，所谓的对接工艺用于制备单元区中的特定的晶体管，以用于通过移除阻挡绝缘层113来转换为传统的晶体管，同时单元区中的其他晶体管保留作为非易失存储器单元晶体管。例如，对接工艺可以在如下区中执行，其中将形成共同作为传统晶体管操作的串选择线SSL和地选择线GSL晶体管。在第二开口115b中，作为刻蚀工艺的结果，使下面的电荷存储层112暴露。在第三开口115c中，该隔离结构104的上表面被刻蚀，以便于使外围区b的电阻器区b2中的隔离结构104凹陷。这样，使外围区b的电阻器区b2中的隔离结构104凹陷与移除单元区a中特定晶体管栅极的阻挡绝缘层113可以同时进行，或者在相同的工艺步骤中进行。结果，隔离结构104的顶表面或上表面相对于基板101的上表面凹陷，使得隔离结构104的顶表面在高度上低于基板101的顶表面，例如，基板101的有源区103的顶表面。
参考图5A和5B，移除掩膜层115，并且将第二栅极电极层117施加到得到的结构。在单元区a的对接接触区116中，第二栅极电极层117与下面的电荷存储层112接触。由于下面的电荷存储层112可由绝缘材料形成，因此对接接触区116的作用没有必要是实现第二栅极电极层117和下面的电荷存储层112之间的电气接触，而是使对接接触区116中的第二栅极电极层117的下部达到较低的位置，以便于与有源区耦合，该有源区耦合位于对接区下方的下面隧道绝缘层111的下方。这样，对接区中待形成的所得到晶体管将作为传统的晶体管操作。在外围区b的电路区b1中，第二栅极电极层117直接位于电荷存储层112上。在外围区b的电阻器区b2中，第二栅极电极层117位于隔离结构104的凹陷上表面上。
参考图6A和6B，使用传统的构图技术对得到的结构构图，以形成器件单元区a中的和外围区b中的初步栅极图案123、123a、123b、和形成器件外围区b的电阻器区b2中的电阻器图案120。在一个实施例中，初步栅极图案123、123a、123b和电阻器图案120是使用施加的掩膜图案118构图的。
单元区a中的初步栅极图案123包括隧道绝缘层111、构图的电荷存储层122、构图的阻挡绝缘层121、构图的第一和第二栅极电极层119、和掩膜图案118。构图的第一和第二栅极电极层119可以作为控制栅极操作，并且构图的电荷存储层122可以作为单元区a的浮动栅极晶体管的浮动栅极操作。
外围区b的电路区b1中的初步栅极图案123a包括隧道绝缘层111、构图的电荷存储层122、构图的第二栅极电极层119、和掩膜图案118。构图的第一和第二栅极电极层119可以作为外围区b的电路区b1的传统晶体管的传统栅极操作。
外围区b的电阻器区b2中的初步栅极图案123b包括隧道绝缘层111、构图的电荷存储层122、构图的阻挡绝缘层121、构图的第一和第二栅极电极层119、和掩膜图案118。在本发明的实施例的特定应用中，电阻器区b2中的初步栅极图案123b是在隔离结构104之间的有源区103中的电阻器图案120之间形成的，并且不需要用作器件的可操作栅极，并且因此可被称为“虚拟(dummy)栅极图案”。在本发明的实施例的一些方面中，外围区b的电阻器区b2中的隔离结构104的顶表面或上表面可以相对于基板101的上表面凹陷，使得隔离结构104的顶表面在高度上低于基板101的顶表面，例如基板101的有源区103的顶表面。结果，外围区b的电阻器区b2中的初步虚拟栅极图案123b的顶表面的高度可以大于电阻器图案120的顶表面的高度。可替换地，外围区b的电路区b1中的初步栅极图案123a的顶表面的高度可以大于电阻器图案120的顶表面的高度。该高度差提供了器件形成过程中的特定的关键优点，如此处将进一步详细描述的。
然后根据使用例如包括SiO2、SiN或SION的绝缘层的传统的制造技术，在初步栅极图案123、123a和123b的侧壁处形成栅极隔离物124(spacer)。然后根据传统的制造技术，将刻蚀停止层125施加到包括栅极隔离物的得到的结构。刻蚀停止层125可以具有相对于随后施加的绝缘层126的刻蚀选择性。
参考图7A和7B，将绝缘层126施加到得到的结构。在一个示例性实施例中，绝缘层126包括SiO2、低k材料或其组合，其是根据传统的制造技术形成的。施加的绝缘层填充单元区a中的和外围区b的电路区b1中的初步栅极图案123、123a之间的任何剩余空间，并且填充电阻器图案120上外围区b的电阻器区b2中的初步虚拟栅极图案之间的空间。然后绝缘层126的上部被移除或被平整化，以通过使用刻蚀停止层125作为刻蚀停止，来使初步栅极图案123、123a和初步虚拟栅极图案123b的上表面暴露。
参考图8A和8B，使用传统的平整化工艺，诸如CMP或者毯式刻蚀(blanket etch)，来移除初步栅极图案123、123a、123b的上部。在该工艺过程中，移除部分刻蚀停止层125，以使初步栅极图案123、123a、123b的顶部区处的下面的掩膜图案118暴露。掩膜图案118也被移除，以使初步栅极图案123、123a、123b的传导的第二栅极电极层119暴露。同时，作为移除工艺的结果，绝缘层126和栅极隔离物124的上部被移除。在该操作过程中，可以看到，电阻器图案120被嵌入在虚拟初步栅极图案123b之间的凹陷中的绝缘层126的主体下面，这是因为，如上文所述，隔离结构104的顶表面在高度上低于基板101的顶表面，并且因此，电阻器图案120的顶部位于基板101上方的、小于相邻虚拟初步栅极图案123b的第二栅极电极层顶部高度的高度处。因此绝缘层126用于保护电阻器图案120以使其免于该步骤过程中的任何平整化或材料移除，这是因为电阻器图案120位于绝缘层126下方。因此，电阻器图案120的电阻率不会因用于使初步栅极图案123、123a、123b的传导第二栅极电极层119的上部暴露的移除工艺而改变。
参考图9A和9B，接下来执行硅化工艺，以形成初步栅极图案第二栅极电极层119的顶部处的硅化物层127，用于减少其顶部处的接触电阻。结果，单元区a中的单元区栅极图案130包括控制栅极128，其包括第一和第二栅极电极层119和硅化物层127、阻挡绝缘层121、构图的电荷存储层122、和隧道绝缘层111。而且，外围区b的电路区b1中的电路区栅极图案131是传统的晶体管栅极图案，并且包括传导栅极128，其包括第二栅极电极层119和硅化物层127。此外，器件外围区b的电阻器区b2中的得到的电阻器区虚拟栅极图案132包括虚拟控制栅极128，其包括第一和第二栅极电极层119和硅化物层127、阻挡绝缘层121、虚拟构图电荷存储层122、和隧道绝缘层111。
在硅化工艺过程中，电阻器图案120由虚拟栅极图案132之间的凹陷中的绝缘层126的主体(body)覆盖，这是因为，如上文所述，电阻器图案120的顶部位于基板101上方的、小于相邻虚拟栅极图案132高度的高度处。因此，绝缘层126用于保护电阻器图案120以避免该步骤过程中的任何硅化，这是因为电阻器图案120位于绝缘层126下方。因此，电阻器图案120的电阻率不会因硅化工艺而改变，或者发生了可忽略的改变。
参考图10A和10B，使用传统的制造技术将层间绝缘层141施加到得到的结构。绝缘层141被构图以形成开口，在该开口中可以将诸如比特线接触BC和电阻器接触RC的接触施加到得到的器件的指定端子。结果，形成了半导体器件。
得到的半导体器件包括基板101，其被分区为单元区a和外围区b，外围区b包括电路区b1和电阻器区b2。在单元区a中提供至少一个单元栅极结构130，该至少一个单元栅极结构130包括单元栅极绝缘层和单元栅极电极层128，在该示例中，单元栅极绝缘层包括隧道层111和/或电荷存储层122和/或阻挡绝缘层121，在该示例中，单元栅极电极层128包括第一和第二栅极电极层119和硅化物层127。至少一个外围栅极结构131、132位于外围区b中(例如外围区b的电阻器区b2中)的基板上。外围栅极结构131、132包括外围栅极绝缘层，例如，外围栅极结构131包括绝缘层111和122并且外围栅极结构132包括绝缘层111、122和121。而且，外围栅极结构131、132包括外围栅极电极层，例如，外围栅极结构131包括电极128，其包括第二栅极电极层119和硅化物层127，并且外围栅极结构132包括电极128，其包括第一和第二栅极电极层119和硅化物层127。至少一个隔离结构104位于外围区b中，并且在该至少一个隔离结构104上提供至少一个电阻器图案120。隔离结构104的顶表面相对于基板101的上表面凹陷，使得隔离结构104的顶表面在高度上低于基板101的顶表面，例如基板101的有源区103的顶表面。
图11A～13A是根据本发明的另一实施例的沿截面线I-I’和II-II’截取的图1的半导体器件的单元区的形成过程的截面视图。图11B～13B是根据本发明的另一实施例的沿截面线III-III’和IV-IV’截取的图1的半导体器件的外围区的形成过程的截面视图。在该实施例中，未发生初步栅极图案121、122、123的电极的上部的硅化。相反地，将金属层施加到电极的上部。
参考图11A和11B，根据上文结合图7A和7B示出和描述的工艺步骤制备半导体器件。随后，执行上文结合图8A和8B示出和描述的工艺步骤。特别地，参考图11A和11B，使用传统的平整化工艺，诸如CMP或毯式刻蚀，移除初步栅极图案123、123a、123b的上部。在该工艺过程中，移除部分刻蚀停止层125以使初步栅极图案123、123a、123b的顶部区处的下面的掩膜图案118暴露。还移除掩膜图案118以使初步栅极图案123、123a、123b的传导的第二栅极电极层119暴露。然而，在该实施例中，作为移除工艺的结果，绝缘层126和栅极隔离物124的上部未被移除，或被少量(marginally)被移除。如上文所述的实施例，在该操作过程中，可以看到，隔离结构104的顶表面相对于基板101的上表面凹陷，使得隔离结构104的顶表面在高度上低于基板101的顶表面，例如基板101的有源区103的顶表面。因此，电阻器图案120嵌入在虚拟初步栅极图案123b之间凹陷中的绝缘层126的主体下面，这是因为，如上文所述，电阻器图案120的顶部位于基板101上方的、小于相邻虚拟初步栅极图案123b高度的高度处。因此，绝缘层126用于保护电阻器图案120，以避免该步骤过程中的任何平整化或材料移除，这是因为电阻器图案120位于绝缘层126下方。因此，电阻器图案120的电阻率不会因用于使初步栅极图案123、123a、123b的传导第二栅极电极层119的上部暴露的移除工艺而改变。
参考图12A和12B，初步栅极图案的第二栅极电极层119的上部被选择性地和部分地移除。在第二栅极电极层119包括多晶硅的示例中，湿法刻蚀剂或者干法刻蚀剂可用于该工艺步骤。再一次地，在该步骤过程中，隔离结构104的顶表面相对于基板101的上表面凹陷，使得隔离结构104的顶表面在高度上低于基板101的顶表面，例如基板101的有源区103的顶表面。因此，电阻器图案120的顶部位于基板101上方的、小于相邻虚拟初步栅极图案123b高度的高度处，绝缘层126用于保护电阻器图案120，以避免该步骤过程中的任何材料移除。因此，电阻器图案120的电阻率不会因该步骤而改变。
参考图13A和13B，使用damascene(大马士革)工艺将金属栅极图案129施加到得到的结构。包括例如，TiN、TaN或WN的可选阻挡金属层129a被施加，以涂覆由于先前步骤过程中的第二栅极电极层119的部分移除而形成的开口的顶部和侧壁。然后，将例如包括W、Cu或Al的金属层129b施加到得到的结构，以填充开口。然后根据传统工艺使金属层129b和阻挡(barrier)层129a平整化。再一次地，在该步骤过程中，隔离结构104的顶表面相对于基板101的上表面凹陷，使得隔离结构104的顶表面在高度上低于基板101的顶表面，例如基板101的有源区103的顶表面。因此，电阻器图案120的顶部位于基板101上方的、小于得到的相邻外围栅极图案131、132高度的高度处，绝缘层126用于保护电阻器图案120，以避免该步骤过程中的任何修改。因此，电阻器图案120的电阻率不会因该步骤而改变。
随后，例如，根据上文结合图10A和10B示出和描述的工艺，对得到的器件执行进一步的制造工艺。
图14A～19A是根据本发明的另一实施例的沿截面线I-I’和II-II’截取的图1的半导体器件的单元区的形成过程的截面视图。图14B～19B是根据本发明的另一实施例的沿截面线III-III’和IV-IV’截取的图1的半导体器件的外围区的形成过程的截面视图。在该实施例中，执行不同的步骤序列用于制造该结构。
参考图14A和14B，根据上文结合图3A和3B示出和描述的工艺步骤制备半导体器件。参考图14A和14B，在得到的结构上面提供掩膜层115，并且对掩膜层构图以形成第一开口115a和第二开口115b，其使下面的第一栅极电极层114暴露。在该操作过程中，对掩膜层115构图以覆盖器件的电阻器区b2。刻蚀第一栅极电极层114和下面的阻挡绝缘层113的暴露的部分。
在第一开口115a中，通过刻蚀工艺使下面的电荷存储层112暴露，以提供待形成的单元区a的选择栅极的对接接触区116。在第二开口115b中，作为刻蚀工艺的结果，使下面的电荷存储层112暴露。在该实施例中，由于隔离结构104保持由掩膜层115覆盖，因此使外围区b的电阻器区b2中的隔离结构104凹陷的步骤不是与移除单元区a中特定晶体管栅极的阻挡绝缘层113同时进行的，也不是在相同的工艺步骤中进行的。
参考图15A和15B，移除掩膜层115，并且将第二栅极电极层117施加到得到的结构。在单元区a的对接接触区116中，第二栅极电极层117与下面的电荷存储层112接触。由于下面的电荷存储层112可由绝缘材料形成，因此对接接触区116的作用没有必要是实现第二栅极电极层117和下面的电荷存储层112之间的电气接触，而是使对接接触区116中的第二栅极电极层117的下部达到较低的位置，以便于与位于对接区下方的隧道绝缘层111下面的有源区耦合。这样，得到的待形成在对接区中的晶体管将作为传统的晶体管操作。在外围区b的电路区b1中，第二栅极电极层117直接位于电荷存储层112上。在外围区b的电阻器区b2中，第二栅极电极层117位于隔离结构104上。
参考图16A和16B，使用传统的构图技术对得到的结构构图，以形成器件的单元区a中的和外围区b中的初步栅极图案123、123a、123b。在一个实施例中，使用施加到该结构的掩膜图案118对初步栅极图案123构图。在单元区a中和外围区b电路区b1中的初步栅极图案123的刻蚀过程中，隧道绝缘层111用作刻蚀停止。
单元区a中的初步栅极图案123包括隧道绝缘层111、构图的电荷存储层122、构图的阻挡绝缘层121、构图的第一和第二栅极电极层119、和掩膜图案118。构图的第一和第二栅极电极层119可以作为控制栅极操作，并且构图的电荷存储层122可以作为单元区a的浮动栅极晶体管的浮动栅极操作。
外围区b的电路区b1中的初步栅极图案123a包括隧道绝缘层111、构图的电荷存储层122、构图的第二栅极电极层119、和掩膜图案118。构图的第一和第二栅极电极层119可以作为外围区b的电路区b1的传统晶体管的传统栅极操作。
外围区b的电路区b1中的初步栅极图案123b包括隧道绝缘层111、构图的电荷存储层122、构图的阻挡绝缘层121、构图的第一和第二栅极电极层119、和掩膜图案118。在本发明的实施例的特定应用中，电阻器区b2中的初步栅极图案123b是在隔离结构104之间的有源区103中的电阻器图案120之间形成的，并且不需要用作器件的可操作栅极，并且因此可被称为“虚拟栅极图案”。
在该操作过程中，在外围区b的电阻器区b2中的隔离结构104上不存在隧道绝缘层111，因此隧道绝缘层111未用作这些结构的刻蚀停止。结果，隔离结构104的上表面在该步骤过程中被刻蚀，以便于使外围区b的电阻器区b2中的隔离结构104凹陷。这样，使外围区b的电阻器区b2中的隔离结构104凹陷的步骤可以与单元区a中的初步栅极图案123和外围区b中的初步栅极图案123a、123b的构图同时进行，或者在相同的工艺步骤中进行。结果，隔离结构104的顶表面或上表面相对于基板101的上表面凹陷，使得隔离结构104的顶表面在高度上低于基板101的顶表面，例如基板101的有源区103的顶表面。
然后，参考图17A和17B，根据使用例如包括SiO2、SiN或SION的绝缘层的传统的制造技术，在初步栅极图案123、123a和123b的侧壁处形成栅极隔离物124。然后根据传统的制造技术，将例如包括SiN的刻蚀停止层125施加到包括栅极隔离物的得到的结构。刻蚀停止层125应由具有相对于随后形成的层间电介质层126的刻蚀选择性的材料形成。
然后将间隙填充绝缘层133施加到得到的结构，以便于填充单元区a中的和外围区b的电路区b1中的相邻初步栅极图案123、123a之间的任何剩余间隙。间隙填充绝缘层133用于防止随后施加的电阻器材料层120进入该间隙，从而避免可能另外发生的任何短路问题。间隙填充绝缘层133的施加是可选的。
然后将例如包括多晶硅的电阻器材料层施加到得到的结构，并且对该电阻器材料层构图以形成外围区b电阻器区b1中的隔离结构104上的和间隙填充绝缘层133上的电阻器图案120。根据传统的制造工序掺杂电阻器图案120，使得使多晶硅是传导的。将本实施例与上文描述的图2～13的实施例比较，在本实施例中，形成电阻器图案120的材料层不同于用于形成第二电极层119的材料层。因此，尽管本实施例需要额外的工艺步骤，但是对于需要独立于单元栅极图案123的电极119的传导率、材料类型和厚度来控制得到的电阻器图案的电阻率的情况，这是特别有吸引力的。
参考图18A和18B，将绝缘层126施加到得到的结构。在一个示例性实施例中，绝缘层126包括SiO2、低k材料或其组合，其是根据传统的制造技术形成的。施加的绝缘层填充单元区a中的和外围区b的电路区b1中的初步栅极图案123、123a之间的任何剩余空间，并且填充电阻器图案120上外围区b的电阻器区b2中的初步虚拟栅极图案之间的空间。然后使用刻蚀停止层125作为刻蚀停止，将绝缘层126的上部移除或平整化，以使初步栅极图案123、123a和初步虚拟栅极图案123b的上表面暴露。
使用传统的平整化工艺，诸如CMP或者毯式刻蚀，移除初步栅极图案123、123a、123b的上部。在该工艺过程中，移除部分的刻蚀停止层125，以使初步栅极图案123、123a、123b的顶部区处的下面的掩膜图案118暴露。掩膜图案118也被移除，以使初步栅极图案123、123a、123b的传导的第二栅极电极层119暴露。同时，作为移除工艺的结果，绝缘层126和栅极隔离物124的上部被移除。在该操作过程中，可以看到，隔离结构104的顶表面相对于基板101的上表面凹陷，使得隔离结构104的顶表面在高度上低于基板101的顶表面，例如基板101的有源区103的顶表面。因此，得到的电阻器图案120嵌入在虚拟初步栅极图案123b之间的凹陷中的绝缘层126的主体下面，这是因为，如上文所述，电阻器图案120的顶部位于基板101上方的、小于相邻虚拟初步栅极图案123b高度或者小于外围区b的电路区b2中初步栅极图案123a高度的高度处。因此绝缘层126用于保护电阻器图案120，以避免该步骤过程中的任何平整化或材料移除，这是因为电阻器图案120位于绝缘层126下方。因此，电阻器图案120的电阻率不会因用于使初步栅极图案123、123a、123b的传导的第二栅极电极层119的上部暴露的移除工艺而改变。
参考图19A和19B，接下来执行硅化工艺，以形成初步栅极图案的第二栅极电极层127的顶部处的硅化物层127，用于减少其顶部处的接触电阻。结果，单元区a中的单元区栅极图案130包括控制栅极128，其包括第一和第二栅极电极层119和硅化物层127、阻挡绝缘层121、由构图的电荷存储层122形成的浮动栅极、和隧道绝缘层111。而且，外围区b的电路区b1中的电路区栅极图案131是传统的晶体管栅极图案并且包括传导栅极128，其包括第二栅极电极层119和硅化物层127。下面的构图的电荷存储层122和隧道绝缘层111组合用作电路区栅极图案131的栅极绝缘层。此外，器件外围区b的电阻器区b2中的得到的电阻器区虚拟栅极图案132包括虚拟控制栅极128，其包括第一和第二栅极电极层119和硅化物层127、阻挡绝缘层121、由构图的电荷存储层122形成的虚拟浮动栅极、和隧道绝缘层111。
在硅化工艺过程中，电阻器图案由虚拟栅极图案132之间凹陷中的绝缘层126的主体覆盖，这是因为，如上文所述，隔离结构104的顶表面在高度上低于基板101的顶表面，例如基板101的有源区103的顶表面，并且因此电阻器图案120的顶部位于基板101上方的、小于相邻虚拟栅极图案132高度或者外围区b电路区b1的相邻电路栅极图案131高度的高度处。因此，绝缘层126用于保护电阻器图案120，以避免该步骤过程中的任何硅化，这是因为电阻器图案120位于绝缘层126下方。因此，电阻器图案120的电阻率不会因硅化工艺而改变。
图20A～22A是根据本发明的另一实施例的沿截面线I-I’和II-II’截取的图1的半导体器件的单元区的形成过程的截面视图。图20B～22B是根据本发明的另一实施例的沿截面线III-III’和IV-IV’截取的图1的半导体器件的外围区的形成过程的截面视图。在该实施例中，未发生初步栅极图案121、122、123电极上部的硅化。相反地，将金属层施加到电极的上部。
参考图20A和20B，根据上文结合图17A和17B示出和描述的工艺步骤制备半导体器件。随后，执行上文结合图18A和18B示出和描述的工艺步骤。特别地，参考图20A和20B，使用传统的平整化工艺，诸如CMP或毯式刻蚀，移除初步栅极图案123、123a、123b的上部。在该工艺过程中，移除部分的刻蚀停止层125，以使初步栅极图案123、123a、123b的顶部区处的下面的掩膜图案118暴露。还移除掩膜图案118，以使初步栅极图案123、123a、123b的传导的第二栅极电极层119暴露。然而，在该实施例中，作为移除工艺的结果，绝缘层126和栅极隔离物124的上部未被移除，或被少量移除。如上文所述的图14～19的实施例，在该操作过程中，可以看到，电阻器图案120嵌入在虚拟初步栅极图案123b之间凹陷中的绝缘层126的主体下面，这是因为，如上文所述，外围区b电阻器区b2的隔离结构104的顶表面在高度上低于基板101的顶表面，例如基板101的有源区103的顶表面。因此，绝缘层126用于保护电阻器图案120，以避免该步骤过程中的任何平整化或材料移除，这是因为电阻器图案120位于绝缘层126下方。因此，电阻器图案120的电阻率不会因用于使初步栅极图案123、123a、123b的传导的第二栅极电极层119的上部暴露的移除工艺而改变。
参考图21A和21B，初步栅极图案123、123a、123b的第二栅极电极层119的上部被选择性地和部分地移除。在第二栅极电极层119包括多晶硅的示例中，湿法刻蚀剂或者干法刻蚀剂可用于该工艺步骤。再一次地，在该步骤过程中，由于隔离结构104的顶表面在高度上低于基板101的顶表面，例如基板101的有源区103的顶表面，因此电阻器图案120的顶部位于基板101上方的、小于相邻虚拟初步栅极图案123b高度的高度处，并且因此绝缘层126用于保护电阻器图案120，以避免该步骤过程中的任何材料移除。因此，电阻器图案120的电阻率不会因该步骤而改变。
参考图22A和22B，使用damascene工艺将金属栅极图案129施加到得到的结构。包括例如，TiN、TaN或WN的可选的阻挡金属层129a被施加，以涂覆由于先前步骤过程中的第二栅极电极层119的部分移除而形成的开口的顶部和侧壁。然后，将例如包括W、Cu或Al的金属层129b施加到得到的结构，以填充开口。然后根据传统工艺使金属层129b和阻挡层129a平整化。再一次地，在该步骤过程中，由于隔离结构104的顶表面在高度上低于基板101的顶表面，例如基板101的有源区103的顶表面，因此电阻器图案120的顶部位于基板101上方的、小于得到的相邻外围栅极图案131、132高度的高度处，并且因此绝缘层126用于保护电阻器图案120，以避免该步骤过程中的任何修改。因此，电阻器图案120的电阻率不会因该步骤而改变。
随后，例如，根据上文结合图10A和10B示出和描述的工艺，对得到的器件执行进一步的制造工艺。
图23是包括根据本发明的实施例的半导体器件的存储器系统的框图。存储器系统200包括存储器控制器202，其生成命令和地址信号C/A；和存储器模块204，其包括多个存储器器件206。存储器模块204自存储器控制器接收命令和地址信号C/A，并且作为响应，向和从至少一个存储器器件206存储和检索数据DATA I/O。每个存储器器件包括多个可寻址存储器单元和解码器，该解码器接收命令和地址信号并且生成用于在编程和读操作过程中访问至少一个可寻址存储器单元的行信号和列信号。存储器系统200的每个部件包括控制器202、模块电子装置204、和存储器器件206，其可以使用此处公开的电阻器图案配置。
尽管通过参考本发明的优选实施例示出和描述了本发明的实施例，但是本领域的技术人员应当理解，在不偏离附属权利要求限定的本发明的精神和范围的前提下，此处可以进行多种形式和细节上的改变。

Claims (31)

1.一种半导体器件，包括：
包括第一区和第二区的基板；
所述第一区中的所述基板上的至少一个第一栅极结构，所述至少一个第一栅极结构包括第一栅极绝缘层和所述第一栅极绝缘层上的第一栅极电极层；
所述第二区中的所述基板中的至少一个隔离结构，所述隔离结构的顶表面在高度上低于所述基板的顶表面；和
所述至少一个隔离结构上的至少一个电阻器图案。
2.如权利要求1所述的半导体器件，其中所述第一区包括所述器件的单元区，其中所述至少一个第一栅极结构包括至少一个单元栅极结构，并且其中所述第二区包括所述器件的外围区。
3.如权利要求1所述的半导体器件：
其中所述第一栅极绝缘层包括隧道绝缘层；并且
其中所述至少一个第一栅极结构包括所述隧道绝缘层、所述隧道绝缘层上的电荷存储层、所述电荷存储层上的阻挡绝缘层、和所述阻挡绝缘层上的第一栅极电极层。
4.如权利要求3所述的半导体器件，其中所述至少一个第一栅极结构包括多个第一栅极结构，并且其中在所述多个第一栅极结构的子集中，所述第一栅极电极层和所述电荷存储层直接电气接触。
5.如权利要求1所述的半导体器件，其中所述至少一个第一栅极结构包括其顶部处的硅化物区。
6.如权利要求5所述的半导体器件，其中在所述至少一个电阻器图案上不存在硅化物区。
7.如权利要求1所述的半导体器件，其中所述至少一个第一栅极结构包括其顶部处的金属层。
8.如权利要求7所述的半导体器件，其中在所述至少一个电阻器图案上不存在金属层。
9.如权利要求1所述的半导体器件，其中所述至少一个第一栅极结构形成所述第一区中的非易失存储器单元的栅极。
10.如权利要求1所述的半导体器件，进一步包括位于所述至少一个隔离结构上并且在所述电阻器图案下方的绝缘层。
11.一种形成包括第一区和第二区的半导体器件的方法，包括：
在基板上提供栅极绝缘层，所述基板具有上表面；
在所述第一区中的和在所述第二区中的所述基板中提供隔离结构；
在所述第一区中的和在所述第二区中的所述栅极绝缘层上提供第一栅极电极层；
移除所述第二区中的部分的所述第一栅极电极层和所述栅极绝缘层，以使所述第二区中的所述隔离结构暴露；
移除暴露的隔离结构的上部，以使所述基板中的所述隔离结构凹陷，使得所述隔离结构的顶表面在高度上低于所述基板的所述上表面；
在所述第一栅极电极层上的所述第一区中并且在所述凹陷的隔离结构上的所述第二区中提供第二栅极电极层；以及
对所述第一区中的所述第二栅极电极层、所述第一栅极电极层和所述栅极绝缘层构图，以形成所述第一区中的第一栅极结构，并且对所述第二栅极电极层构图，以形成所述第二区中的凹陷的隔离结构上的电阻器图案。
12.如权利要求11所述的方法，其中所述第一区包括所述器件的单元区，其中所述第一栅极结构包括单元栅极结构，并且其中所述第二区包括所述器件的外围区。
13.如权利要求11所述的方法，其中所述栅极绝缘层包括隧道绝缘层并且所述方法进一步包括：
在所述隧道绝缘层上提供电荷存储层；
在所述第一区中的和所述第二区中的所述电荷存储层上和所述隔离结构上提供阻挡绝缘层，其中所述第一栅极电极层被提供在所述第一区中的和在所述第二区中的所述阻挡绝缘层上；
移除所述第一区中的部分的所述第一栅极电极层和所述阻挡绝缘层，以使所述第一区中的部分的下面电荷存储层暴露，其中在所述第一栅极电极层上的所述第一区中提供第二栅极电极层的步骤提供了与所述下面电荷存储层的暴露部分接触的所述第二栅极电极层；
其中移除所述第二区中的部分的所述第一栅极电极层和所述栅极绝缘层以使所述第二区中的所述隔离结构暴露的步骤进一步包括：对所述第二区中的所述阻挡绝缘层构图；以及
进一步对所述第一区中的所述阻挡绝缘层和所述电荷存储层构图，以形成所述第一区中的所述第一栅极结构。
14.如权利要求13所述的方法，其中移除暴露的隔离结构的上部以形成所述隔离结构中的凹陷的步骤与移除所述第一区中的部分的所述第一栅极电极层和所述阻挡绝缘层以使所述第一区中的部分的所述下面电荷存储层暴露的步骤，是在相同的工艺步骤中执行的。
15.如权利要求11所述的方法，进一步包括：
在所述第一栅极结构和所述电阻器图案上提供绝缘层；以及
使所述绝缘层平整化，以使所述第一区中所述第一栅极结构的构图的第二栅极电极层的上表面暴露，其中在所述绝缘层的平整化工艺中，部分的所述绝缘层保留在所述电阻器图案上，以覆盖所述电阻器图案。
16.如权利要求15所述的方法，进一步包括：在所述第一栅极结构的所述构图的第二栅极电极层的暴露的上表面上执行硅化工艺，其中保留在所述电阻器图案上的所述部分的所述绝缘层防止所述电阻器图案被硅化。
17.如权利要求15所述的方法，进一步包括：
移除所述暴露的第一栅极结构的构图的第二栅极电极层的上部，以使所述第一栅极结构相对于所述绝缘层凹陷；
在所述绝缘层上和在所述凹陷的暴露的第一栅极结构上提供金属层；以及
使所述金属层平整化，以使所述绝缘层暴露。
18.如权利要求11所述的方法，其中在所述基板中提供隔离结构的步骤包括：
提供通过所述第一区中的和所述第二区中的所述栅极绝缘层的沟槽；以及
使用绝缘材料填充所述沟槽。
19.如权利要求11所述的方法，进一步包括：在所述基板中提供隔离结构之后，移除所述第一区中的和所述第二区中的所述隔离结构的暴露的初始的上部，以使所述隔离结构初始凹陷，并且其中移除所述暴露的隔离结构的上部以使所述隔离结构凹陷的步骤使所述隔离结构进一步凹陷。
20.如权利要求11所述的方法，其中在所述基板中提供隔离结构的步骤是在所述基板上提供所述栅极绝缘层的步骤之前执行。
21.一种形成包括第一区和第二区的半导体器件的方法，包括：
在基板上提供栅极绝缘层，所述基板具有上表面；
在所述第一区中的和所述第二区中的所述基板中提供隔离结构；
在所述第一区中的和所述第二区中的所述栅极绝缘层上提供第一栅极电极层；
在所述第一栅极电极层上的所述第一区中并且在所述第一栅极电极层上的所述第二区中提供第二栅极电极层；
对所述第一区中的所述第二栅极电极层、所述第一栅极电极层和所述栅极绝缘层构图，以形成所述第一区中的所述第一栅极结构，并且对所述第二区中的所述第二栅极电极层、所述第一栅极电极层和所述栅极绝缘层构图，以使所述第二区中的下面的隔离结构暴露；
移除所述暴露的隔离结构的上部，以使所述基板中的所述隔离结构凹陷，使得所述隔离结构的顶表面在高度上低于所述基板的所述上表面；以及
在所述凹陷的隔离结构上提供电阻器图案。
22.如权利要求21所述的方法，其中所述第一区包括所述器件的单元区，其中所述第一栅极结构包括单元栅极结构，并且其中所述第二区包括所述器件的外围区。
23.如权利要求21所述的方法，其中所述栅极绝缘层包括隧道绝缘层，并且所述方法进一步包括：
在所述隧道绝缘层上提供电荷存储层；
在所述第一区中的和所述第二区中的所述电荷存储层上和在所述隔离结构上提供阻挡绝缘层，其中所述第一栅极电极层被提供在所述第一区中的和所述第二区中的所述阻挡绝缘层上；
移除所述第一区中的部分的所述第一栅极电极层和所述阻挡绝缘层，以使所述第一区中的部分的下面电荷存储层暴露，并且其中在所述第一栅极电极层上的所述第一区中提供所述第二栅极电极层的步骤提供了与所述下面电荷存储层的暴露部分接触的所述第二栅极电极层；以及
进一步对所述第一区中的所述阻挡绝缘层和所述电荷存储层构图，以形成所述第一区中的所述第一栅极结构，并且进一步对所述第二区中的所述隔离结构上的所述阻挡绝缘层构图，以使所述下面的隔离结构暴露。
24.如权利要求21所述的方法，其中在凹陷的隔离结构上提供电阻器图案的步骤包括：
在所述第一区的所述第一栅极结构上和在所述第二区中的所述凹陷的隔离结构上提供绝缘层；以及
在所述凹陷的隔离结构上方，在所述绝缘层上提供所述电阻器图案。
25.如权利要求21所述的方法，进一步包括：
在所述第一栅极结构和所述电阻器图案上提供绝缘层；以及
使所述绝缘层平整化，以使所述第一区中所述第一栅极结构的所述构图的第二栅极电极层的上表面暴露，其中在所述绝缘层的平整化工艺中，部分的所述绝缘层保留在所述电阻器图案上，以覆盖所述电阻器图案。
26.如权利要求25所述的方法，进一步包括：在所述第一栅极结构的所述构图的第二栅极电极层的暴露的上表面上执行硅化工艺，其中保留在所述电阻器图案上的所述部分的所述绝缘层防止所述电阻器图案被硅化。
27.如权利要求25所述的方法，进一步包括：
移除所述暴露的第一栅极结构的所述构图的第二栅极电极层的上部，以使所述第一栅极结构相对于所述绝缘层凹陷；
在所述绝缘层上和在所述凹陷的暴露的第一栅极结构上提供金属层；以及
使所述金属层平整化，以使所述绝缘层暴露。
28.如权利要求21所述的方法，其中在所述基板中提供隔离结构的步骤包括：
提供通过所述第一区中的和所述第二区中的所述栅极绝缘层的沟槽；以及
使用绝缘材料填充所述沟槽。
29.如权利要求21所述的方法，进一步包括：在所述基板中提供隔离结构之后，移除所述第一区中的和所述第二区中的所述隔离结构的暴露的初始的上部，以使所述隔离结构初始凹陷，并且其中移除所述暴露的隔离结构的上部的步骤使所述隔离结构进一步凹陷。
30.如权利要求21所述的方法，其中对所述第二区中的所述第二栅极电极层、所述第一栅极电极层和所述栅极绝缘层构图以使所述第二区中的所述下面隔离结构暴露的步骤与对所述第一区中的所述第二栅极电极层、所述第一栅极电极层和所述栅极绝缘层构图以形成所述第一区中的所述第一栅极结构的步骤，是在相同的工艺步骤中执行的。
31.如权利要求21所述的方法，其中在所述基板中提供隔离结构的步骤是在所述基板上提供所述栅极绝缘层的步骤之前执行。
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