JP2006332181A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】 第2の素子分離絶縁部11aは、特にY軸方向の中央が窪むように形成されているため、第2の素子分離絶縁部11aの側部に対してY軸方向に沿って残膜4aが残留しにくくなり、たとえ残膜4aが残留したとしてもその膜厚が従来に比較して薄くなるため残膜4aが酸化されやすくなる。したがって、第1の多結晶シリコン膜4が、ゲート電極分離領域GVにおいて第2の素子分離絶縁部11aの側壁に対してY軸方向に沿って残留しにくくなる。
【選択図】 図3
Description
図1はNAND型のフラッシュメモリ装置におけるメモリセルアレイの等価回路、図2は図1の領域A1におけるメモリセルの構成を模式的に示した平面図である。メモリセルアレイArには、2個の選択ゲートトランジスタTrs間に隣接するもの同士でソース/ドレインを共用して直列接続された複数個(例えば8個:2のn乗個(nは正数))のメモリセルトランジスタTrnからなるNANDセルユニットSUが行列状に形成されている。図1中X方向に配列されたメモリセルトランジスタTrnは共通のワード線(コントロールゲート線)WLで共通接続されている。また、図1中X方向に配列された選択ゲートトランジスタTrsは共通の選択ゲート線SLで共通接続されている。さらに、選択ゲートトランジスタTrsはビット線コンタクトCBを介して図1中X軸に直交するY方向に延びるビット線BLに接続されている。
<構造について>
以下、メモリセルトランジスタTrnおよび選択ゲートトランジスタTrsの構造について図3を参照しながら説明する。
図3は図2に示した平面構造のうち1のゲート電極形成領域GCおよび1のゲート電極分離領域GV(分断領域に相当)の概略的構造を説明するための斜視図である。尚、図3において、NAND型フラッシュメモリ装置が完成したときにはゲート電極分離領域GV内に層間絶縁膜が形成されるが、本実施形態の特徴部分を示すため、層間絶縁膜の構造を省略しており、図示していない。
ゲート電極分離領域GVで且つ素子形成領域Saでは、シリコン基板2の上にシリコン酸化膜3が形成され、このシリコン酸化膜3の下にはシリコン基板2の表層側にソース/ドレイン拡散層9が形成されている。
ゲート電極形成領域GCの素子分離領域Sbにおいては、第1の素子分離絶縁膜11bの上にONO膜5、第2の多結晶シリコン膜6、タングステンシリコン膜7、シリコン窒化膜8が積層されることにより構成されている。
また、図4(b)および図4(c)に示す菱形の測定点は、ゲート電極形成領域GCおよびGCの多結晶シリコン膜4および4間が電気的にショートしているか否かに基づいて算出される良品率の特性を表している。
すなわち、第2の素子分離絶縁部11aやONO膜5を縁部11c側に残留させながらゲート電極形成領域GCおよびGC間の略中央付近を除去するようにしているため、ジャンクションリーク電流特性も良化している。
以下、NAND型不揮発性記憶装置のメモリセル領域の製造方法について、ゲート先作りプロセス(素子分離領域Sbに先行して浮遊ゲート電極FGを形成するプロセス)に適用した製造方法について詳細説明を行う。尚、本発明を実現できれば、後述説明する工程は必要に応じて省いても良いし、一般的な工程であれば付加しても良い。
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
Y軸方向(所定方向)およびX軸方向(交差方向)に沿って浮遊ゲート電極がそれぞれ並設されるように形成されているメモリ構造を備えた半導体装置であれば、どのような半導体装置に適用しても良い。
NAND型のフラッシュメモリ装置1に適用したが、必要に応じてその他EEPROMやEPROM、NOR型のフラッシュメモリ装置に適用しても良いし、その他の不揮発性半導体記憶装置、半導体記憶装置、半導体装置に適用しても良い。
Claims (5)
- 所定方向に沿って複数の溝部が形成された半導体基板と、
前記複数の溝部間の前記半導体基板の主表面上に形成された複数のゲート絶縁膜と、
前記複数のゲート絶縁膜の上に形成された浮遊ゲート電極であって、前記所定方向に所定間隔をもって並設されると共に、当該所定方向に交差する交差方向に並設された複数の浮遊ゲート電極と、
前記複数の溝部にそれぞれ埋め込まれ、上面の高さが隣接する前記ゲート絶縁膜の上面の高さより高く形成された素子分離絶縁膜とを備え、
前記素子分離絶縁膜は、前記交差方向に隣接する前記浮遊ゲート電極間に位置する第1の素子分離絶縁部と、前記所定方向に隣接する前記第1の素子分離絶縁部に挟まれた第2の素子分離絶縁部とからなり、
前記第2の素子分離絶縁部は、前記所定方向に沿った側面の前記ゲート絶縁膜の上面からの高さが前記第1の素子分離絶縁部との境界部より前記第2の素子分離絶縁部の中央付近が低く形成されていることを特徴とする半導体装置。 - 前記第2の素子分離絶縁部は、前記中央付近が凹むように平坦部が形成されていることを特徴とする請求項1記載の半導体装置。
- 前記第2の素子分離絶縁部は、前記中央付近の前記側壁の高さ(A)と、前記平坦部の長さ(B)と、前記境界部の前記側壁の高さ(C)と、隣接する前記第1の素子分離絶縁部間の距離(D)との間に、0nm<(A)<30nm、(B)<(D)/3、(C)>2×(A)の関係が成立するように構成されていることを特徴とする請求項1または2記載の半導体装置。
- 半導体基板の主表面上にゲート絶縁膜を形成する第1工程と、
前記ゲート絶縁膜の上に浮遊ゲート電極用膜を形成する第2工程と、
前記浮遊ゲート電極用膜、前記ゲート絶縁膜および前記半導体基板に対して所定方向に沿って溝部を形成し前記浮遊ゲート電極用膜および前記ゲート絶縁膜を複数に分断する第3工程と、
上面が前記浮遊ゲート電極用膜上面よりも下方に位置すると共に前記ゲート絶縁膜の上面よりも上方に位置するように前記溝部に素子分離絶縁膜を形成する第4工程と、
前記浮遊ゲート電極用膜、前記素子分離絶縁膜を覆うようにインターポリ絶縁膜を形成する第5工程と、
前記インターポリ絶縁膜の上に制御ゲート電極用膜を形成する第6工程と、
前記所定方向に対して交差する交差方向に沿って前記制御ゲート電極用膜を除去し当該制御ゲート電極用膜を複数に分断する第7工程と、
前記制御ゲート電極用膜が分断された分断領域において前記制御ゲート電極用膜の除去領域下に位置する前記インターポリ絶縁膜および前記素子分離絶縁膜を除去することにより、前記浮遊ゲート電極用膜上に形成されたインターポリ絶縁膜を除去すると同時に、前記分断領域における前記溝部内においては前記分断された制御ゲート電極用膜下に形成された前記インターポリ絶縁膜および前記素子分離絶縁膜の縁部に沿うようにインターポリ絶縁膜および素子分離絶縁膜を残留させながら前記制御ゲート電極用膜の除去領域下の中央付近の前記インターポリ絶縁膜および前記素子分離絶縁膜を除去する第8工程と、
前記分断領域において浮遊ゲート電極用膜を異方性エッチングにより除去する第9工程とを備えたことを特徴とする半導体装置の製造方法。 - 前記第8工程において前記制御ゲート電極用膜の除去領域下のインターポリ絶縁膜および前記素子分離絶縁膜を除去するときには、前記所定方向に対して中央付近が窪むように除去することを特徴とする請求項4記載の半導体装置の製造方法。
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