CN106298785A - 半导体装置及其制造方法 - Google Patents

Abstract

本发明公开了一种半导体装置及其制造方法，该半导体装置包括一基板、一底部绝缘层、二叠层结构、一电荷捕捉结构以及一通道层。底部绝缘层设置于基板上。叠层结构设置于底部绝缘层上。叠层结构包括多个半导体层与绝缘层、一顶部绝缘层及一高掺杂半导体层。半导体层与绝缘层交替叠层于底部绝缘层上。顶部绝缘层设置于半导体层与绝缘层上。高掺杂半导体层设置于顶部绝缘层上。电荷捕捉结构设置于各叠层结构的一侧表面及底部绝缘层的一上表面上。通道层设置于电荷捕捉结构上，并直接接触高掺杂半导体层。

Description

半导体装置及其制造方法

技术领域

本发明是有关于一种半导体装置及其制造方法，且特别是有关于一种垂直通道半导体装置及其制造方法。

背景技术

存储器装置是使用于许多产品之中，例如MP3播放器、数字相机、计算机档案等等的储存元件中。随着存储器制造技术的进步，对于记忆装置的需求也趋向较小的尺寸、较大的记忆容量。

因此，一种能够达成大储存容量、小体积、且具有良好效能及稳定性的垂直通道存储器装置，已成为研发的重要方向。然而，在垂直通道存储器装置中是以薄的多晶硅作为通道层，此薄的通道层无法避免接垫着陆的风险(contact landing risk)，且额外的光刻刻蚀工艺也容易造成交叠问题(overlap issue)。

发明内容

本发明是有关于一种半导体装置及其制造方法，其刻蚀部分电荷捕捉结构而形成一高掺杂半导体层，以形成一厚接垫，来稳固地连接一导电插塞。

根据本发明，提出一种半导体装置，包括一基板、一底部绝缘层、二叠层结构、一电荷捕捉结构以及一通道层。底部绝缘层设置于基板上。叠层结构设置于底部绝缘层上。叠层结构包括多个半导体层与绝缘层、一顶部绝缘层及一高掺杂半导体层。半导体层与绝缘层交替叠层于底部绝缘层上。顶部绝缘层设置于半导体层与绝缘层上。高掺杂半导体层设置于顶部绝缘层上。电荷捕捉结构设置于各叠层结构的一侧表面及底部绝缘层的一上表面上。通道层设置于电荷捕捉结构上，并直接接触高掺杂半导体层。

根据本发明，提出一种半导体装置的制造方法，包括以下步骤。形成一底部绝缘层于一基板上。交错叠层多个半导体层与绝缘层于底部绝缘层上。形成一顶部绝缘层与一氮化硅层于半导体层与绝缘层上，以形成多个叠层结构。依序沉积一电荷捕捉结构与一通道层于叠层结构的表面及底部绝缘层的部分上表面。移除部分通道层，以裸露电荷捕捉结构的上表面。移除位于氮化硅层顶部的电荷捕捉结构以及氮化硅层。沉积高掺杂半导体层于各叠层结构上，高掺杂导体层直接接触通道层。刻蚀以分离各叠层结构顶部的高掺杂导体层。

为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图式，作详细说明如下：

附图说明

图1绘示本发明实施例的半导体装置的剖面图。

图2至图14B绘示本发明的半导体装置的一制造实施例。

【符号说明】

100：半导体装置

1：基板

10：底部绝缘层

10a：上表面

21、22：叠层结构

21a、22a：侧表面

23：绝缘层

23(1)：顶部绝缘层

24、24(1)、24(2)：半导体层

25：氮化硅层

30、31：沟槽

32：贯孔

40：电荷捕捉结构

40a：电荷捕捉结构的上表面

50：通道层

50a：通道层的上表面

70：高掺杂半导体层

80：导电插塞

91、92、93、94：氧化物

92a：氧化物的上表面

300：光罩

具体实施方式

以下是参照所附图式详细叙述本发明的实施例。图式中相同的标号是用以标示相同或类似的部分。需注意的是，图式是已简化以利清楚说明实施例的内容，图式上的尺寸比例并非按照实际产品等比例绘制，因此并非作为限缩本发明保护范围之用。

图1绘示本发明实施例的半导体装置100的剖面图。要注意的是，图1仅为本发明实施例的半导体装置100的部分示意图，可能省略了半导体装置100的某些元件。如图1所示，半导体装置100包括一基板1、一底部绝缘层10、二叠层结构21与22、一电荷捕捉结构40以及一通道层50。底部绝缘层10设置于基板1上，叠层结构21与22设置于底部绝缘层10上，电荷捕捉结构40设置于叠层结构21的侧表面21a、叠层结构22的侧表面22a及底部绝缘层10的上表面10a上，通道层50设置于电荷捕捉结构40上。

在本实施例中，叠层结构21包括多个半导体层24与绝缘层23、一顶部绝缘层23(1)及一高掺杂半导体层70。半导体层24与绝缘层23交替叠层于底部绝缘层10上，顶部绝缘层23(1)设置于半导体层24与绝缘层23上，高掺杂半导体层70设置于顶部绝缘层23(1)上。此外，通道层50可直接接触高掺杂半导体层70。

如图1所示，通道层50的顶部高于电荷捕捉结构40的顶部。高掺杂半导体层70也可直接接触电荷捕捉结构40，且高掺杂半导体层70的顶部高于通道层50的顶部与电荷捕捉结构40的顶部。此外，高掺杂半导体层70的厚度大于通道层50的厚度。

在本发明实施例中，电荷捕捉结构40可为一多层结构，包括多个第一介电层与多个第二介电层(未绘示)。举例来说，电荷捕捉结构40可例如为一氧化硅/氮化硅/氧化硅(ONO)结构或者为一氧化硅/氮化硅/氧化硅/氮化硅/氧化硅(ONONO)结构，也就是说，第一介电层的材料可为氮化硅，第二介电层的材料可为氧化硅。但本发明并未限定于此。

此外，由于制造方法之故，电荷捕捉结构40的第一介电层与第二介电层的高度可不相同，将于后方描述。

在本发明实施例中，高掺杂半导体层70的材料及通道层50的材料可为相同。举例来说，高掺杂半导体层70与通道层50的材料例如为N型掺杂多晶硅，而半导体层24的材料为P型掺杂多晶硅。但本发明并未限定于此。

在本发明实施例中，叠层结构22具有与叠层结构21类似的结构，在此不多加赘述。如图1所示，电荷捕捉结构40与通道层50可形成于叠层结构21与叠层结构22之间的沟槽30，且电荷捕捉结构40与通道层50的形状例如为U型。此外，在形成电荷捕捉结构40与通道层50后，沟槽30可由氧化物94填满。

在一实施例中，叠层结构21的最顶层的半导体层24(1)可作为一接地选择线(ground select line,GSL)，叠层结构22的最顶层的半导体层24(2)可作为一串行选择线(string select line,SSL)。此外，如图1所示，半导体装置100可包括多个叠层结构21与叠层结构22，多个叠层结构21与叠层结构22之间可以氧化层94彼此隔绝。

图2至图14B绘示本发明的半导体装置100的一制造实施例。首先，如图2所示，形成一底部绝缘层10于基板1上。接着，交错叠层多个半导体层24与绝缘层23于底部绝缘层10上，并形成一顶部绝缘层23(1)与一氮化硅层25于半导体层24与绝缘层23上，以形成多个叠层结构。

在本实施例中，绝缘层23与顶部绝缘层23(1)例如为氧化硅层，氮化硅层25是设置于顶部绝缘层23(1)之上，且由于氮化硅层25的材料应力强，可用以稳固每个叠层结构。

如图3所示，依序沉积电荷捕捉结构40与通道层50于叠层结构的表面及底部绝缘层10的部分上表面10a。在本实施例中，电荷捕捉结构40可例如为一多层结构，包括第一介电层与第二介电层，且通道层50的厚度例如为8nm。举例来说，电荷捕捉结构40为一氧化硅/氮化硅/氧化硅(ONO)结构或者为一氧化硅/氮化硅/氧化硅/氮化硅/氧化硅(ONONO)结构，也就是说，第一介电层的材料例如为氮化硅，第二介电层的材料例如为氧化硅。在此，叠层结构之间包括沟槽30。

如图4所示，填充氧化物91，使氧化物91填满沟槽30的剩余部分。接着，如图5所示，移除通道层50的上表面50a的氧化物91，并形成氧化物92。举例来说，可使用刻蚀工具或进行一化学机械抛光(chemicalmechanic polish,CMP)工艺，且通道层50可作为一停止层(stop layer)。

如图6所示，移除部分通道层50以裸露电荷捕捉结构40的上表面40a。接着，如图7所示，依序移除位于氮化硅层25顶部的电荷捕捉结构40以及氮化硅层25。

举例来说，先使用刻蚀工具移除位于氮化硅层25顶部的电荷捕捉层40，此时，部分通道层50也会被移除。接着，可利用磷酸(phosphoric acid)(H3PO4)移除氮化硅层25。由于磷酸对于氧化物具有高度的选择性，因此，可移除氮化硅层25，但停止于顶部绝缘层23(1)。也就是说，氮化硅层25可作为一牺牲层，且移除氮化硅层25后，各叠层结构可自对准(self-align)于顶部绝缘层23(1)的上表面

由于电荷捕捉结构40可例如包括由氮化硅形成的第一介电层与由氧化硅形成第二介电层，因此，第一介电层可被磷酸移除，而第二介电层不会被移除，也就是说，第一介电层与第二介电层的高度不同(未绘示于图7)。

如图8所示，沉积高掺杂半导体层70于各叠层结构上，高掺杂导体层70是直接接触通道层50与顶部绝缘层23(1)。在此，高掺杂导体层70例如为N型掺杂多晶硅(N-type doping polysilicon)。

如图9所示，移除部分高掺杂导体层70，以裸露氧化物92的上表面92a。类似地，可使用刻蚀工具或进行一化学机械抛光工艺，以移除部分高掺杂导体层70。

如图10A至图10C所示，刻蚀并形成多个沟槽31，以形成多个叠层结构21与叠层结构22，使位于叠层结构21与叠层结构22之间的电荷捕捉结构40与通道层50的形状为U型。接着，可填充氧化物于多个沟槽31，以分离多个叠层结构21与叠层结构22。在此，图10A为各叠层结构于此阶段的剖面图，图10B为各叠层结构于此阶段的俯视图，图10C为各叠层结构于此阶段的立体示意图。

接着，沉积氧化物93于多个沟槽31内以及高掺杂导体层70的上表面，以形成如图11所绘示的结构。

接着，如图12A至图12C所示，利用光罩300进行刻蚀，以分离各叠层结构21与叠层结构22顶部的高掺杂导体层70。在此，图12A为各叠层结构于此阶段的剖面图，图12B为各叠层结构于此阶段的俯视图，图12C为各叠层结构于此阶段的立体示意图。

最后，填入氧化物94于分离的高掺杂导体层70之间与各掺杂导体层70的顶部，即可形成如图1所绘示的半导体装置100。

在本发明实施例中，半导体装置100可进一步包括一导电插塞80，导电插塞80设置于高掺杂半导体层70上，以电性连接高掺杂半导体层70与通道层50。

图13至图14B绘示形成导电插塞80于高掺杂半导体层70上的制造实施例。如图13所示，形成多个贯孔32，贯孔32可曝露出高掺杂半导体层70上表面。

接着，如图14A、图14B所示，填充导电材料于贯孔32中，以形成多个导电插塞80。要注意的是，本发明实施例的导电插塞80位置，并未限定于图14A、图14B所绘示的配置。

本发明实施例的存储器装置100为一垂直栅极结构(vertical gatestructure)，可应用于例如一与非门闪存(NAND flash)中。利用本发明的制造方法形成的高掺杂半导体层70可自我对准，且不需要额外的光刻刻蚀步骤。此外，能有效避免接垫着陆的风险与交叠问题。

综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (10)

1.一种半导体装置，包括：

一基板；

一底部绝缘层，设置于该基板上；

二叠层结构，设置于该底部绝缘层上，各该叠层结构包括：

多个半导体层与绝缘层，交替叠层于该底部绝缘层上；

一顶部绝缘层，设置于这些半导体层与这些绝缘层上；及

一高掺杂半导体层，设置于该顶部绝缘层上；

一电荷捕捉结构，设置于各该叠层结构的一侧表面及该底部绝缘层的一上表面上；以及

一通道层，设置于该电荷捕捉结构上，并直接接触该高掺杂半导体层。

2.根据权利要求1所述的半导体装置，更包括：

一导电插塞，设置于该高掺杂半导体层上，以电性连接该高掺杂半导体层与该通道层，

其中该通道层的顶部高于该电荷捕捉结构的顶部，该高掺杂半导体层直接接触该电荷捕捉结构，且该高掺杂半导体层的顶部高于该通道层的顶部与该电荷捕捉结构的顶部。

3.根据权利要求1所述的半导体装置，其中该高掺杂半导体层的厚度大于该通道层的厚度。

4.根据权利要求1所述的半导体装置，其中该电荷捕捉结构包括多个第一介电层与多个第二介电层，这些第一介电层与这些第二介电层的高度不同，且各该第一介电层的材料为氮化硅，各该第二介电层的材料为氧化硅。

5.根据权利要求1所述的半导体装置，其中电荷捕捉结构与该通道层的形状为U型，且该高掺杂半导体层的材料及该通道层的材料为相同。

6.根据权利要求1所述的半导体装置，其中各该半导体层的材料为P型掺杂多晶硅，且该高掺杂半导体层与该通道层的材料为N型掺杂多晶硅。

7.一种半导体结构的制造方法，包括：

形成一底部绝缘层于一基板上；

交错叠层多个半导体层与绝缘层于该底部绝缘层上；

形成一顶部绝缘层与一氮化硅层于这些半导体层与这些绝缘层上，以形成多个叠层结构；

依序沉积一电荷捕捉结构与一通道层于这些叠层结构的表面及该底部绝缘层的部分上表面；

移除部分该通道层，以裸露该电荷捕捉结构的上表面；

移除位于该氮化硅层顶部的该电荷捕捉结构与该氮化硅层；

沉积高掺杂半导体层于各叠层结构上，该高掺杂导体层直接接触该通道层；以及

刻蚀以分离各叠层结构顶部的该高掺杂导体层。

8.根据权利要求7所述的制造方法，更包括：

形成一导电插塞于该高掺杂半导体层上，

其中该导电插塞电性连接该高掺杂半导体层与该通道层，且是利用磷酸移除该氮化硅层。

9.根据权利要求7所述的制造方法，其中该电荷捕捉结构包括多个第一介电层与多个第二介电层，且这些第一介电层与这些第二介电层的高度不同。

10.根据权利要求7所述的制造方法，更包括：

刻蚀并形成多个沟槽；及

填充氧化物于这些沟槽中，以分离这些叠层结构，

其中该高掺杂半导体层的顶部高于该通道层的顶部与该电荷捕捉结构的顶部，该电荷捕捉结构与该通道层的形状为U型，且该高掺杂半导体层与该通道层的材料为N型掺杂多晶硅。