TWI578448B - Semiconductor memory device and manufacturing method thereof - Google Patents

Semiconductor memory device and manufacturing method thereof Download PDF

Info

Publication number
TWI578448B
TWI578448B TW104107092A TW104107092A TWI578448B TW I578448 B TWI578448 B TW I578448B TW 104107092 A TW104107092 A TW 104107092A TW 104107092 A TW104107092 A TW 104107092A TW I578448 B TWI578448 B TW I578448B
Authority
TW
Taiwan
Prior art keywords
film
electrode
insulating film
forming
memory device
Prior art date
Application number
TW104107092A
Other languages
English (en)
Other versions
TW201631710A (zh
Inventor
關根克行
加藤龍也
荒井史隆
岩本敏幸
渡邊優太
坂本涉
糸川寬志
金子明生
Original Assignee
東芝股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 東芝股份有限公司 filed Critical 東芝股份有限公司
Publication of TW201631710A publication Critical patent/TW201631710A/zh
Application granted granted Critical
Publication of TWI578448B publication Critical patent/TWI578448B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/515—Insulating materials associated therewith with cavities, e.g. containing a gas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02181—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing hafnium, e.g. HfO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02592—Microstructure amorphous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H01L21/28562—Selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/28568—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System the conductive layers comprising transition metals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/495—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo
    • H01L29/4958—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo with a multiple layer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H01L29/4975—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2 being a silicide layer, e.g. TiSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7889—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout

Description

半導體記憶裝置及其製造方法
實施形態係關於一種半導體記憶裝置及其製造方法。
自先前以來，NAND(Not AND，反及)快閃記憶體可藉由平面構造之微細化而使積體度增加從而降低位元成本，但平面構造之微細化逐漸接近極限。因此，近年來，提出有將記憶胞沿上下方向積層之技術。然而，此種積層型之記憶裝置之可靠性成為問題。
本發明之實施形態提供一種可靠性較高之半導體記憶裝置及其製造方法。
實施形態之半導體記憶裝置具備：半導體柱，其沿第1方向延伸；第1電極，其沿相對於上述第1方向交叉之第2方向延伸；第2電極，其設置於上述半導體柱與上述第1電極之間；第1絕緣膜，其設置於上述半導體柱與上述第2電極之間；第2絕緣膜，其設置於上述第1電極與上述第2電極之間及上述第1電極之上述第1方向兩側；及導電膜，其設置於上述第2電極與上述第2絕緣膜之間，且未與上述第1絕緣膜相接。
實施形態之半導體記憶裝置之製造方法具備：使層間絕緣膜與第1膜沿第1方向交替地積層之步驟；形成沿相對於上述第1方向交叉之第2方向延伸且貫通上述層間絕緣膜及上述第1膜之溝槽之步驟；經由上述溝槽去除上述第1膜之一部分，藉此於上述溝槽之側面形成第1 凹部之步驟；於上述第1凹部內形成第2電極之步驟；於上述溝槽之側面上形成第1絕緣膜之步驟；於上述第1絕緣膜之側面上形成半導體膜之步驟；形成沿上述第2方向延伸且貫通上述層間絕緣膜及上述第1膜之狹縫之步驟；經由上述狹縫去除上述第1膜，藉此於上述狹縫之側面形成第2凹部之步驟；於上述第2凹部之內面上形成導電膜之步驟；於上述導電膜之側面上形成第2絕緣膜之步驟；於上述第2凹部內且上述第2絕緣膜之側面上形成第1電極之步驟；及將上述半導體膜、上述第1絕緣膜及上述第2電極沿上述第2方向分斷之步驟。
1‧‧‧半導體記憶裝置
2‧‧‧半導體記憶裝置
3‧‧‧半導體記憶裝置
4‧‧‧半導體記憶裝置
5‧‧‧半導體記憶裝置
6‧‧‧半導體記憶裝置
7‧‧‧半導體記憶裝置
8‧‧‧半導體記憶裝置
9‧‧‧半導體記憶裝置
10‧‧‧矽基板
11‧‧‧絕緣膜
12‧‧‧導電層
13‧‧‧配線層
14‧‧‧導電層
15‧‧‧胞源極線
16‧‧‧源極電極
21‧‧‧矽柱
22‧‧‧柱對
24‧‧‧連接構件
25‧‧‧插栓
26‧‧‧位元線
30‧‧‧積層體
31‧‧‧控制閘極電極
31a‧‧‧障壁金屬層
31b‧‧‧本體部
32‧‧‧浮閘電極
41‧‧‧電極間絕緣膜
42‧‧‧導電膜
43‧‧‧阻擋絕緣膜
45‧‧‧層間絕緣膜
46‧‧‧絕緣構件
47‧‧‧隧道絕緣膜
48‧‧‧絕緣構件
49‧‧‧層間絕緣膜
51‧‧‧犧牲膜
52‧‧‧積層體
53‧‧‧記憶體溝槽
54‧‧‧凹部
55‧‧‧覆蓋層
56‧‧‧矽膜
57‧‧‧氧化矽膜
61‧‧‧矽膜
62‧‧‧矽膜
63‧‧‧狹縫
64‧‧‧凹部
67a‧‧‧氮化鈦層
67b‧‧‧鎢膜
68‧‧‧絕緣構件
69‧‧‧絕緣構件
70‧‧‧掩膜圖案
71‧‧‧間隙
82‧‧‧導電膜
85‧‧‧氣隙
86‧‧‧氣隙
87‧‧‧罩覆膜
88‧‧‧罩覆膜
91‧‧‧氧化構件
92‧‧‧積層體
94‧‧‧凹部
95‧‧‧犧牲膜
96‧‧‧源極線
110‧‧‧半導體記憶裝置
111‧‧‧半導體記憶裝置
A‧‧‧區域
B‧‧‧區域
C‧‧‧區域
D‧‧‧區域
X‧‧‧方向
Y‧‧‧方向
Z‧‧‧方向
圖1(a)係表示第1實施形態之半導體記憶裝置之剖視圖，圖1(b)係其俯視圖。
圖2係表示圖1(a)之區域A之局部放大剖視圖。
圖3係表示第1實施形態之半導體記憶裝置之製造方法之剖視圖。
圖4係表示第1實施形態之半導體記憶裝置之製造方法之剖視圖。
圖5係表示第1實施形態之半導體記憶裝置之製造方法之剖視圖。
圖6係表示第1實施形態之半導體記憶裝置之製造方法之剖視圖。
圖7係表示第1實施形態之半導體記憶裝置之製造方法之剖視圖。
圖8係表示第1實施形態之半導體記憶裝置之製造方法之剖視圖。
圖9係表示第1實施形態之半導體記憶裝置之製造方法之剖視圖。
圖10係表示第1實施形態之半導體記憶裝置之製造方法之剖視圖。
圖11係表示第1實施形態之半導體記憶裝置之製造方法之剖視圖。
圖12係表示第1實施形態之半導體記憶裝置之製造方法之剖視圖。
圖13係表示第1實施形態之半導體記憶裝置之製造方法之剖視圖。
圖14係表示第1實施形態之半導體記憶裝置之製造方法之剖視圖。
圖15係表示第1實施形態之半導體記憶裝置之製造方法之剖視圖。
圖16係表示第1實施形態之半導體記憶裝置之製造方法之剖視圖。
圖17係表示第1實施形態之半導體記憶裝置之製造方法之剖視圖。
圖18係表示第2實施形態之半導體記憶裝置之剖視圖。
圖19係表示第3實施形態之半導體記憶裝置之剖視圖。
圖20係表示第4實施形態之半導體記憶裝置之剖視圖。
圖21係表示第5實施形態之半導體記憶裝置之剖視圖。
圖22係表示第5實施形態之半導體記憶裝置之製造方法之剖視圖。
圖23係表示第5實施形態之半導體記憶裝置之製造方法之剖視圖。
圖24係表示第5實施形態之半導體記憶裝置之製造方法之剖視圖。
圖25係表示第5實施形態之半導體記憶裝置之製造方法之剖視圖。
圖26係表示第5實施形態之半導體記憶裝置之製造方法之剖視圖。
圖27係表示第6實施形態之半導體記憶裝置之剖視圖。
圖28係表示第7實施形態之半導體記憶裝置之剖視圖。
圖29係表示第7實施形態之半導體記憶裝置之製造方法之剖視圖。
圖30係表示第7實施形態之半導體記憶裝置之製造方法之剖視圖。
圖31係表示第8實施形態之半導體記憶裝置之剖視圖。
圖32係表示第8實施形態之半導體記憶裝置之製造方法之剖視圖。
圖33係表示第8實施形態之半導體記憶裝置之製造方法之剖視圖。
圖34係表示第8實施形態之半導體記憶裝置之製造方法之剖視圖。
圖35係表示第8實施形態之半導體記憶裝置之製造方法之剖視圖。
圖36係表示第8實施形態之半導體記憶裝置之製造方法之剖視圖。
圖37係表示第9實施形態之半導體記憶裝置之剖視圖。
圖38係表示第10實施形態之半導體記憶裝置之立體圖。
圖39(a)係表示第11實施形態之半導體記憶裝置之剖視圖，圖39(b)係其俯視圖。
以下，一面參照圖式，一面對本發明之實施形態進行說明。
首先，對第1實施形態進行說明。
圖1(a)係表示本實施形態之半導體記憶裝置之剖視圖，圖1(b)係其俯視圖。
圖2係表示圖1(a)之區域A之局部放大剖視圖。
首先，對本實施形態之半導體記憶裝置1之概略性構成進行說明。
如圖1(a)及圖1(b)所示，於半導體記憶裝置1中設置有矽基板10。以下，為方便說明，於本說明書中，採用XYZ正交座標系統。將相對於矽基板10之上表面平行且相互正交之兩方向設為「X方向」及「Y方向」，將相對於上表面垂直之方向設為「Z方向」。
於矽基板10上，依序積層有例如含有矽氧化物之絕緣膜11、例如含有多晶矽之導電層12、例如含有鎢之配線層13、例如含有多晶矽之導電層14。藉由導電層12、配線層13及導電層14而形成胞源極線15。胞源極線15沿XY平面擴展。
於胞源極線15上，設置有沿Z方向延伸之複數根矽柱21。矽柱21沿X方向及Y方向呈矩陣狀排列。於X方向上相鄰之2根矽柱21之下端部相互連接，且該下端部連接於胞源極線15。以下，將下端部彼此連接之2根矽柱21稱為「柱對22」。
以X方向為長度方向之連接構件24設置於柱對22上，且連接於構成柱對22之2根矽柱21之上端部。於連接構件24上設置有插栓25，且於其上設置有沿X方向延伸之複數條位元線26。連接構件24、插栓25及位元線26例如由鎢(W)形成。各位元線26係經由插栓25及連接構件24而連接於沿X方向排列成一行之複數根矽柱21。因此，各矽柱21連接於位元線26與胞源極線15之間。
再者，圖1(a)及圖1(b)係表示裝置之概略之圖，故而僅表示若干 導電構件，並省略絕緣構件。又，下述導電膜42亦省略圖示。又，於圖1(b)中，亦省略插栓25及連接構件24。進而，於圖1(b)中，以兩點鏈線僅表示一部分之位元線26，並省略剩餘之位元線26。
於胞源極線15上，設置有沿Y方向延伸之複數根控制閘極電極31。如下述般，控制閘極電極31係由鎢等金屬形成。於沿Y方向排列成一行之柱對22之X方向之兩側，控制閘極電極31沿Z方向排列成一行。而且，藉由沿Y方向排列成一行之複數對柱對22與於其X方向兩側分別沿Z方向排列成一行之複數根控制閘極電極31構成1個單位單元。換言之，構成柱對22之2根矽柱21與2根控制閘極電極31沿X方向交替地排列。
於各矽柱21與各控制閘極電極31之間設置有浮閘電極32。浮閘電極32係自周圍被絕緣而儲存電荷之導電性之構件，例如係由多晶矽(Si)形成。浮閘電極32配置於矽柱21與控制閘極電極33之各交叉部分。即，於沿Y方向排列成一行之矽柱21之行與沿Z方向排列成一行之控制閘極電極31之行之間，複數個浮閘電極32沿Y方向及Z方向相互隔開而排列成矩陣狀。由於矽柱21及控制閘極電極31亦沿X方向排列，故而浮閘電極32沿X方向、Y方向及Z方向排列成三維矩陣狀。又，如下述般，胞源極線15、矽柱21、控制閘極電極31、浮閘電極32及位元線26之間係由絕緣材料填埋。
接下來，對半導體記憶裝置1之各矽柱21與各控制閘極電極31之交叉部分之周邊之構成詳細地進行說明。
如圖2所示，於控制閘極電極31中，設置有例如含有鈦氮化物(TiN)之障壁金屬層31a與例如含有鎢之本體部31b。障壁金屬層31a覆蓋本體部31b中之浮閘電極32側之側面、本體部31b之上表面、及本體部31b之下表面。
又，於浮閘電極32與控制閘極電極31之間，自浮閘電極32朝向 控制閘極電極31依序積層有含有矽氧化物(SiO2)或矽氮化物(Si3N4)之電極間絕緣膜41、例如含有釕(Ru)之導電膜42、及阻擋絕緣膜43。阻擋絕緣膜43係即便被施加處於半導體記憶裝置1之驅動電壓之範圍內之電壓，實質上亦不會流通電流之膜，例如係整體之介電常數高於矽氧化物之介電常數之高介電常數膜，例如係含有鉿氧化物(HfO2)之鉿氧化層、含有矽氧化物之氧化矽層、含有鉿氧化物之鉿氧化層依序積層而成之三層膜。
阻擋絕緣膜43係配置於控制閘極電極31之障壁金屬層31a中之浮閘電極32側之側面上、上表面上及下表面上。導電膜42為連續膜，且配置於阻擋絕緣膜43中之浮閘電極32側之側面上、上表面上及下表面上。電極間絕緣膜41係配置於導電膜42中之浮閘電極32側之側面上、上表面上及下表面上。而且，浮閘電極32、電極間絕緣膜41及導電膜42係於Y方向上由各矽柱21分斷。另一方面，阻擋絕緣膜43及控制閘極電極31沿Y方向連續地延伸。
含有沿Y方向排列之複數個浮閘電極32、複數個電極間絕緣膜41、複數個導電膜42、阻擋絕緣膜43及控制閘極電極31之積層體30係沿Z方向相互隔開而排列。而且，於Z方向上之積層體30之間，設置有例如含有矽氧化物之層間絕緣膜45。又，於沿X方向相鄰之柱對22之間且積層體30及層間絕緣膜45沿Z方向交替地排列之構造體之間，設置有沿YZ平面擴展之板狀之絕緣構件46。絕緣構件46例如由矽氧化物形成。
電極間絕緣膜41除配置於浮閘電極32與阻擋絕緣膜43之間以外，亦配置於層間絕緣膜45與阻擋絕緣膜43之間、及層間絕緣膜45與絕緣構件46之間。藉此，電極間絕緣膜41於浮閘電極32與控制閘極電極31之間係位於距矽柱21相對較近之位置，於層間絕緣膜45與絕緣構件46之間係位於距矽柱21相對較遠之位置。因此，電極間絕緣膜41之 形狀係整體上沿Z方向延伸並且X方向上之位置呈週期性變化之波狀。另一方面，導電膜42及阻擋絕緣膜43之形狀自Y方向觀察時為C字狀，且於在Z方向上相鄰之控制閘極電極31間被分斷。
於浮閘電極32及層間絕緣膜45與矽柱21之間，設置有隧道絕緣膜47。隧道絕緣膜47係當被施加處於半導體記憶裝置1之驅動電壓之範圍內之特定電壓時流通隧道電流之膜，例如係單層之氧化矽膜、或含有氧化矽層、氮化矽層及氧化矽層之三層膜。隧道絕緣膜47整體之平均介電常數低於阻擋絕緣膜43整體之平均介電常數。又，隧道絕緣膜47設置於各矽柱21，其形狀係沿Z方向延伸之帶狀。於隧道絕緣膜47與導電膜42之間介置有浮閘電極32及電極間絕緣膜41，導電膜42未與隧道絕緣膜47接觸。
又，如圖1(a)及圖1(b)所示，於屬於柱對22之2根矽柱21之間設置有例如含有矽氧化物之絕緣構件48。絕緣構件48沿YZ平面擴展，且亦配置於在Y方向上相鄰之矽柱21之間、於Y方向上相鄰之隧道絕緣膜47之間、於Y方向上相鄰之浮閘電極32之間、於Y方向上相鄰之電極間絕緣膜41之間、及於Y方向上相鄰之導電膜42之間。
進而，於在X方向上相鄰之柱對22之間且控制閘極電極31之間，設置有沿YZ平面擴展之板狀之源極電極16。源極電極16之下端連接於胞源極線15。又，源極電極16與控制閘極電極31係藉由絕緣構件46而相互絕緣。
於半導體記憶裝置1中，於矽柱21與控制閘極電極31之各交叉部分形成有包含1片浮閘電極32之電晶體，且該電晶體係作為記憶胞而發揮功能。又，於位元線26與胞源極線15之間，連接有複數個記憶胞串聯連接而成之NAND串。
接下來，對本實施形態之半導體記憶裝置之製造方法進行說明。
圖3~圖17係表示本實施形態之半導體記憶裝置之製造方法之剖視圖。
首先，如圖3所示，準備矽基板10。
其次，於矽基板10上，依序形成絕緣膜11、導電層12、配線層13及導電層14。藉由導電層12、配線層13及導電層14形成胞源極線15。
繼而，於胞源極線15上，交替地積層例如含有矽氧化物之層間絕緣膜45與例如含有矽氮化物之犧牲膜51而形成積層體52。
繼而，如圖4所示，於積層體52形成複數條沿Y方向延伸之記憶體溝槽53。使記憶體溝槽53貫通積層體52，並於記憶體溝槽53之底面使胞源極線15露出。
繼而，如圖5所示，經由記憶體溝槽53對犧牲膜51實施各向同性蝕刻。例如，實施使用熱磷酸作為蝕刻劑之濕式蝕刻。藉此，去除犧牲膜51之一部分而使記憶體溝槽53之側面上之犧牲膜51之露出區域後退。其結果為，於記憶體溝槽53之側面形成沿Y方向延伸之凹部54。再者，於下文要說明之圖6~圖9表示相當於圖5之區域B之區域。
繼而，如圖6所示，例如進行熱氧化處理而於凹部54內之犧牲膜51之露出面上形成含有矽氧化物之覆蓋層55。再者，亦可利用CVD(Chemical Vapor Deposition，化學氣相沈積)法等使矽氧化物堆積而形成覆蓋層55。
繼而，如圖7所示，利用CVD法等使非晶矽堆積而於記憶體溝槽53之內面上形成矽膜56。矽膜56亦埋入至凹部54內。
繼而，如圖8所示，對矽膜56實施回蝕而使矽膜56中之配置於凹部54內之部分殘留，並且去除配置於凹部54之外部之部分。
繼而，如圖9所示，利用例如CVD法等使矽氧化物堆積而於記憶體溝槽53之內面上形成氧化矽膜57。繼而，利用CVD法等使非晶矽堆積而於氧化矽膜57上形成矽膜61。此時，使矽膜61不埋入至整個記憶 體溝槽53。
繼而，對矽膜61及氧化矽膜57實施RIE(Reactive Ion Etching，反應性離子蝕刻)等各向異性蝕刻。藉此，自記憶體溝槽53之底面上去除矽膜61及氧化矽膜57而使胞源極線15露出。再者，此時，氧化矽膜57中之配置於記憶體溝槽53之側面上之部分係由矽膜61保護，故而不易因各向異性蝕刻而受到損傷。
繼而，利用CVD法等使非晶矽堆積而於矽膜61上形成矽膜62。此時，使矽膜62不埋入整個記憶體溝槽53。矽膜62於記憶體溝槽53之底面與胞源極線15接觸。繼而，例如藉由使矽氧化物堆積而於記憶體溝槽53內形成絕緣構件68。
繼而，如圖10所示，例如實施RIE而於積層體52中之記憶體溝槽53之間之部分形成沿Y方向延伸之狹縫63。使狹縫63貫通積層體52。於下文中要說明之圖11~圖15表示相當於圖10之區域C之區域。
繼而，如圖11所示，經由狹縫63對犧牲膜51(參照圖10)實施以覆蓋層55為阻止層之各向同性蝕刻。例如，實施使用熱磷酸作為蝕刻劑之濕式蝕刻。藉此，去除犧牲膜51而於狹縫63之側面形成沿Y方向延伸之凹部64。於凹部64之裏側面，露出覆蓋層55。
繼而，如圖12所示，經由狹縫63實施使用例如DHF(diluted hydrofluoric acid，稀釋氫氟酸)作為蝕刻劑之濕式蝕刻，藉此自凹部64之裏側面上去除含有矽氧化物之覆蓋層55(參照圖11)。藉此，於凹部64之裏側面，露出矽膜56。再者，此時，含有矽氧化物之層間絕緣膜45之露出面亦稍微受到蝕刻，但省略圖示。
繼而，如圖13所示，經由狹縫63並利用例如CVD法使矽氧化物或矽氮化物堆積，藉此形成電極間絕緣膜41。電極間絕緣膜41係形成於凹部64之內面上及狹縫63之內面上。繼而，利用濺鍍法或CVD法等使釕堆積，藉此於電極間絕緣膜41之側面上形成導電膜42。繼而，利 用例如CVD法使鉿氧化物、矽氧化物及鉿氧化物依序堆積而於導電膜42之側面上形成阻擋絕緣膜43。此時，使阻擋絕緣膜43不埋入至整個凹部64內。
繼而，如圖14所示，利用例如CVD法使鈦氮化物(TiN)堆積於狹縫63內。藉此，於阻擋絕緣膜43之側面上形成氮化鈦層67a。繼而，利用例如CVD法使鎢堆積於狹縫63內。藉此，於氮化鈦層67a之側面上形成鎢膜67b。鎢膜67b埋入至整個凹部64內。
繼而，如圖15所示，經由狹縫63對鎢膜67b及氮化鈦層67a進行回蝕。藉此，使鎢膜67b及氮化鈦層67a中之配置於凹部64內之部分殘留，並去除配置於凹部64之外部之部分。其結果為，於各凹部64內形成控制閘極電極31。此時，氮化鈦層67a成為障壁金屬層31a，鎢膜67b成為本體部31b。
繼而，經由狹縫63對阻擋絕緣膜43進行回蝕。藉此，使阻擋絕緣膜43中之配置於凹部64內之部分殘留，並去除配置於凹部64之外部之部分。藉此，阻擋絕緣膜43於各凹部64被分斷。又，此時，控制閘極電極31亦受到某種程度之蝕刻，而使狹縫63之側面上之控制閘極電極31之露出區域較阻擋絕緣膜43之露出區域後退。
繼而，經由狹縫63對導電膜42進行回蝕。藉此，使導電膜42中之配置於凹部64內之部分殘留，並去除配置於凹部64之外部之部分。藉此，導電膜42於各凹部64被分斷。繼而，使矽氧化物堆積，藉此於狹縫63內形成絕緣構件46。
繼而，如圖16所示，於積層體52上形成沿X方向延伸且線與間隙(line and space)沿Y方向反覆之掩膜圖案70。再者，圖16及圖17係XY剖視圖。又，於圖16中，以兩點鏈線表示掩膜圖案70。
繼而，將掩膜圖案70作為掩膜，並於可選擇性地對矽進行蝕刻之條件下實施RIE等各向異性蝕刻。藉此，矽膜61及矽膜62沿Y方向 被分斷而形成矽柱21。再者，由於矽膜62中之配置於絕緣構件68之正下方區域之部分未被去除，故而於X方向上相鄰之2根矽柱21之下端部彼此連接。又，矽膜61及矽膜62被去除後成為間隙71。
繼而，如圖17所示，經由間隙71實施濕式蝕刻等各向同性蝕刻。藉此，絕緣構件68、氧化矽膜57、矽膜56、電極間絕緣膜41及導電膜42、以及層間絕緣膜45被選擇性地去除而沿Y方向被分斷。氧化矽膜57沿Y方向被分斷，藉此成為隧道絕緣膜47。矽膜56沿Y方向被分斷，藉此成為浮閘電極32。繼而，去除掩膜圖案70(參照圖16)。繼而，使矽氧化物堆積，藉此於記憶體溝槽53內形成絕緣構件48。
繼而，如圖1(a)及圖1(b)所示，於一部分之絕緣構件46內形成沿Y方向延伸並到達胞源極線15之狹縫。繼而，將例如鎢等導電性材料埋入至該狹縫內而形成源極電極16。又，於柱對22上形成連接構件24，並使其連接於柱對22。繼而，藉由層間絕緣膜49將連接構件24埋入。繼而，於層間絕緣膜49內形成插栓25，並使其連接於連接構件24。繼而，於層間絕緣膜49上形成位元線26，並使其連接於插栓25。以如此之方式，製造本實施形態之半導體記憶裝置1。
接下來，對本實施形態之效果進行說明。
於本實施形態之半導體記憶裝置1中，如圖2所示，於浮閘電極32與控制閘極電極31之間設置有含有釕之導電膜42。因此，可藉由導電膜42有效地使自矽柱21經由隧道絕緣膜47注入之電子停止。藉此，即便將浮閘電極32於X方向上形成為較薄，亦可抑制電子貫通浮閘電極32而進入至阻擋絕緣膜43內，從而將電子對含有浮閘電極32及導電膜42之電荷儲存構件之注入效率維持為較高。又，由於構成導電膜42之釕之功函數為4.68eV左右，構成浮閘電極32之矽之功函數為4.15eV左右，故而導電膜42之功函數高於浮閘電極32之功函數。藉此，所注入之電子之保持性較高，因此，記憶胞之資料保持特性良好。
又，於本實施形態中，導電膜42係作為連續膜而形成，故而可更有效地使經由隧道絕緣膜47而注入之電子停止。
進而，於本實施形態中，由於導電膜42針對各浮閘電極32被分斷，故而電子之保持性較高。
進而，又，於本實施形態之半導體記憶裝置之製造方法中，如圖9所示，氧化矽膜57(隧道絕緣膜47)係自記憶體溝槽53側形成。另一方面，如圖13所示，導電膜42係自狹縫63側形成。因此，於隧道絕緣膜47與導電膜42之間介置有浮閘電極32(矽膜56)及電極間絕緣膜41，而使導電膜42不會與隧道絕緣膜47接觸。其結果為，可防止隧道絕緣膜47因導電膜42中所含之金屬元素而劣化。又，可防止金屬元素經由隧道絕緣膜47擴散至矽柱21中，從而可防止因所擴散之金屬元素而產生接合洩漏。其結果為，可獲得可靠性較高之半導體記憶裝置。
再者，於本實施形態中，表示了利用釕(Ru)形成導電膜42之例，但導電膜42之材料並不限定於此，只要為功函數高於矽之功函數(4.15eV)之金屬即可，更佳為功函數高於例如4.5eV之金屬。例如，作為導電膜42之材料，可使用金屬、金屬氮化物或金屬矽化物，亦可使用鉑(Pt)、銥(Ir)或鈦氮化物(Si3N4)。
接下來，對第2實施形態進行說明。
圖18係表示本實施形態之半導體記憶裝置之剖視圖。
圖18表示相當於圖1(a)之區域A之區域。
如圖18所示，本實施形態之半導體記憶裝置2與上述之第1實施形態之半導體記憶裝置1(參照圖2)相比，不同點在於：設置有包含相互隔開之複數個粒狀部分之導電膜82代替作為連續膜之導電膜42。導電膜82例如含有釕，且係多個島狀部分集合而成之不連續膜。「不連續膜」亦包含複數個島狀部分於具有厚度之平面狀或曲面狀之空間內集合後之形態。島狀部分亦可相互隔開。於此情形時，即便導電膜82 整體不具有流通電流之能力，但只要各島狀部分係藉由導電性之材料形成即可。於本說明書中，將連續膜與不連續膜均定義為「導電膜」，並設定為於「不連續膜」中亦包含相互隔開之複數個導電性之粒狀部分之集合體。
根據本實施形態，與上述之第1實施形態相比，可減少用以形成導電膜82之金屬材料、例如釕之總量，從而可降低材料成本及成膜成本。再者，即便導電膜82並非連續膜，使經由隧道絕緣膜47而注入之電子停止之能力、及保持所注入之電子之能力與作為連續膜之導電膜42相比亦並非太差。
本實施形態中之上述以外之構成、製造方法及效果與上述之第1實施形態相同。
再者，亦考慮到如下情形：於圖17所示之使用掩膜之蝕刻之步驟中，於為了沿Y方向將矽膜56分斷而選擇性地去除後，不選擇性地去除電極間絕緣膜41及導電膜42。例如，於在圖17所示之蝕刻之步驟中不分斷電極間絕緣膜41及導電膜42(82)之情形時，可防止導電膜42(82)之導電性材料因分斷步驟而擴散至矽柱21中。
接下來，對第3實施形態進行說明。
圖19係表示本實施形態之半導體記憶裝置之剖視圖。
圖19表示相當於圖1(a)之區域A之區域。
如圖19所示，本實施形態之半導體記憶裝置3與上述之第1實施形態之半導體記憶裝置1(參照圖2)相比，不同點在於：導電膜42及阻擋絕緣膜43亦配置於層間絕緣膜45與絕緣構件46之間。可於圖15所示之步驟中，於對控制閘極電極31進行回蝕後，不對阻擋絕緣膜43及導電膜42進行回蝕，藉此製造此種構成之半導體記憶裝置3。
根據本實施形態，與第1實施形態相比，由於可省略阻擋絕緣膜43及導電膜42之回蝕，故而可降低製造成本。再者，於本實施形態 中，由於導電膜42於在Z方向上相鄰之記憶胞電晶體之間未被分斷，故而有因在導電膜42內傳導而產生電子之遷移之擔憂。然而，由於導電膜42於記憶胞間以繞過層間絕緣膜45之方式彎曲，故而記憶胞間之電子之遷移少至在實際使用上不會成為問題之程度。
本實施形態中之上述以外之構成、製造方法及效果與上述之第1實施形態相同。
接下來，對第4實施形態進行說明。
圖20係表示本實施形態之半導體記憶裝置之剖視圖。
圖20表示相當於圖1(a)之區域A之區域。
如圖20所示，本實施形態之半導體記憶裝置4係將上述之第2實施形態(參照圖18)與第3實施形態(參照圖19)組合而成之例。即，本實施形態之半導體記憶裝置4與第1實施形態之半導體記憶裝置1(參照圖2)相比，不同點在於：設置有不連續之導電膜82以代替連續之導電膜42，又，導電膜42及阻擋絕緣膜43亦配置於層間絕緣膜45與絕緣構件46之間。
根據本實施形態，與第3實施形態同樣地，由於可省略阻擋絕緣膜43及導電膜82之回蝕，故而可降低製造成本。又，由於導電膜82為不連續膜，故而可降低導電膜82之材料成本及成膜成本，並且可抑制於在Z方向上相鄰之記憶胞電晶體間電子於導電膜82內傳導。因此，與第3實施形態相比，資料之保持特性良好。
本實施形態中之上述以外之構成、製造方法及效果與上述之第1實施形態相同。
接下來，對第5實施形態進行說明。
圖21係表示本實施形態之半導體記憶裝置之剖視圖。
圖21表示相當於圖1(a)之區域A之區域。
如圖21所示，本實施形態之半導體記憶裝置5與上述之第1實施 形態之半導體記憶裝置1(參照圖2)相比，未設置層間絕緣膜45，取而代之，於在Z方向上相鄰之電極間絕緣膜41之間形成有沿Y方向延伸之氣隙85。又，未設置絕緣構件46，取而代之，形成沿YZ平面擴展之氣隙86。
於控制閘極電極31與氣隙86之間設置有例如含有矽氮化物之罩覆膜87。又，於氣隙85與氣隙86之間設置有例如含有矽氧化物之罩覆膜88。於Z方向上，於罩覆膜87與罩覆膜88之間，介置有阻擋絕緣膜43之一部分。進而，浮閘電極32較第1實施形態薄，例如，薄於隧道絕緣膜47。又，浮閘電極32沿Y方向延伸。又，導電膜42亦沿Y方向延伸。
本實施形態中之上述以外之構成與上述第1實施形態相同。
接下來，對本實施形態之半導體記憶裝置之製造方法進行說明。
圖22~圖26係表示本實施形態之半導體記憶裝置之製造方法之剖視圖。
其中，圖23表示XY剖面。另一方面，圖22、圖24~圖26表示XZ剖面。
首先，實施圖3及圖4所示之步驟。即，於矽基板10上形成絕緣膜11及胞源極線15。其次，使層間絕緣膜45及犧牲膜51交替地積層而形成積層體52。繼而，於積層體52形成記憶體溝槽53。
繼而，如圖22所示，於記憶體溝槽53之側面上，依序形成含有矽氧化物之覆蓋層55、矽膜56、氧化矽膜57及矽膜61。繼而，對矽膜61、氧化矽膜57、矽膜56及覆蓋層55實施RIE等各向異性蝕刻，藉此使胞源極線15於記憶體溝槽53之底面露出。繼而，使非晶矽堆積而於矽膜61上形成矽膜62。此時，矽膜62於記憶體溝槽53之底面與胞源極線15接觸。繼而，例如使矽氧化物堆積，藉此於記憶體溝槽53內形成 絕緣構件68。
繼而，如圖23所示，形成線與間隙沿Y方向反覆之掩膜圖案70(參照圖16)，並將其作為掩膜而實施RIE等各向異性蝕刻。藉此，將矽膜61及矽膜62選擇性地去除而沿Y方向分斷，從而形成矽柱21。繼而，經由矽膜61及62被去除後之間隙實施各向同性蝕刻。藉此，絕緣構件68、氧化矽膜57及矽膜56被選擇性地去除且沿Y方向被分斷。氧化矽膜57沿Y方向被分斷，藉此成為隧道絕緣膜47。此時，不去除覆蓋層55。繼而，將絕緣構件48埋入至藉由蝕刻而形成之間隙內。
繼而，如圖24所示，於積層體52形成沿Y方向延伸之狹縫63。繼而，經由狹縫63去除犧牲膜51(參照圖22)，藉此於狹縫63之側面形成凹部64。繼而，經由狹縫63及凹部64而去除覆蓋層55中之於凹部64內露出之部分。
繼而，於狹縫63及凹部64之內面上依序形成電極間絕緣膜41、導電膜42、及阻擋絕緣膜43。繼而，形成氮化鈦層67a及鎢膜67b。繼而，經由狹縫63對鎢膜67b及氮化鈦層67a進行回蝕。藉此，於各凹部64內形成控制閘極電極31。此時，氮化鈦層67a成為障壁金屬層31a，鎢膜67b成為本體部31b。繼而，於狹縫63內形成例如含有矽氮化物之罩覆膜87。繼而，經由狹縫63對罩覆膜87進行回蝕，藉此使罩覆膜87僅殘留覆蓋凹部64內之控制閘極電極31之部分。
繼而，如圖25所示，經由狹縫63對阻擋絕緣膜43、導電膜42及電極間絕緣膜41進行回蝕。藉此，使阻擋絕緣膜43、導電膜42及電極間絕緣膜41僅殘留於凹部64內。
繼而，如圖26所示，經由狹縫63去除層間絕緣膜45及覆蓋層55。藉此，於層間絕緣膜45及覆蓋層55被去除後之空間形成與狹縫63連通之氣隙85。於氣隙85之裏側面，露出矽膜56。繼而，經由狹縫63及氣隙85實施濕式蝕刻等各向同性蝕刻。藉此，去除矽膜56中之於氣 隙85內露出之部分。其結果為，矽膜56沿Z方向被分斷而成為複數個浮閘電極32。再者，亦可進行氧化處理以代替濕式蝕刻，且選擇性地將矽膜56氧化並將未氧化部分作為浮閘電極32。
繼而，如圖21所示，以自狹縫63劃分氣隙85之方式，形成例如含有矽氧化物之罩覆膜88。狹縫63中之自氣隙85隔開之部分成為氣隙86。以後之製造方法與上述之第1實施形態相同。以如此之方式，製造本實施形態之半導體記憶裝置5。
接下來，對本實施形態之效果進行說明。
於本實施形態中，亦與上述之第1實施形態同樣地，於浮閘電極32與阻擋絕緣膜43之間設置有含有釕之導電膜42，故而電子之注入效率及保持特性較高。又，成為隧道絕緣膜47之氧化矽膜57係自記憶體溝槽53側形成(參照圖22)，導電膜42係自狹縫63側形成(參照圖23)，故而導電膜42不會與隧道絕緣膜47接觸而對隧道絕緣膜47造成損傷。
除此之外，於本實施形態中，於圖23所示之步驟中，於對矽膜62及矽膜61實施蝕刻而形成矽柱21時，未對矽膜56進行加工。藉此，可避免對形成於記憶體溝槽53之內面上之矽膜56進行回蝕而使其僅殘留於凹部54內之難易度較高之加工。而且，於圖26所示之步驟中，自狹縫63側對矽膜56進行蝕刻，藉此將矽膜56沿Z方向分斷而形成浮閘電極32。該加工只要將阻擋絕緣膜43等作為掩膜而選擇性地去除較薄之矽膜56即可，故而難易度較低。如此，於本實施形態中，容易形成浮閘電極32。
再者，於對形成於記憶體溝槽53之內面上之矽膜56進行回蝕而使其僅殘留於凹部54內之情形時，為了確保加工之裕度，需要將浮閘電極32形成為較厚。相對於此，根據本實施形態，由於浮閘電極32之加工較為容易，故而加工之裕度較少便可進行加工，而將浮閘電極32形成為較薄。其結果為，可使記憶胞之寫入動作及刪除動作高速化。 又，可提高記憶胞之積體度。
又，於本實施形態中，於對矽柱21進行蝕刻加工之步驟中，未對浮閘電極32進行蝕刻。因此，無需如同時對矽柱21與浮閘電極32進行蝕刻之情形般於浮閘電極32被完全分斷之前將矽柱21置於蝕刻環境中，故而可避免矽柱21中之Y方向之寬度變得過細。
進而，於本實施形態中，由於將浮閘電極32形成為較薄，故而可抑制記憶胞間之干擾，從而可擴大寫入動作及刪除動作之動作視窗。進而，藉由將浮閘電極32形成為較薄，可提高記憶胞之積體度。
進而，又，於本實施形態中，於在Z方向上相鄰之記憶胞間形成有氣隙85，於在X方向上相鄰之記憶胞間形成有氣隙86，故而可抑制記憶胞間之干擾。藉此，亦可提高記憶胞之積體度。再者，亦可將絕緣材料埋入至氣隙85內及氣隙86內。
接下來，對第6實施形態進行說明。
圖27係表示本實施形態之半導體記憶裝置之剖視圖。
如圖27所示，於本實施形態之半導體記憶裝置6中，與上述之第5實施形態之半導體記憶裝置5(參照圖21)相比，不同點在於：於浮閘電極32之Z方向兩側且隧道絕緣膜47與電極間絕緣膜41之間設置有氧化構件91。XZ剖面中之氧化構件91之形狀係越接近浮閘電極32變得越細之大致三角形狀或大致梯形狀。因氧化構件91之存在，而於Z方向上，浮閘電極32之長度短於電極間絕緣膜41之長度及導電膜42之長度。
本實施形態之半導體記憶裝置之製造方法至圖26所示之浮閘電極32之形成步驟為止係與上述之第5實施形態相同。於本實施形態中，如圖27所示，於形成浮閘電極32後實施氧化處理。藉此，於隧道絕緣膜47與電極間絕緣膜41之間形成鳥嘴狀之氧化構件91。以後之製造方法與第5實施形態相同。
根據本實施形態，藉由於隧道絕緣膜47與電極間絕緣膜41之間設置氧化構件91而增加控制閘極電極31與矽柱21之間之電容，從而提高耦合性。其結果為，控制閘極電極31對矽柱21之支配力提高，動作穩定。
本實施形態中之上述以外之構成、製造方法及效果與上述之第1實施形態相同。
接下來，對第7實施形態進行說明。
圖28係表示本實施形態之半導體記憶裝置之剖視圖。
如圖28所示，於本實施形態之半導體記憶裝置7中，電極間絕緣膜41僅設置於浮閘電極32與導電膜42之間，而未設置於導電膜42之Z方向兩側。
接下來，對本實施形態之半導體記憶裝置之製造方法進行說明。
圖29及圖30係表示本實施形態之半導體記憶裝置之製造方法之剖視圖。
於本實施形態中，至形成覆蓋層55之步驟為止係與上述之第6實施形態相同。即，如圖3及圖4所示，於矽基板10上形成胞源極線15及積層體52，於積層體52形成記憶體溝槽53。
繼而，如圖29所示，於記憶體溝槽53之側面上形成含有矽氧化物之覆蓋層55。而且，於本實施形態中，於形成覆蓋層55後形成電極間絕緣膜41。繼而，與第6實施形態同樣地，依序形成矽膜56、氧化矽膜57及矽膜61。繼而，於進行回蝕而使胞源極線15於記憶體溝槽53之底面露出後，形成矽膜62。繼而，於記憶體溝槽53內形成絕緣構件68。
繼而，與第6實施形態同樣地，將矽膜61及矽膜62沿Y方向分斷而形成矽柱21。此時，不分斷氧化矽膜57、矽膜56、電極間絕緣膜41 及覆蓋層55。繼而，將絕緣構件69埋入至藉由蝕刻而形成之間隙71內而形成絕緣構件48。
繼而，如圖30所示，於積層體52(例如，層間絕緣膜45與犧牲膜51的積層)形成沿Y方向延伸之狹縫63。繼而，經由狹縫63去除犧牲膜51(參照圖29)，藉此於狹縫63之側面形成凹部64。繼而，經由狹縫63及凹部64去除覆蓋層55中之於凹部64內露出之部分。藉此，於凹部64之裏側面，露出於圖29所示之步驟中形成之電極間絕緣膜41。繼而，於狹縫63及凹部64之內面上依序形成導電膜42及阻擋絕緣膜43。繼而，形成氮化鈦層67a及鎢膜67b並對其等進行回蝕，藉此於各凹部64內形成控制閘極電極31。繼而，經由狹縫63使例如矽氮化物堆積並對其進行回蝕，藉此於覆蓋控制閘極電極31之部分形成罩覆膜87。
繼而，如圖28所示，經由狹縫63對阻擋絕緣膜43及導電膜42進行回蝕。藉此，使阻擋絕緣膜43及導電膜42僅殘留於凹部64內。
繼而，經由狹縫63去除層間絕緣膜45及覆蓋層55。藉此，形成與狹縫63連通之氣隙85。於氣隙85之裏側面，露出電極間絕緣膜41。繼而，經由狹縫63及氣隙85實施濕式蝕刻等各向同性蝕刻。藉此，去除電極間絕緣膜41及矽膜56中之於氣隙85內露出之部分。其結果為，矽膜56沿Z方向被分斷而成為複數個浮閘電極32。
以後之製造方法與上述之第6實施形態相同。以如此之方式，製造本實施形態之半導體記憶裝置7。
接下來，對本實施形態之效果進行說明。
於本實施形態中，如圖30所示，於用以去除覆蓋層55之濕式蝕刻時，於覆蓋層55與隧道絕緣膜47之間介置有電極間絕緣膜41及矽膜55。因此，隧道絕緣膜47由電極間絕緣膜41及矽膜56保護，故而隧道絕緣膜47不會因蝕刻而受到損傷。再者，假設若隧道絕緣膜47未由矽膜56等保護，則由於覆蓋層55及隧道絕緣膜47均由矽氧化物形成，故 而隧道絕緣膜47亦會因用以去除覆蓋層55之蝕刻而受到損傷。
又，根據本實施形態，由於可利用覆蓋層55及浮閘電極32之兩層保護隧道絕緣膜47，故而無需為了保護隧道絕緣膜47而使浮閘電極32過厚。藉此，可使浮閘電極32進而更薄，從而可使寫入動作及刪除動作高速化。
本實施形態中之上述以外之構成、製造方法及效果與上述之第5實施形態相同。
接下來，對第8實施形態進行說明。
圖31係表示本實施形態之半導體記憶裝置之剖視圖。
如圖31所示，本實施形態之半導體記憶裝置8與上述之第7實施形態之半導體記憶裝置7(參照圖28)相比，不同點在於：導電膜42僅設置於浮閘電極32與阻擋絕緣膜43之間，而未設置於阻擋絕緣膜43之Z方向兩側；以及，未設置罩覆膜88，且氣隙85與氣隙86係藉由阻擋絕緣膜43之一部分而被劃分。
接下來，對本實施形態之半導體記憶裝置之製造方法進行說明。
本實施形態與上述之第1實施形態相比，不同點在於：自記憶體溝槽53側形成導電膜42。
圖32~圖36係表示本實施形態之半導體記憶裝置之製造方法之剖視圖。圖32、圖34~圖36表示XZ剖面，圖33表示XY剖面。
首先，如圖1(a)所示，於矽基板10上形成絕緣膜11及胞源極線15。
其次，如圖32所示，使含有矽氧化物之犧牲膜95及含有氮化矽膜之犧牲膜51交替地積層，藉此於胞源極線15上形成積層體92。繼而，於積層體92形成沿Y方向延伸之記憶體溝槽53。繼而，於記憶體溝槽53之內面上依序形成含有矽氧化物之覆蓋層55、含有釕之導電膜 42、含有矽氧化物或矽氮化物之電極間絕緣膜41、矽膜56、氧化矽膜57及多晶矽膜61。繼而，於藉由實施各向異性蝕刻而使胞源極線15於記憶體溝槽53之底面露出後，形成矽膜62。繼而，將絕緣構件68埋入至記憶體溝槽53內。
繼而，如圖33所示，使用線與間隙沿Y方向排列之掩膜圖案而實施RIE，藉此將矽膜61及矽膜62沿Y方向分斷。藉此，形成矽柱21。此時，不將氧化矽膜57分斷而直接將其作為隧道絕緣膜47。又，亦不將矽膜56、電極間絕緣膜41、導電膜42及覆蓋層55分斷。繼而，將絕緣構件69埋入至記憶體溝槽53內。藉由絕緣構件68及絕緣構件69形成絕緣構件48。
繼而，如圖34所示，於積層體92形成沿Y方向延伸之狹縫63。繼而，經由狹縫63實施各向同性蝕刻、例如使用DHF作為蝕刻劑之濕式蝕刻，藉此去除含有矽氧化物之犧牲膜95(參照圖32)。藉此，於狹縫63之側面形成凹部94。繼而，經由凹部94進行蝕刻而選擇性地去除覆蓋層55、導電膜42、電極間絕緣膜41及矽膜56。藉此，導電膜42於Z方向上被分斷，並且矽膜56於Z方向上被分斷而成為浮閘電極32。此時，不將隧道絕緣膜47分斷。
繼而，如圖35所示，經由狹縫63使矽氧化物堆積並對其進行回蝕，藉此將犧牲膜95埋入至凹部94內。
繼而，如圖36所示，經由狹縫63實施各向同性蝕刻、例如使用熱磷酸作為蝕刻劑之濕式蝕刻，藉此去除含有矽氮化物之犧牲膜51。藉此，於狹縫63之側面形成凹部64。於凹部64之裏側面，露出覆蓋層55。繼而，經由狹縫63及凹部64去除覆蓋層55。
繼而，如圖31所示，形成阻擋絕緣膜43。阻擋絕緣膜43亦形成於狹縫63之內面上之犧牲膜95(參照圖36)之露出面上。繼而，使氮化鈦層67a及鎢膜67b堆積並對其等進行回蝕，藉此於凹部64內形成控制 閘極電極31。繼而，去除犧牲膜95。藉此，於犧牲膜95被去除後形成氣隙85。又，狹縫63成為氣隙86。阻擋絕緣膜43之一部分殘留於氣隙85與氣隙86之間。以後之步驟與上述之第1實施形態相同。以如此之方式，製造本實施形態之半導體記憶裝置8。
於本實施形態中，無需對阻擋絕緣膜43進行加工。如上述般，阻擋絕緣膜43包含高介電常數材料、例如鉿氧化物，而難以藉由RIE等進行加工。因此，根據本實施形態，可容易地製造半導體記憶裝置。
本實施形態中之上述以外之構成、製造方法及效果與上述之第5實施形態相同。
再者，於本實施形態中，亦可不去除犧牲膜95而直接將其作為層間絕緣膜。
接下來，對第9實施形態進行說明。
圖37係表示本實施形態之半導體記憶裝置之剖視圖。
如圖37所示，本實施形態之半導體記憶裝置9與上述之第1實施形態之半導體記憶裝置1(參照圖1(a))相比，不同點在於：未設置絕緣膜11及胞源極線15，且矽柱21連接於矽基板10。於矽基板10之上層部分導入有雜質並作為胞源極線發揮功能。
本實施形態中之上述以外之構成、製造方法及效果與上述之第1實施形態相同。
接下來，對第10實施形態進行說明。
圖38係表示本實施形態之半導體記憶裝置之立體圖。
如圖38所示，本實施形態之半導體記憶裝置110與上述之第1實施形態之半導體記憶裝置1(參照圖1(a))相比，不同點在於：未設置胞源極線15及連接構件24，且於矽柱21與位元線26之間設置有沿Y方向延伸之源極線96。而且，構成柱對22之2根矽柱21中之1根連接於位元線 26，另1根連接於源極線96。於各源極線96，連接有於X方向上相鄰之2根矽柱21。該2根矽柱21屬於互不相同之柱對22。
本實施形態中之上述以外之構成、製造方法及效果與上述之第1實施形態相同。
接下來，對第11實施形態進行說明。
圖39(a)係表示本實施形態之半導體記憶裝置之剖視圖，圖39(b)係其俯視圖。
再者，圖39(a)及圖39(b)係相當於第1實施形態中圖1(a)及圖1(b)之圖，但不同於圖1(a)及圖1(b)，亦圖示出導電膜42。
如圖39(a)及圖39(b)所示，於本實施形態之半導體記憶裝置111中，絕緣構件48係沿Z方向延伸之圓柱狀，矽柱21係包圍絕緣構件48之圓筒狀，隧道絕緣膜47係包圍矽柱21之圓筒狀，浮閘電極32係包圍隧道絕緣膜47並沿Z方向排列之複數個環狀構件。另一方面，電極間絕緣膜41、導電膜42、阻擋絕緣膜43及控制閘極電極31係沿Y方向延伸之帶狀。圖39(a)之區域D之放大圖與圖2相同。
本實施形態中之上述以外之構成、製造方法及效果與上述之第1實施形態相同。
根據以上說明之實施形態，可實現可靠性較高之半導體記憶裝置及其製造方法。
以上，對本發明之若干實施形態進行了說明，但該等實施形態係作為例而提出者，並未意圖限定發明之範圍。該等新穎之實施形態能以其他各種實施形態實施，且可於不脫離發明之主旨之範圍內進行各種省略、替換、變更。該等實施形態或其變化包含於發明之範圍或主旨，並且包含於申請專利範圍所記載之發明及其等效發明之範圍。又，上述之各實施形態可相互組合而實施。
21‧‧‧矽柱
30‧‧‧積層體
31‧‧‧控制閘極電極
31a‧‧‧障壁金屬層
31b‧‧‧本體部
32‧‧‧浮閘電極
41‧‧‧電極間絕緣膜
42‧‧‧導電膜
43‧‧‧阻擋絕緣膜
45‧‧‧層間絕緣膜
46‧‧‧絕緣構件
47‧‧‧隧道絕緣膜
A‧‧‧區域
X‧‧‧方向
Z‧‧‧方向

Claims (29)

  1. 一種半導體記憶裝置，其包括：半導體柱，其沿第1方向延伸；第1電極，其沿相對於上述第1方向交叉之第2方向延伸；第2電極，其設置於上述半導體柱與上述第1電極之間；第1絕緣膜，其設置於上述半導體柱與上述第2電極之間；第2絕緣膜，其設置於上述第1電極與上述第2電極之間及上述第1電極之上述第1方向兩側；及導電膜，其設置於上述第2電極與上述第2絕緣膜之間，且未與上述第1絕緣膜相接。
  2. 如請求項1之半導體記憶裝置，其中上述導電膜亦配置於上述第1電極之上述第1方向兩側。
  3. 如請求項1之半導體記憶裝置，其中上述導電膜為連續膜。
  4. 如請求項1之半導體記憶裝置，其中上述導電膜具有相互隔開之複數個粒狀部分。
  5. 如請求項1之半導體記憶裝置，其中上述第2電極包含矽，且上述導電膜包含選自由金屬、金屬氮化物及金屬矽化物所組成之群中之大於等於1種之材料。
  6. 如請求項1之半導體記憶裝置，其進而包括另一第1電極，該另一第1電極於上述第1方向上自上述第1電極隔開而設置，且沿上述第2方向延伸，且上述導電膜於與上述第1電極及上述另一第1電極之間被分斷。
  7. 如請求項1之半導體記憶裝置，其進而包括： 另一第1電極，其於上述第1方向上自上述第1電極隔開而設置，且沿上述第2方向延伸；及層間絕緣膜，其設置於上述第1電極與上述另一第1電極之間；且上述導電膜亦配置於上述層間絕緣膜中之與上述半導體柱為相反側之面上。
  8. 如請求項6之半導體記憶裝置，其中於上述第1電極與上述另一第1電極之間形成有氣隙。
  9. 如請求項1之半導體記憶裝置，其進而包括另一第1電極，該另一第1電極於相對於上述第1方向及上述第2方向之兩者交叉之第3方向上自上述第1電極隔開而設置，且沿上述第2方向延伸，且於上述第1電極與上述另一第1電極之間形成有氣隙。
  10. 如請求項1之半導體記憶裝置，其中上述第2電極薄於上述第1絕緣膜。
  11. 如請求項1之半導體記憶裝置，其中於上述第1方向上，上述第2電極之長度短於上述第2絕緣膜之長度。
  12. 如請求項1之半導體記憶裝置，其進而包括第3絕緣膜，該第3絕緣膜設置於上述第2電極與上述導電膜之間。
  13. 如請求項12之半導體記憶裝置，其中上述第3絕緣膜亦配置於上述第1電極之上述第1方向兩側。
  14. 如請求項12之半導體記憶裝置，其中於上述第1方向上，上述第2電極之長度短於上述第3絕緣膜之長度。
  15. 一種半導體記憶裝置之製造方法，其包括：使層間絕緣膜與第1膜沿第1方向交替地積層之步驟；形成貫通上述層間絕緣膜及上述第1膜之溝槽之步驟；經由上述溝槽去除上述第1膜之一部分，藉此於上述溝槽之側 面形成第1凹部之步驟；於上述第1凹部內形成第2電極之步驟；於上述溝槽之側面上形成第1絕緣膜之步驟；於上述第1絕緣膜之側面上形成半導體膜之步驟；形成貫通上述層間絕緣膜及上述第1膜之狹縫之步驟；經由上述狹縫去除上述第1膜，藉此於上述狹縫之側面形成第2凹部之步驟；於上述第2凹部之內面上形成導電膜之步驟；於上述導電膜之側面上形成第2絕緣膜之步驟；及於上述第2凹部內且上述第2絕緣膜之側面上形成第1電極之步驟。
  16. 如請求項15之半導體記憶裝置之製造方法，其中包括：形成沿相對於上述第1方向交叉之第2方向延伸且貫通上述層間絕緣膜及上述第1膜之溝槽之步驟；形成沿上述第2方向延伸且貫通上述層間絕緣膜及上述第1膜之狹縫之步驟；將上述半導體膜、上述第1絕緣膜及上述第2電極沿上述第2方向分斷之步驟；且沿上述第2方向分斷之步驟具有將上述導電膜沿上述第2方向分斷之步驟。
  17. 如請求項15之半導體記憶裝置之製造方法，其進而包括將上述導電膜中之形成於上述層間絕緣膜之側面上之部分去除之步驟。
  18. 如請求項15之半導體記憶裝置之製造方法，其進而包括於上述第2凹部之內面上形成第3絕緣膜之步驟，且於形成上述導電膜之步驟中，上述導電膜形成於上述第3絕緣 膜之側面上。
  19. 如請求項15之半導體記憶裝置之製造方法，其進而包括：於上述第1凹部內形成組成與上述第1膜之組成不同之覆蓋層之步驟；及經由上述第2凹部去除上述覆蓋層之步驟；且形成第2凹部之步驟具有以上述覆蓋層為阻止層對上述第1膜進行蝕刻之步驟。
  20. 一種半導體記憶裝置之製造方法，其包括：使第1膜與第2膜沿第1方向交替地積層之步驟；形成貫通上述第1膜及上述第2膜之溝槽之步驟；於上述溝槽之側面上形成第2電極之步驟；於上述第2電極之側面上形成第1絕緣膜之步驟；於上述第1絕緣膜之側面上形成半導體膜之步驟；形成貫通上述第1膜及上述第2膜之狹縫之步驟；經由上述狹縫去除上述第1膜，藉此於上述狹縫之側面形成第1凹部之步驟；於上述第1凹部之內面上形成導電膜之步驟；於上述導電膜之側面上形成第2絕緣膜之步驟；於上述第1凹部內且上述第2絕緣膜之側面上形成第1電極之步驟；經由上述狹縫去除上述第2膜，藉此於上述狹縫之側面形成第2凹部之步驟；及經由上述第2凹部去除上述第2電極，藉此將上述第2電極沿上述第1方向分斷之步驟。
  21. 如請求項20之半導體記憶裝置之製造方法，其包括： 形成沿相對於上述第1方向交叉之第2方向延伸且貫通上述第1膜及上述第2膜之溝槽之步驟；將上述半導體膜沿上述第2方向分斷，藉此形成半導體柱之步驟；及形成沿上述第2方向延伸且貫通上述第1膜及上述第2膜之狹縫之步驟。
  22. 如請求項20之半導體記憶裝置之製造方法，其進而包括：將上述第2絕緣膜中之形成於上述第2膜之側面上之部分去除之步驟；及將上述導電膜中之形成於上述第2膜之側面上之部分去除之步驟。
  23. 如請求項21之半導體記憶裝置之製造方法，其進而包括於上述狹縫與上述第2凹部之間形成第1構件之步驟。
  24. 如請求項20之半導體記憶裝置之製造方法，其進而包括經由上述第2凹部將上述第2電極之端部氧化之步驟。
  25. 如請求項20之半導體記憶裝置之製造方法，其進而包括：於上述溝槽之內面上形成第3絕緣膜之步驟；及經由上述第2凹部選擇性地去除上述第3絕緣膜之步驟；且上述導電膜形成於上述第3絕緣膜之側面上。
  26. 如請求項20之半導體記憶裝置之製造方法，其進而包括於上述第1凹部之內面上形成第3絕緣膜之步驟，且上述導電膜形成於上述第3絕緣膜之側面上。
  27. 一種半導體記憶裝置之製造方法，其包括：使第1膜與第2膜沿第1方向交替地積層之步驟；形成貫通上述第1膜及上述第2膜之溝槽之步驟；於上述溝槽之側面上形成導電膜之步驟； 於上述導電膜之側面上形成第2電極之步驟；於上述第2電極之側面上形成第1絕緣膜之步驟；於上述第1絕緣膜之側面上形成半導體膜之步驟；形成貫通上述第1膜及上述第2膜之狹縫之步驟；經由上述狹縫去除上述第2膜，藉此於上述狹縫之側面形成第2凹部之步驟；經由上述第2凹部去除上述導電膜及上述第2電極，藉此將上述導電膜及上述第2電極沿上述第1方向分斷之步驟；於上述第2凹部內形成層間絕緣膜之步驟；經由上述狹縫去除上述第1膜，藉此於上述狹縫之側面形成第1凹部之步驟；於上述狹縫之側面上及上述第1凹部之內面上形成第2絕緣膜之步驟；及於上述第1凹部內且上述第2絕緣膜之側面上形成第1電極之步驟。
  28. 如請求項27之半導體記憶裝置之製造方法，其包括：形成沿相對於上述第1方向交叉之第2方向延伸且貫通上述第1膜及上述第2膜之溝槽之步驟；將上述半導體膜沿上述第2方向分斷，藉此形成半導體柱之步驟；及形成沿上述第2方向延伸且貫通上述第1膜及上述第2膜之狹縫之步驟。
  29. 如請求項27之半導體記憶裝置之製造方法，其進而包括於形成上述第1電極後去除上述層間絕緣膜之步驟。
TW104107092A 2015-02-24 2015-03-05 Semiconductor memory device and manufacturing method thereof TWI578448B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2015/055206 WO2016135849A1 (ja) 2015-02-24 2015-02-24 半導体記憶装置及びその製造方法

Publications (2)

Publication Number Publication Date
TW201631710A TW201631710A (zh) 2016-09-01
TWI578448B true TWI578448B (zh) 2017-04-11

Family

ID=56788077

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104107092A TWI578448B (zh) 2015-02-24 2015-03-05 Semiconductor memory device and manufacturing method thereof

Country Status (4)

Country Link
US (1) US11183507B2 (zh)
CN (1) CN107548520B (zh)
TW (1) TWI578448B (zh)
WO (1) WO2016135849A1 (zh)

Families Citing this family (68)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9132436B2 (en) 2012-09-21 2015-09-15 Applied Materials, Inc. Chemical control features in wafer process equipment
US10256079B2 (en) 2013-02-08 2019-04-09 Applied Materials, Inc. Semiconductor processing systems having multiple plasma configurations
US9966240B2 (en) 2014-10-14 2018-05-08 Applied Materials, Inc. Systems and methods for internal surface conditioning assessment in plasma processing equipment
US9355922B2 (en) 2014-10-14 2016-05-31 Applied Materials, Inc. Systems and methods for internal surface conditioning in plasma processing equipment
US11637002B2 (en) 2014-11-26 2023-04-25 Applied Materials, Inc. Methods and systems to enhance process uniformity
US10573496B2 (en) 2014-12-09 2020-02-25 Applied Materials, Inc. Direct outlet toroidal plasma source
US20160225652A1 (en) 2015-02-03 2016-08-04 Applied Materials, Inc. Low temperature chuck for plasma processing systems
US9728437B2 (en) 2015-02-03 2017-08-08 Applied Materials, Inc. High temperature chuck for plasma processing systems
CN107533977B (zh) 2015-03-02 2021-01-08 东芝存储器株式会社 半导体存储装置及其制造方法
CN107534046B (zh) 2015-03-02 2020-09-08 东芝存储器株式会社 半导体存储装置及其制造方法
CN113410242A (zh) 2015-05-01 2021-09-17 东芝存储器株式会社 半导体存储装置
US9620515B2 (en) 2015-05-13 2017-04-11 Kabushiki Kaisha Toshiba Semiconductor memory device
WO2016194211A1 (ja) * 2015-06-04 2016-12-08 株式会社 東芝 半導体記憶装置及びその製造方法
US9741593B2 (en) 2015-08-06 2017-08-22 Applied Materials, Inc. Thermal management systems and methods for wafer processing systems
US9691645B2 (en) 2015-08-06 2017-06-27 Applied Materials, Inc. Bolted wafer chuck thermal management systems and methods for wafer processing systems
US9349605B1 (en) 2015-08-07 2016-05-24 Applied Materials, Inc. Oxide etch selectivity systems and methods
US10504700B2 (en) 2015-08-27 2019-12-10 Applied Materials, Inc. Plasma etching systems and methods with secondary plasma injection
US9837434B2 (en) 2016-03-14 2017-12-05 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
US9847342B2 (en) 2016-03-14 2017-12-19 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
US10522371B2 (en) 2016-05-19 2019-12-31 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
US10504754B2 (en) 2016-05-19 2019-12-10 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
KR102635349B1 (ko) * 2016-07-13 2024-02-07 에스케이하이닉스 주식회사 비휘발성 메모리 소자 및 이의 제조 방법
US10629473B2 (en) 2016-09-09 2020-04-21 Applied Materials, Inc. Footing removal for nitride spacer
US10546729B2 (en) 2016-10-04 2020-01-28 Applied Materials, Inc. Dual-channel showerhead with improved profile
US9934942B1 (en) 2016-10-04 2018-04-03 Applied Materials, Inc. Chamber with flow-through source
US10163696B2 (en) 2016-11-11 2018-12-25 Applied Materials, Inc. Selective cobalt removal for bottom up gapfill
US10026621B2 (en) 2016-11-14 2018-07-17 Applied Materials, Inc. SiN spacer profile patterning
US10431429B2 (en) 2017-02-03 2019-10-01 Applied Materials, Inc. Systems and methods for radial and azimuthal control of plasma uniformity
US10319739B2 (en) 2017-02-08 2019-06-11 Applied Materials, Inc. Accommodating imperfectly aligned memory holes
US10943834B2 (en) 2017-03-13 2021-03-09 Applied Materials, Inc. Replacement contact process
US11276559B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Semiconductor processing chamber for multiple precursor flow
US11276590B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Multi-zone semiconductor substrate supports
US10497579B2 (en) 2017-05-31 2019-12-03 Applied Materials, Inc. Water-free etching methods
US10920320B2 (en) 2017-06-16 2021-02-16 Applied Materials, Inc. Plasma health determination in semiconductor substrate processing reactors
US10541246B2 (en) * 2017-06-26 2020-01-21 Applied Materials, Inc. 3D flash memory cells which discourage cross-cell electrical tunneling
US10727080B2 (en) 2017-07-07 2020-07-28 Applied Materials, Inc. Tantalum-containing material removal
US10541184B2 (en) 2017-07-11 2020-01-21 Applied Materials, Inc. Optical emission spectroscopic techniques for monitoring etching
US10043674B1 (en) 2017-08-04 2018-08-07 Applied Materials, Inc. Germanium etching systems and methods
US10297458B2 (en) 2017-08-07 2019-05-21 Applied Materials, Inc. Process window widening using coated parts in plasma etch processes
US10903054B2 (en) 2017-12-19 2021-01-26 Applied Materials, Inc. Multi-zone gas distribution systems and methods
US11328909B2 (en) 2017-12-22 2022-05-10 Applied Materials, Inc. Chamber conditioning and removal processes
US10854426B2 (en) 2018-01-08 2020-12-01 Applied Materials, Inc. Metal recess for semiconductor structures
US10679870B2 (en) 2018-02-15 2020-06-09 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus
US10964512B2 (en) 2018-02-15 2021-03-30 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus and methods
TWI716818B (zh) 2018-02-28 2021-01-21 美商應用材料股份有限公司 形成氣隙的系統及方法
US10593560B2 (en) 2018-03-01 2020-03-17 Applied Materials, Inc. Magnetic induction plasma source for semiconductor processes and equipment
US10319600B1 (en) 2018-03-12 2019-06-11 Applied Materials, Inc. Thermal silicon etch
US10497573B2 (en) 2018-03-13 2019-12-03 Applied Materials, Inc. Selective atomic layer etching of semiconductor materials
US10573527B2 (en) 2018-04-06 2020-02-25 Applied Materials, Inc. Gas-phase selective etching systems and methods
US10490406B2 (en) 2018-04-10 2019-11-26 Appled Materials, Inc. Systems and methods for material breakthrough
US10699879B2 (en) 2018-04-17 2020-06-30 Applied Materials, Inc. Two piece electrode assembly with gap for plasma control
US10886137B2 (en) 2018-04-30 2021-01-05 Applied Materials, Inc. Selective nitride removal
US10872778B2 (en) 2018-07-06 2020-12-22 Applied Materials, Inc. Systems and methods utilizing solid-phase etchants
US10755941B2 (en) 2018-07-06 2020-08-25 Applied Materials, Inc. Self-limiting selective etching systems and methods
US10672642B2 (en) 2018-07-24 2020-06-02 Applied Materials, Inc. Systems and methods for pedestal configuration
US10892198B2 (en) 2018-09-14 2021-01-12 Applied Materials, Inc. Systems and methods for improved performance in semiconductor processing
US11049755B2 (en) 2018-09-14 2021-06-29 Applied Materials, Inc. Semiconductor substrate supports with embedded RF shield
US11062887B2 (en) 2018-09-17 2021-07-13 Applied Materials, Inc. High temperature RF heater pedestals
US11417534B2 (en) 2018-09-21 2022-08-16 Applied Materials, Inc. Selective material removal
US11682560B2 (en) 2018-10-11 2023-06-20 Applied Materials, Inc. Systems and methods for hafnium-containing film removal
US11121002B2 (en) 2018-10-24 2021-09-14 Applied Materials, Inc. Systems and methods for etching metals and metal derivatives
US11437242B2 (en) 2018-11-27 2022-09-06 Applied Materials, Inc. Selective removal of silicon-containing materials
US11721527B2 (en) 2019-01-07 2023-08-08 Applied Materials, Inc. Processing chamber mixing systems
US10920319B2 (en) 2019-01-11 2021-02-16 Applied Materials, Inc. Ceramic showerheads with conductive electrodes
JP2021019083A (ja) 2019-07-19 2021-02-15 キオクシア株式会社 半導体記憶装置
JP2021034522A (ja) * 2019-08-22 2021-03-01 キオクシア株式会社 半導体記憶装置
JP7328369B2 (ja) 2020-01-21 2023-08-16 長江存儲科技有限責任公司 拡大した接合部限界寸法を有する３次元メモリデバイスおよびそのデバイスを形成するための方法
TWI748661B (zh) 2020-09-24 2021-12-01 華邦電子股份有限公司 記憶元件及其形成方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100270593A1 (en) * 2009-04-27 2010-10-28 Macronix International Co., Ltd. Integrated circuit 3d memory array and manufacturing method
US20120181596A1 (en) * 2011-01-14 2012-07-19 Micron Technology, Inc. Strings of memory cells having string select gates, memory devices incorporating such strings, and methods of accessing and forming the same
US20140291848A1 (en) * 2013-03-26 2014-10-02 SK Hynix Inc. Semiconductor device

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006013534A (ja) * 1997-07-08 2006-01-12 Sony Corp 半導体不揮発性記憶装置の製造方法
US6005270A (en) 1997-11-10 1999-12-21 Sony Corporation Semiconductor nonvolatile memory device and method of production of same
US7759719B2 (en) * 2004-07-01 2010-07-20 Chih-Hsin Wang Electrically alterable memory cell
US7759715B2 (en) * 2007-10-15 2010-07-20 Micron Technology, Inc. Memory cell comprising dynamic random access memory (DRAM) nanoparticles and nonvolatile memory (NVM) nanoparticle
KR101539697B1 (ko) * 2008-06-11 2015-07-27 삼성전자주식회사 수직형 필라를 활성영역으로 사용하는 3차원 메모리 장치,그 제조 방법 및 그 동작 방법
KR20110100958A (ko) * 2010-03-05 2011-09-15 삼성전자주식회사 수직형 반도체 소자의 제조 방법
KR101623546B1 (ko) * 2010-05-28 2016-05-23 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
JP2012009700A (ja) * 2010-06-25 2012-01-12 Toshiba Corp 半導体記憶装置及びその製造方法
US9159739B2 (en) * 2010-06-30 2015-10-13 Sandisk Technologies Inc. Floating gate ultrahigh density vertical NAND flash memory
TW201214631A (en) * 2010-06-30 2012-04-01 Sandisk Technologies Inc Ultrahigh density vertical NAND memory device and method of making thereof
US8928061B2 (en) * 2010-06-30 2015-01-06 SanDisk Technologies, Inc. Three dimensional NAND device with silicide containing floating gates
US8198672B2 (en) 2010-06-30 2012-06-12 SanDisk Technologies, Inc. Ultrahigh density vertical NAND memory device
JP2012069606A (ja) 2010-09-21 2012-04-05 Toshiba Corp 不揮発性半導体記憶装置
JP2012119445A (ja) * 2010-11-30 2012-06-21 Toshiba Corp 半導体記憶装置および半導体記憶装置の製造方法
US8759895B2 (en) * 2011-02-25 2014-06-24 Micron Technology, Inc. Semiconductor charge storage apparatus and methods
JP5593283B2 (ja) * 2011-08-04 2014-09-17 株式会社東芝 半導体記憶装置及びその製造方法
JP2013182949A (ja) 2012-02-29 2013-09-12 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
KR20130116099A (ko) 2012-04-13 2013-10-23 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP2014222731A (ja) * 2013-05-14 2014-11-27 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US9159845B2 (en) * 2013-05-15 2015-10-13 Micron Technology, Inc. Charge-retaining transistor, array of memory cells, and methods of forming a charge-retaining transistor
US9240416B2 (en) 2014-06-12 2016-01-19 Kabushiki Kaisha Toshiba Semiconductor memory device
US9666449B2 (en) * 2014-06-17 2017-05-30 Micron Technology, Inc. Conductors having a variable concentration of germanium for governing removal rates of the conductor during control gate formation
US9379124B2 (en) * 2014-06-25 2016-06-28 Sandisk Technologies Inc. Vertical floating gate NAND with selectively deposited ALD metal films
EP2983196A1 (en) * 2014-08-07 2016-02-10 IMEC vzw A method for manufacturing a floating gate memory element

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100270593A1 (en) * 2009-04-27 2010-10-28 Macronix International Co., Ltd. Integrated circuit 3d memory array and manufacturing method
US20120181596A1 (en) * 2011-01-14 2012-07-19 Micron Technology, Inc. Strings of memory cells having string select gates, memory devices incorporating such strings, and methods of accessing and forming the same
US20140291848A1 (en) * 2013-03-26 2014-10-02 SK Hynix Inc. Semiconductor device

Also Published As

Publication number Publication date
CN107548520B (zh) 2021-05-25
US20170373082A1 (en) 2017-12-28
CN107548520A (zh) 2018-01-05
WO2016135849A1 (ja) 2016-09-01
US11183507B2 (en) 2021-11-23
TW201631710A (zh) 2016-09-01

Similar Documents

Publication Publication Date Title
TWI578448B (zh) Semiconductor memory device and manufacturing method thereof
TWI557883B (zh) Semiconductor memory device and manufacturing method thereof
TWI622131B (zh) Semiconductor memory device and method of manufacturing same
TWI390714B (zh) 非揮發性半導體記憶裝置及其製造方法
TWI591770B (zh) Semiconductor memory device and method of manufacturing the same
US9184177B2 (en) Semiconductor device and method for manufacturing the same
US9240416B2 (en) Semiconductor memory device
TWI644397B (zh) 半導體裝置
TWI647792B (zh) Semiconductor memory device
TWI663714B (zh) 半導體裝置及其製造方法
KR101949375B1 (ko) 비휘발성 메모리 장치의 제조 방법
TW201709294A (zh) 半導體裝置及其製造方法
JP2016062950A (ja) 半導体記憶装置及びその製造方法
KR20130102893A (ko) 비휘발성 메모리 장치 및 그 제조 방법
TW201843816A (zh) 半導體裝置及其製造方法
TW201703233A (zh) 半導體記憶裝置及其製造方法
TW201740542A (zh) 半導體裝置及其製造方法
TW201633506A (zh) 半導體記憶裝置及其製造方法
US10658480B2 (en) Memory device
US9257443B1 (en) Memory device and method for manufacturing the same
TWI582962B (zh) Semiconductor memory device and manufacturing method thereof
JP2012174982A (ja) 半導体記憶装置及びその製造方法
TWI464884B (zh) 半導體裝置及其製造方法
JP2013021102A (ja) 半導体記憶装置
TWI617009B (zh) 半導體記憶裝置

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees