CN108630689A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明的实施方式提供一种获得构成柱状部的膜中的接头部正下方部分的较高可靠性的半导体装置及其制造方法。在实施方式的半导体装置中，第2柱状部CL2的中心轴C2相对于第1柱状部CL1的中心轴C1向沿基底层10的表面的第1方向Y1偏移。第1柱状部CL1的上端的从中心轴C1起沿第1方向Y1的宽度W1大于第1柱状部CL1的上端的从中心轴C1起沿第2方向Y2的宽度W2。

Description

半导体装置及其制造方法
[相关申请案]
本申请案享有以日本专利申请案2017-59911号(申请日：2017年3月24日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的所有内容。
技术领域
实施方式涉及一种半导体装置及其制造方法。
背景技术
提出了包含多个电极层隔着绝缘层而积层的积层体、及在该积层体内于积层方向上延伸的柱状部的三维存储器。形成柱状部的步骤包含在积层体形成空穴的步骤、及在该空穴内形成电荷储存膜或半导体主体的步骤。
另外，也提出了分多次进行积层体的形成及空穴的形成。在下层侧的积层体形成第1空穴后，在该下层侧的积层体上积层上层侧的积层体，在该上层侧的积层体形成第2空穴。
发明内容
实施方式提供一种获得构成柱状部的膜中的接头部正下方部分的较高可靠性的半导体装置及其制造方法。
实施方式的半导体装置包含基底层、第1积层部、第1柱状部、第2积层部、第2柱状部、中间层、及接头部。所述第1积层部包含设置于所述基底层上且隔着第1绝缘体而积层的多个第1电极层。所述第1柱状部包含在所述第1积层部内于所述第1积层部的积层方向上延伸的第1半导体主体、及设置于所述第1半导体主体与所述第1电极层之间的第1电荷储存部。所述第2积层部包含设置于所述第1积层部上且隔着第2绝缘体而积层的多个第2电极层。所述第2柱状部包含在所述第2积层部内于所述第2积层部的积层方向上延伸的第2半导体主体、及设置于所述第2半导体主体与所述第2电极层之间的第2电荷储存部。所述中间层设置于所述第1积层部与所述第2积层部之间。所述接头部设置于所述中间层中的所述第1柱状部与所述第2柱状部之间，且具有比所述第1柱状部的直径及所述第2柱状部的直径更大的直径，且包含与所述第1半导体主体及所述第2半导体主体连续的中间半导体主体。所述第2柱状部的中心轴相对于所述第1柱状部的中心轴向沿所述基底层的表面的第1方向偏移。所述第1柱状部的上端的从所述第1柱状部的所述中心轴起沿所述第1方向的宽度大于所述第1柱状部的所述上端的从所述第1柱状部的所述中心轴起沿与所述第1方向相反第2方向的宽度。
附图说明
图1是实施方式的半导体装置的示意立体图。
图2是实施方式的半导体装置的示意剖视图。
图3(a)是实施方式的半导体装置中的第2积层部的局部示意放大剖视图，图3(b)是实施方式的半导体装置中的第1积层部的局部示意放大剖视图。
图4～23是表示实施方式的半导体装置的制造方法的示意剖视图。
图24是实施方式的半导体装置的示意立体图。
具体实施方式
以下，参照附图，对实施方式进行说明。此外，各附图中，对相同要素标注相同符号。
在实施方式中，作为半导体装置，例如对包含三维构造的存储器单元阵列的半导体存储装置进行说明。
图1是实施方式的存储器单元阵列1的示意立体图。
图2是存储器单元阵列1的示意剖视图。
在图1中，将相对于衬底10的主面平行的方向、且相互正交的两个方向设为X方向及Y方向，将相对于该X方向及Y方向二者正交的方向设为Z方向(积层方向)。
Y方向在图2所示的截面上，进一步分为Y1方向、及与该Y1方向相反的Y2方向。Y1方向表示第2柱状部CL2相对于第1柱状部CL1的位置偏移方向。
存储器单元阵列1包含作为基底层的衬底10、设置于衬底10上的积层体100、多个柱状部CL、多个分离部60、及设置于积层体100的上方的上层配线。在图3中，作为上层配线，表示例如位线BL与源极线SL。
柱状部CL形成为在积层体100内于其积层方向(Z方向)上延伸的大致圆柱状。多个柱状部CL例如排列为锯齿状。或者，可使多个柱状部CL沿X方向及Y方向排列为正方格子状。
分离部60将积层体100在Y方向上分离为多个区块(或指部)。分离部60包含在X方向及Z方向扩展的配线部LI。如图20所示，在配线部LI与积层体100之间设置着绝缘膜63。
在积层体100的上方，设置着多根位线BL。多根位线BL为在Y方向上延伸的例如金属膜。多根位线BL在X方向上相互分离。
柱状部CL的下述半导体主体20的上端部经由图1所示的接点Cb及接点V1而连接于位线BL。
多个柱状部CL连接于共通的1根位线BL。连接于该共通的位线BL的多个柱状部CL包含从利用分离部60而在Y方向上分离的各个区块各选择1个的柱状部CL。
如图2所示，积层体100包含设置于衬底10上的第1积层部100a、设置于第1积层部100a上的第2积层部100b、及设置于第1积层部100a与第2积层部100b之间的中间层42。
第1积层部100a包含多个电极层70。多个电极层70经由绝缘层(绝缘体)72而在相对于衬底10的主面垂直的方向(Z方向)上积层。
第2积层部100b也与第1积层部100a同样地包含经由绝缘层72而在Z方向上积层的多个电极层70。
电极层70例如为金属层。电极层70例如为包含钨作为主成分的钨层、或包含钼作为主成分的钼层。绝缘层72例如为包含氧化硅作为主成分的氧化硅层。
中间层42例如为与绝缘层72同样地包含氧化硅作为主成分的氧化硅层。中间层42的厚度比一层电极层70的厚度、及一层绝缘层72的厚度更厚。
衬底10例如为硅衬底，在该衬底10的表面侧，设置着掺杂着杂质且具有导电性的活动区域。在该活动区域的表面设置着绝缘层41。在绝缘层41上，设置着第1积层部100a的最下层的电极层70。
柱状部CL包含形成于第1积层部100a的第1柱状部CL1、形成于第2积层部100b的第2柱状部CL2、及将第1柱状部CL1与第2柱状部CL2连接的接头部200。
第1柱状部CL1在第1积层部100a内于积层方向(Z方向)上延伸，第2柱状部CL2在第2积层部100b内于积层方向上延伸。接头部200设置于中间层42内的第1柱状部CL1与第2柱状部CL2之间，且与第1柱状部CL1及第2柱状部CL2连续。
图3(a)是第2积层部100b及第2柱状部CL2的局部示意放大剖视图。
图3(b)是第1积层部100a及第1柱状部CL1的局部示意放大剖视图。
第1柱状部CL1包含存储器膜30、半导体主体20、及绝缘性的芯膜50。第2柱状部CL2也与第1柱状部CL1同样包含存储器膜30、半导体主体20、及绝缘性的芯膜50。
如图2所示，在接头部200也设置着半导体主体20，设置于接头部200的半导体主体20与第2柱状部CL2的半导体主体20及第1柱状部CL1的半导体主体20连续。
半导体主体20在第2积层部100b内、接头部200内、及第1积层部100a内于积层方向(Z方向)上呈管状地连续延伸。
半导体主体20的上端部经由图1所示的接点Cb及接点V1而连接于位线BL。如图2所示，半导体主体20的下端部与衬底10的表面部(活动区域)相接。
另外，如图20所示，配线部LI的下端与衬底10的表面部(活动区域)相接。
存储器膜30设置于电极层70与半导体主体20之间，从外周侧包围半导体主体20。芯膜50设置于管状的半导体主体20的内侧。
在接头部200也设置着存储器膜30，设置于接头部200的存储器膜30与第2柱状部CL2的存储器膜30及第1柱状部CL1的存储器膜30连续。
存储器膜30在第2积层部100b内、接头部200内、及第1积层部100a内于积层方向(Z方向)上连续地延伸。
如图3(a)及(b)所示，存储器30为包含隧道绝缘膜31、电荷储存膜(电荷储存部)32、及区块绝缘膜33的积层膜。
隧道绝缘膜31设置于半导体主体20与电荷储存膜32之间。电荷储存膜32设置于隧道绝缘膜31与区块绝缘膜33之间。区块绝缘膜33设置于电荷储存膜32与电极层70之间。
半导体主体20、存储器膜30、及电极层70构成存储器单元MC。存储器单元MC具有电极层70隔着存储器膜30而包围半导体主体20周围的纵型晶体管构造。
在第1积层部100a及第2积层部100b各自设置着多个存储器单元MC。在中间层42未设置存储器单元。
在纵型晶体管构造的存储器单元MC中，半导体主体20例如为硅的信道主体，电极层70作为控制栅极而发挥功能。电荷储存膜32作为储存从半导体主体20注入的电荷的数据存储层而发挥功能。
实施方式的半导体存储装置为能够电性自由地进行数据的删除、写入，且即便切断电源也能够保持存储内容的非易失性半导体存储装置。
存储器单元MC例如为电荷捕获型的存储器单元。电荷储存膜32在绝缘性膜中包含多数个捕获电荷的陷阱部位(trap site)，例如包含氮化硅膜。或者，电荷储存膜32可为周围被绝缘体包围的、具有导电性的浮动栅极。
隧道绝缘膜31当从半导体主体20对电荷储存膜32注入电荷时、或电荷储存膜32中储存的电荷释放至半导体主体20时成为电位势垒。隧道绝缘膜31例如包含氧化硅膜。
区块绝缘膜33防止电荷储存膜32中储存的电荷释放至电极层70。另外，区块绝缘膜33防止电荷从电极层70向柱状部CL1、CL2反向穿隧。
区块绝缘膜33例如包含氧化硅膜。另外，区块绝缘膜33可为氧化硅膜与金属氧化膜的积层构造。在该情况下，氧化硅膜可设置在电荷储存膜32与金属氧化膜之间，金属氧化膜可设置在氧化硅膜与电极层70之间。作为金属氧化膜，例如可列举氧化铝膜、氧化锆膜、及氧化铪膜。
如图1所示，在第2积层部100b的上层部设置着漏极侧选择晶体管STD。在第1积层部100a的下层部设置着源极侧选择晶体管STS。
第2积层部100b的多个电极层70中至少最上层的电极层70作为漏极侧选择晶体管STD的控制栅极而发挥功能。第1积层部100a的多个电极层70中至少最下层的电极层70作为源极侧选择晶体管STS的控制栅极而发挥功能。
在漏极侧选择晶体管STD与源极侧选择晶体管STS之间，设置着多个存储器单元MC。多个存储器单元MC、漏极侧选择晶体管STD、及源极侧选择晶体管STS通过柱状部CL的半导体主体20而串联连接，构成1个存储器串。该存储器串例如呈锯齿地配置于相对于XY面平行的面方向上，多个存储器单元MC三维地设置于X方向、Y方向及Z方向上。
接头部200的直径大于第1柱状部CL1的直径及第2柱状部CL2的直径。而且，在图2所示的截面上，第2柱状部CL2的中心轴C2相对于第1柱状部CL1的中心轴C1向沿衬底10的表面的Y1方向偏移。
第1柱状部CL1的上端的从第1柱状部CL1的中心轴C1起沿Y1方向的宽度W1大于第1柱状部CL1的上端的从第1柱状部CL1的中心轴C1起沿与Y1方向相反的Y2方向的宽度W2。
接头部200的Y1方向侧的侧壁与第1柱状部CL1的Y1方向侧的侧壁的阶差小于接头部200的Y2方向侧的侧壁与第1柱状部CL1的Y2方向侧的侧壁的阶差。
接头部200的Y1方向侧的侧壁和第1柱状部CL1的Y1方向侧的侧壁与接头部200的Y2方向侧的侧壁和第1柱状部CL1的Y2方向侧的侧壁的连接相比，更平缓地相连。
接头部200的Y2方向侧的侧壁相对于第2柱状部CL2的Y2方向侧的侧壁向Y2方向的位置偏移量(突出量)大于接头部200的Y2方向侧的侧壁相对于第1柱状部CL1的Y2方向侧的侧壁向Y2方向的位置偏移量(突出量)。
其次，参照图4～图21，对实施方式的半导体装置的制造方法进行说明。
如图4所示，在衬底10上形成绝缘层41。在该绝缘层41上，交替积层作为第1层的牺牲层71与作为第2层的绝缘层72。反复进行交替积层牺牲层71与绝缘层72的步骤，在衬底10上形成包含多个牺牲层71与多个绝缘层72的第1积层部100a。
在第1积层部100a上，形成中间层42。中间层42的厚度大于一层牺牲层71的厚度及一层绝缘层72的厚度。
例如，牺牲层71为氮化硅层，绝缘层72及中间层42为氧化硅层。
如图5所示，在中间层42及第1积层部100a形成多个第1存储器空穴MH1。第1存储器空穴MH1是通过使用未图示的掩模层的RIE(Reactive Ion Etching，反应性离子蚀刻)法形成。第1存储器空穴MH1贯通中间层42及第1积层部100a，到达衬底10。
如图6所示，在第1存储器空穴MH1内形成牺牲层81。在第1存储器空穴MH1内埋入牺牲层81。牺牲层81为与中间层42及第1积层部100a不同材料的层，例如为非晶硅层。
例如通过湿式方法使牺牲层81的上表面后退至第1积层部100a后，如图7所示，使周围被中间层42包围的第1存储器空穴MH1的一部分(接头区域45)的直径扩大。例如通过湿式方法使接头区域45的直径变得大于第1存储器空穴MH1的直径。
如图8所示，在直径已扩大的接头区域45内，再次埋入牺牲层81。
如图9所示，在中间层42上及牺牲层81上，交替积层作为第3层的牺牲层71与作为第4层的绝缘层72。反复进行交替积层牺牲层71与绝缘层72的步骤，在中间层42上及牺牲层81上形成包含多个牺牲层71与多个绝缘层72的第2积层部100b。
与第1积层部100a同样地，第2积层部100b的牺牲层71为氮化硅层，绝缘层72为氧化硅层。
如图10所示，在第2积层部100b形成多个第2存储器空穴MH2。第2存储器空穴MH2是通过使用未图示的掩模层的RIE法形成。第2存储器空穴MH2贯通第2积层部100b，到达埋入中间层42的牺牲层81。
在图10中，表示第2存储器空穴MH2相对于第1存储器空穴MH1向Y1方向偏移的状态。第2存储器空穴MH2的中心轴C2相对于第1存储器空穴MH1的中心轴C1向Y1方向偏移。
牺牲层81作为第2存储器空穴MH2的RIE时的蚀刻终止层而发挥功能。埋入中间层42的牺牲层81的直径大于第2存储器空穴MH2的直径。因此，第2存储器空穴MH2的底部不会从牺牲层81伸出，而能够利用牺牲层81确实地终止蚀刻。能够防止中间层42及其下的第1积层部100a被蚀刻。
形成第2存储器空穴MH2后，去除埋入中间层42及第1存储器空穴MH1内的牺牲层81。例如，通过湿式方法去除作为非晶硅层的牺牲层81。
如图11所示，第2存储器空穴MH2、接头区域45、及第1存储器空穴MH1相连，在积层体100形成存储器空穴MH。
在该存储器空穴MH内，接头区域45的Y1方向侧的侧面与第1存储器空穴MH1的Y1方向侧的侧面之间的阶差部(角部或肩部)90露出。阶差部90在与第2存储器空穴MH2上下重叠的位置露出。
然后，利用RIE法对该阶差部90进行蚀刻，如图12所示，使阶差部90的拐角的曲率变小。
通过该阶差部90的蚀刻処理，而使第1存储器空穴MH1的上端宽度偏向Y1方向侧而局部扩大。第1存储器空穴MH1的上端的从第1存储器空穴MH1的中心轴C1起沿Y1方向的宽度W1变得大于第1存储器空穴MH1的上端的从第1存储器空穴MH的中心轴C1起沿Y2方向的宽度W2。
图21是第1存储器空穴MH1的上端的示意俯视图。比中心轴C1更靠Y1方向侧的以影线表示的区域从阶差部90的蚀刻前的虚线位置起向Y1方向侧扩大。
接头区域45的Y1方向侧的侧面与第1存储器空穴MH1的Y1方向侧的侧面的阶差变得小于接头区域45的Y2方向侧的侧面与第1存储器空穴MH1的Y2方向侧的侧面的阶差。
接头区域45的Y1方向侧的侧面和第1存储器空穴MH1的Y1方向侧的侧面与接头区域45的Y2方向侧的侧面和第1存储器空穴MH1的Y2方向侧的侧面的连接相比，更平缓地相连。
如图13所示，在存储器空穴MH内形成存储器膜30。存储器膜30沿存储器空穴MH的侧面及底部而共形地形成。在存储器空穴MH内，依次形成图3(a)及(b)所示的区块膜33、电荷储存膜32、及隧道绝缘膜31。
在存储器膜30的内侧形成保护膜20a。保护膜20a是沿存储器空穴MH的侧面及底部而共形地形成。
然后，如图14所示，通过使用未图示的掩模层的RIE法，去除堆积在存储器空穴MH的底部的保护膜20a及存储器膜30。该RIE时，形成于存储器空穴MH的侧面的存储器膜30被保护膜20a覆盖而受到保护，不会因RIE而受损。
其后，如图15所示，在存储器空穴MH内形成主体膜20b。主体膜20b形成于保护膜20a的侧面、及存储器空穴MH的底部所露出的衬底10上。主体膜20b的下端部与衬底10相接。
保护膜20a及主体膜20b例如作为非晶硅膜形成后，利用热处理而结晶化为多晶硅膜，构成所述半导体主体20。
在主体膜20b的内侧，形成芯膜50。如此，在积层体100内形成包含存储器膜30、半导体主体20、及芯膜50的多个柱状部CL。
其后，如图16所示，通过使用未图示的掩模层的RIE法，在积层体100形成多条狭缝ST。狭缝ST贯通积层体100，到达衬底10。
其次，利用通过狭缝ST供给的蚀刻液或蚀刻气体，去除牺牲层71。例如使用包含磷酸的蚀刻液去除作为氮化硅层的牺牲层71。
如图17所示，去除牺牲层71从而在上下邻接的绝缘层72之间形成空隙44。空隙44也形成于绝缘层41与最下层的绝缘层72之间。
积层体100的多个绝缘层72以包围多个柱状部CL的侧面的方式与柱状部CL的侧面相接。多个绝缘层72通过与这种多个柱状部CL的物理结合而被支撑，从而保持绝缘层72间的空隙44。
如图18所示，在空隙44形成电极层70。例如通过CVD(Chemical VaporDeposition，化学气相沉积)法而形成电极层70。通过狭缝ST而对空隙44供给源极气体。去除形成于狭缝ST的侧面的电极层70。
其后，如图19所示，在狭缝ST的侧面及底部形成绝缘膜63。通过RIE法去除形成于狭缝ST的底部的绝缘膜63后，如图20所示，在狭缝ST内的绝缘膜63的内侧埋入配线部LI。配线部LI的下端部与衬底10相接。
根据以上说明的实施方式，在使图11所示的阶差部(角部或肩部)90如图12所示般变得平缓后，形成图13所示的存储器膜30。
然后，如图14所示，在去除存储器空穴MH的底部的存储器膜30时，在接头区域45与第1存储器空穴MH1的连接部分，存储器膜30不会向Y2方向伸出，因此能够防止该连接部分的存储器膜30的蚀刻。
这样，防止了存储器膜30的特性降低。另外，能够防止因存储器膜30局部消失而导致的电极层70与半导体主体20的短路。
也可在图10的步骤后，不将牺牲层81全部去除，而如图22所示，通过牺牲层81的局部蚀刻(RIE)而使所述阶差部90露出。
然后，于在第1存储器空穴MH1内埋入牺牲层81的状态下，对阶差部90进行蚀刻，如图23所示，将接头区域45与第1存储器空穴MH1平缓地连接。其后，去除牺牲层81，继续图12以后的步骤。
由于在第1存储器空穴MH1内残留着牺牲层81的状态下对阶差部90进行蚀刻，因此能够抑制第1积层部100a中的阶差部90的正下方区域的过度蚀刻。从而能够抑制第1存储器空穴MH1的直径的非预期地扩大。
第1存储器空穴MH1及第2存储器空穴MH2的形成、阶差部90的蚀刻、存储器空穴MH的底部的保护膜20a及存储器膜30的去除、以及图22所示的牺牲层81的一部分的去除是通过使用使蚀刻对象与非蚀刻对象之间具有适当的选择比的气体种类的RIE法来执行。
图24是实施方式的存储器单元阵列的另一例的示意立体图。
在衬底10与第1积层部100a之间设置着第1基底层11与第2基底层12。第1基底层11设置在衬底10与第2基底层12之间，且第2基底层12设置在第1基底层11与第1积层部100a之间。
第2基底层12为半导体层或导电层。或，第2基底层12可包含半导体层与导电层的积层膜。第1基底层11包含形成控制电路的晶体管及配线。
第1柱状部CL1的半导体主体20的下端与第2基底层12相接，第2基底层12与控制电路连接。因此，第1柱状部CL1的半导体主体20的下端经由第2基底层12而与控制电路电连接。也就是说，第2基底层12能够用作源极层。
积层体100利用分离部160而在Y方向上分离为多个区块(或指部)200。分离部160为绝缘膜，不包含配线。
在所述实施方式中，例示第1层71作为氮化硅层，但也可使用金属层、或掺杂有杂质的硅层作为第1层71。在该情况下，由于第1层71直接成为电极层70，因此不需要将第1层71置换为电极层的制程。
另外，可利用通过狭缝ST进行的蚀刻去除第2层72，将上下邻接的电极层70之间设为空隙。
对本发明的若干个实施方式已进行了说明，但这些实施方式是作为示例而提出的，并非意在限定发明的范围。这些新颖的实施方式能够以其他各种方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨中，且包含在权利要求书所记载的发明及与其等价的范围内。
[符号的说明]
10 衬底
20 半导体主体
30 存储器膜
42 中间层
45 接头区域
70 电极层
72 绝缘层
100a 第1积层部
100b 第2积层部
200 接头部
CL1 第1柱状部
CL2 第2柱状部
MH1 第1存储器空穴
MH2 第2存储器空穴

Claims (19)

1.一种半导体装置，其特征在于包含：
基底层；
第1积层部，包含设置于所述基底层上且隔着第1绝缘体而积层的多个第1电极层；
第1柱状部，包含在所述第1积层部内于所述第1积层部的积层方向上延伸的第1半导体主体、及设置于所述第1半导体主体与所述第1电极层之间的第1电荷储存部；
第2积层部，包含设置在所述第1积层部上且隔着第2绝缘体而积层的多个第2电极层；
第2柱状部，包含在所述第2积层部内于所述第2积层部的积层方向上延伸的第2半导体主体、及设置于所述第2半导体主体与所述第2电极层之间的第2电荷储存部；
中间层，设置于所述第1积层部与所述第2积层部之间；及
接头部，设置于所述中间层中的所述第1柱状部与所述第2柱状部之间，具有比所述第1柱状部的直径及所述第2柱状部的直径更大的直径，且包含与所述第1半导体主体及所述第2半导体主体连续的中间半导体主体；且
所述第2柱状部的中心轴相对于所述第1柱状部的中心轴向沿所述基底层的表面的第1方向偏移，且
所述第1柱状部的上端的从所述第1柱状部的所述中心轴起沿所述第1方向的宽度大于所述第1柱状部的所述上端的从所述第1柱状部的所述中心轴起沿与所述第1方向相反的第2方向的宽度。
2.根据权利要求1所述的半导体装置，其特征在于：所述接头部的所述第1方向侧的侧壁与所述第1柱状部的所述第1方向侧的侧壁的阶差小于所述接头部的所述第2方向侧的侧壁与所述第1柱状部的所述第2方向侧的侧壁的阶差。
3.根据权利要求1所述的半导体装置，其特征在于：所述接头部的所述第2方向侧的侧壁的相对于所述第2柱状部的所述第2方向侧的侧壁向所述第2方向的位置偏移量大于所述接头部的所述第2方向侧的所述侧壁相对于所述第1柱状部的所述第2方向侧的侧壁向所述第2方向的位置偏移量。
4.根据权利要求1所述的半导体装置，其特征在于：所述中间层比一层所述第1电极层的厚度、及一层所述第2电极层的厚度更厚。
5.根据权利要求1所述的半导体装置，其特征在于：所述中间层为绝缘层。
6.根据权利要求1所述的半导体装置，其特征在于：所述第1绝缘体、所述第2绝缘体、及所述中间层为相同材料的层。
7.根据权利要求1所述的半导体装置，其特征在于：所述第1电荷储存部在所述第1积层部的积层方向上延伸，所述第2电荷储存部在所述第2积层部的积层方向上延伸，且
所述接头部包含与所述第1电荷储存部及所述第2电荷储存部连续的膜。
8.根据权利要求1所述的半导体装置，其特征在于：所述基底层具有导电性，且
所述第1半导体主体与所述基底层相接。
9.一种半导体装置的制造方法，其特征在于包含如下步骤：
在基底层上形成第1积层部，所述第1积层部具有包含交替积层的第1层及第2层的多个第1层及多个第2层；
在所述第1积层部上形成中间层；
在所述中间层及所述第1积层部形成第1空穴；
将所述第1空穴中的被所述中间层包围的接头区域的直径扩大；
在包含所述直径已扩大的接头区域的所述第1空穴内，形成牺牲层；
在所述中间层上及所述牺牲层上，形成第2积层部，所述第2积层部具有包含交替积层的第3层及第4层的多个第3层及多个第4层；
在所述第2积层部形成到达所述牺牲层的第2空穴，所述第2空穴的中心轴相对于所述第1空穴的中心轴向沿所述基底层的表面的第1方向偏移；
将所述牺牲层的至少一部分去除，使所述接头区域的所述第1方向侧的侧面与所述第1空穴的所述第1方向侧的侧面之间的阶差部露出；
对所述阶差部进行蚀刻；及
对所述阶差部进行蚀刻后，在所述第1空穴内、所述接头区域内、及所述第2空穴内形成柱状部。
10.根据权利要求9所述的半导体装置的制造方法，其特征在于：
形成所述柱状部的步骤包含如下步骤：
在所述第1空穴的底部、所述第1空穴的侧面、所述接头区域的侧面、及所述第2空穴的侧面形成绝缘膜；
去除所述第1空穴的所述底部的所述绝缘膜，在所述第1空穴的所述底部使所述基底层露出；及
在所述绝缘膜的侧面、及所述第1空穴的所述底部所露出的所述基底层上形成半导体主体。
11.根据权利要求10所述的半导体装置的制造方法，其特征在于：通过使用相同气体的RIE(reactive ion etching)法进行所述阶差部的蚀刻及所述第1空穴的所述底部的所述绝缘膜的蚀刻。
12.根据权利要求9所述的半导体装置的制造方法，其特征在于：于在所述第1空穴内残留所述牺牲层的状态下使所述阶差部露出，对所述阶差部进行蚀刻。
13.根据权利要求9所述的半导体装置的制造方法，其特征在于：于在所述第1空穴内残留所述牺牲层的状态下将所述接头区域的直径扩大。
14.根据权利要求9所述的半导体装置的制造方法，其特征在于：所述第1层与所述第3层为相同材料的层，且所述第2层与所述第4层为相同材料的层。
15.根据权利要求9所述的半导体装置的制造方法，其特征在于：所述中间层、所述第2层、及所述第4层为相同材料的层。
16.根据权利要求9所述的半导体装置的制造方法，其特征在于：所述第1层及所述第3层为氮化硅层，且
所述中间层、所述第2层、及所述第4层为氧化硅层。
17.根据权利要求16所述的半导体装置的制造方法，其特征在于还包含如下步骤：在形成所述柱状部后，将所述第1层及所述第3层置换为电极层。
18.根据权利要求16所述的半导体装置的制造方法，其特征在于：所述牺牲层为硅层。
19.根据权利要求9所述的半导体装置的制造方法，其特征在于：所述中间层比所述第1层、所述第2层、所述第3层、及所述第4层更厚。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112310090A (zh) * 2019-07-26 2021-02-02 铠侠股份有限公司 半导体存储装置及其制造方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7166950B2 (ja) 2019-02-07 2022-11-08 キオクシア株式会社 半導体製造装置および半導体装置の製造方法
JP2020136535A (ja) * 2019-02-21 2020-08-31 キオクシア株式会社 半導体記憶装置及び半導体記憶装置の製造方法
JP7326061B2 (ja) 2019-08-06 2023-08-15 キオクシア株式会社 半導体記憶装置および半導体記憶装置の製造方法
JP2021034522A (ja) * 2019-08-22 2021-03-01 キオクシア株式会社 半導体記憶装置
JP2021129044A (ja) * 2020-02-14 2021-09-02 キオクシア株式会社 半導体記憶装置
JP2021150463A (ja) * 2020-03-18 2021-09-27 キオクシア株式会社 半導体装置
JP2021182596A (ja) 2020-05-19 2021-11-25 キオクシア株式会社 半導体記憶装置及びその製造方法
JP2022094106A (ja) * 2020-12-14 2022-06-24 キオクシア株式会社 半導体装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100109072A1 (en) * 2008-11-05 2010-05-06 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method for manufacturing same
WO2013054958A1 (ko) * 2011-10-13 2013-04-18 한국과학기술원 3차원 구조의 비휘발성 메모리 소자, 그 제조 방법 및 메모리 칩
US20150380427A1 (en) * 2014-06-25 2015-12-31 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
US20160104715A1 (en) * 2014-02-20 2016-04-14 Sandisk Technologies Inc. Multilevel memory stack structure and methods of manufacturing the same
US9397109B1 (en) * 2015-03-13 2016-07-19 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5142692B2 (ja) * 2007-12-11 2013-02-13 株式会社東芝 不揮発性半導体記憶装置
JP5341529B2 (ja) * 2009-01-09 2013-11-13 株式会社東芝 不揮発性半導体記憶装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100109072A1 (en) * 2008-11-05 2010-05-06 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method for manufacturing same
WO2013054958A1 (ko) * 2011-10-13 2013-04-18 한국과학기술원 3차원 구조의 비휘발성 메모리 소자, 그 제조 방법 및 메모리 칩
US20160104715A1 (en) * 2014-02-20 2016-04-14 Sandisk Technologies Inc. Multilevel memory stack structure and methods of manufacturing the same
US20150380427A1 (en) * 2014-06-25 2015-12-31 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
US9397109B1 (en) * 2015-03-13 2016-07-19 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112310090A (zh) * 2019-07-26 2021-02-02 铠侠股份有限公司 半导体存储装置及其制造方法
CN112310090B (zh) * 2019-07-26 2024-03-08 铠侠股份有限公司 半导体存储装置及其制造方法

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