JP7326061B2 - 半導体記憶装置および半導体記憶装置の製造方法 - Google Patents

Description

本発明の実施形態は、半導体記憶装置および半導体記憶装置の製造方法に関する。

３次元不揮発性メモリの製造工程においては、複数の層が積層された積層体に形成したメモリホール内に、メモリセルを構成することとなるメモリ層が形成される。更に、メモリホールの底面に形成されたメモリ層をエッチング除去する工程が行われることがある。このとき、メモリホール側壁のメモリ層をエッチングすることなく、底面のメモリ層のみを除去することが望ましい。

特開２０１８－０４９９６８号公報 特開２０１８－１６３９６３号公報

本発明の実施形態は、メモリホール側壁のメモリ層のエッチングを抑制することができる半導体記憶装置および半導体記憶装置の製造方法を提供することを目的とする。

実施形態の半導体記憶装置は、複数の第１の導電層と複数の第１の絶縁層とが交互に積層された第１の積層体と、前記第１の積層体の上方に配置され、複数の第２の導電層と複数の第２の絶縁層とが交互に積層された第２の積層体と、前記第１の積層体内を前記第１の積層体の積層方向である第１の方向に延びる第１のメモリホールと、前記第２の積層体内を前記第１の方向に延びる第２のメモリホールと、前記第１のメモリホールと前記第２のメモリホールとを連通させる接合部と、を備え、前記接合部は、前記第１のメモリホールの内壁面と連続する平面から構成される内壁面と、前記接合部の内壁面上に配置されるサイドウォール絶縁層と、を有し、前記接合部は、前記サイドウォール絶縁層が配置され、前記第１のメモリホールの上端の径よりも小さな径を有する第１の接合部と、前記第１の接合部上に配置され、前記第２のメモリホールの下端の径よりも大きな径を有する第２の接合部と、を有し、前記サイドウォール絶縁層は前記第２の接合部にも配置され、
前記第２の接合部に配置される前記サイドウォール絶縁層の内壁面は、前記第２のメモリホールの下端の径よりも大きな径を有する。

図１は、実施形態１にかかる半導体記憶装置の構成例を示す断面図である。 図２は、実施形態１にかかる半導体記憶装置の製造方法の手順の一例を示すフロー図である。 図３は、実施形態１にかかる半導体記憶装置の製造方法の手順の一例を示すフロー図である。 図４は、実施形態１にかかる半導体記憶装置の製造方法の手順の一例を示すフロー図である。 図５は、実施形態１にかかる半導体記憶装置の製造方法の手順の一例を示すフロー図である。 図６は、実施形態１にかかる半導体記憶装置の製造方法の手順の一例を示すフロー図である。 図７は、実施形態１にかかる半導体記憶装置の製造方法の手順の一例を示すフロー図である。 図８は、実施形態１にかかる半導体記憶装置の製造方法の手順の一例を示すフロー図である。 図９は、比較例にかかる半導体記憶装置の製造方法の手順の一例を示すフロー図である。 図１０は、実施形態１及び比較例にかかる半導体記憶装置においてメモリホール底面のメモリ層を除去する様子を示す透視斜視図である。 図１１は、実施形態２にかかる半導体記憶装置の構成例を示す断面図である。 図１２は、実施形態２にかかる半導体記憶装置の製造方法の手順の一例を示すフロー図である。 図１３は、実施形態２にかかる半導体記憶装置の製造方法の手順の一例を示すフロー図である。 図１４は、実施形態２にかかる半導体記憶装置の製造方法の手順の一例を示すフロー図である。

以下に、本発明につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。

［実施形態１］
以下、図面を参照して、実施形態１について詳細に説明する。

（半導体記憶装置の構成例）
図１は、実施形態１にかかる半導体記憶装置１の構成例を示す断面図である。図１に示すように、半導体記憶装置１は、例えば基板ＳＵＢを含み、基板ＳＵＢの上方にメモリセルＭＣが３次元的に配置された３次元不揮発性メモリである。

基板ＳＵＢは、例えばシリコン等の半導体から構成される。基板ＳＵＢの表層部には、例えばｎ－ウェルＷｎが配置され、ｎ－ウェルＷｎ内には、ｐ－ウェルＷｐが配置される。

基板ＳＵＢ上には、複数の導電層としてのワード線ＷＬと、複数の絶縁層ＯＬとが交互に積層された第１の積層体としての積層体ＬＳが配置されている。ワード線ＷＬは、例えばタングステン及びモリブデン等の少なくともいずれかから構成される。絶縁層ＯＬは、例えばＳｉＯ_２等から構成される。ワード線ＷＬの積層数は任意であり、絶縁層ＯＬは任意の層数のワード線ＷＬ間にそれぞれ配置される。

積層体ＬＳには、最上層のワード線ＷＬから積層体ＬＳ中を積層方向に延び、基板ＳＵＢのｐ－ウェルＷｐにまで到達する第１のメモリホールとしてのメモリホールＬＭＨが複数配置されている。

積層体ＬＳ上には接合層ＪＬが配置されている。接合層ＪＬは、例えばＳｉＯ_２等の絶縁層から構成される。接合層ＪＬには、メモリホールＬＭＨと、後述する積層体ＵＳに配置されるメモリホールＵＭＨとを接合して連通させる接合部ＪＴが配置されている。接合部ＪＴは、第１の接合部としての接合部ＪＴｘと、第２の接合部としての接合部ＪＴｙとを含む。

接合部ＪＴｘの高さは、例えば積層体ＬＳのワード線ＷＬ及び絶縁層ＯＬの１組分の厚さと略等しい。

接合部ＪＴｘにおける接合層ＪＬの内壁面は、メモリホールＬＭＨの内壁面と連続する平面から構成される。つまり、接合部ＪＴｘにおける接合層ＪＬの内壁面と、メモリホールＬＭＨの内壁面とは連続する平面上にある。

また、接合部ＪＴｘにおける接合層ＪＬの内壁面上にはサイドウォール絶縁層ＳＷが配置されている。サイドウォール絶縁層ＳＷは、例えばＳｉＯ_２等の絶縁層から構成される。サイドウォール絶縁層ＳＷが配置されることにより、接合部ＪＴｘは、メモリホールＬＭＨの上端の径よりも小さな径を有する。つまり、サイドウォール絶縁層ＳＷの内径は、メモリホールＬＭＨの上端の径よりも小さい。

接合部ＪＴｙは接合部ＪＴｘ上に配置され、接合部ＪＴｙの高さは例えば接合部ＪＴｘの高さの２倍程度である。

接合部ＪＴｙは、後述するメモリホールＵＭＨの下端の径よりも大きな径を有する。接合部ＪＴｙの径は、積層体ＬＳｓ内に複数配置されるメモリホールＬＭＨの密度に応じて、隣り合う接合部ＪＴｙ同士が物理的または電気的に干渉し合わない程度に大きくすることができる。

接合層ＪＬ上には、複数の導電層としてのワード線ＷＬと、複数の絶縁層ＯＬとが交互に積層された第２の積層体としての積層体ＵＳが配置されている。ワード線ＷＬは、例えばタングステン及びモリブデン等の少なくともいずれかから構成される。絶縁層ＯＬは、例えばＳｉＯ_２等から構成される。ワード線ＷＬの積層数は任意であり、絶縁層ＯＬは任意の層数のワード線ＷＬ間にそれぞれ配置される。

積層体ＬＳには、最上層のワード線ＷＬから積層体ＬＳ中を積層方向に延び、接合部ＪＴｙに接合する第２のメモリホールとしてのメモリホールＵＭＨが複数配置されている。

メモリホールＵＭＨ，ＬＭＨの側壁には、メモリセルＭＣの一部であるメモリ層ＭＥが配置されている。メモリ層ＭＥは接合部ＪＴにも配置されていてもよい。すなわち、接合部ＪＴｙの上面、側壁、及び底面と、接合部ＪＴｘのサイドウォール絶縁層ＳＷ上、つまり、サイドウォール絶縁層ＳＷの上面、側面、及び下面とに、メモリ層ＭＥが配置されてもよい。

メモリ層ＭＥは、メモリホールＵＭＨ，ＬＭＨの内壁面側から順に、ブロック絶縁層Ａ、電荷蓄積層Ｂ、及びトンネル絶縁層Ｃが積層された構成を有する。ブロック絶縁層Ａ及びトンネル絶縁層Ｃは、例えばＳｉＯ_２等から構成される。電荷蓄積層Ｂは、例えばＳｉＮ等から構成される。

メモリ層ＭＥのトンネル絶縁層Ｃ上にはチャネル層ＣＮが配置されている。チャネル層ＣＮは、メモリホールＵＭＨから、接合層ＪＴ、更にはメモリホールＬＭＨに至るまで、途切れることなく延伸していることが好ましい。チャネル層ＣＮは、メモリ層ＭＥの配置されないメモリホールＬＭＨの底面にも配置される。これにより、チャネル層ＣＮは、ソース線として機能する基板ＳＵＢのｐ－ウェルＷｐに接続される。

メモリホールＵＭＨ，ＬＭＨ及び接合部ＪＴのチャネル層ＣＮの内側にはコア層ＣＲが充填されている。コア層ＣＲは、例えばＳｉＯ_２等から構成される。

メモリホールＵＭＨ，ＬＭＨ、接合部ＪＴ、メモリ層ＭＥ、チャネル層ＣＮ、及びコア層ＣＲにより、積層体ＵＳ，ＬＳを積層方向に延びるピラーＰＬが構成される。

積層体ＵＳ上には層間絶縁層ＩＬａが配置され、層間絶縁層ＩＬａ上には層間絶縁層ＩＬｂが配置される。層間絶縁層ＩＬａを貫通するコンタクトＣＨは、ピラーＰＬのチャネルＣＮと、層間絶縁層ＩＬｂに配置される上層配線としてのビット線ＢＬとを接続する。

以上の構成により、ピラーＰＬと各ワード線ＷＬとの交差部には、ピラーＰＬの高さ方向に並ぶ複数のメモリセルＭＣが形成される。ワード線ＷＬから対応するメモリセルＭＣに所定の電圧を印加することで、メモリセルＭＣの電荷蓄積層Ｂに電荷が蓄積されることなどによってメモリセルＭＣにデータが書き込まれる。また、ワード線ＷＬから対応するメモリセルＭＣに所定の電圧を印加することで、メモリセルＭＣに記憶されるデータがビット線ＢＬに読み出される。

なお、少なくとも最上層のワード線ＷＬと最下層のワード線ＷＬとは選択ゲート線として機能する。選択ゲート線とピラーＰＬとの交差部には、メモリセルＭＣに代わって選択トランジスタが形成される。選択トランジスタがオンまたはオフすることで、その選択トランジスタが属するピラーＰＬのメモリセルＭＣが選択または非選択の状態となる。

また、メモリホールＬＭＨ底部のチャネル層ＣＮは、基板ＳＵＢに直接接続されることとしたが、基板ＳＵＢから成長させたシリコン等のエピタキシャル層を介して基板ＳＵＢと接続されてもよい。また、基板ＳＵＢと積層体ＬＳとの間にソース線等を介在させ、チャネル層ＣＮがソース線に直接または間接的に接続することとしてもよい。

また、実施形態１の半導体記憶装置１における上下方向は、接合部ＪＴの形状を基準に規定される。具体的には、半導体記憶装置１において、径の小さいＪＴｘが配置される側が下側であり、径の大きい接合部ＪＴｙが配置される側が上側である。

（半導体記憶装置の製造方法）
次に、図２～図８を用いて、実施形態１の半導体記憶装置１の製造方法について説明する。図２～図８は、実施形態１にかかる半導体記憶装置１の製造方法の手順の一例を示すフロー図である。なお、図２～図８においては、半導体記憶装置１の下層構造は下地層ＵＬとして示す。

図２（ａ）に示すように、基板ＳＵＢ（図１参照）等の下地層ＵＬ上に、複数の絶縁層としての犠牲層ＳＬと、複数の絶縁層ＯＬとを交互に積層した積層体ＬＳｓを形成する。犠牲層ＳＬは、後述するリプレース工程でワード線ＷＬとなる層であって、例えば導電体と置き換え可能なＳｉＮ等から構成される。

また、積層体ＬＳｓ上には接合層ＪＬを形成する。

図２（ｂ）に示すように、接合層ＪＬ及び積層体ＬＳｓを貫通して下地層ＵＬに到達する複数の貫通孔を形成する。形成された貫通孔のうち、接合層ＪＬを貫通する部分が接合穴ＪＨであり、積層体ＬＳｓを貫通する部分がメモリホールＬＭＨである。

図２（ｃ）に示すように、それぞれのメモリホールＬＭＨにα－Ｓｉ等の犠牲層を充填し、犠牲層が充填された柱状部ＬＭＨｓを形成する。メモリホールＬＭＨに犠牲層が充填されることで、メモリホールＬＭＨに影響を与えることなく、この後の工程を進めることができる。

犠牲層は、メモリホールＬＭＨの上端まで、つまり、積層体ＬＳｓと接合層ＪＬとの境界部分まで埋め込まれる。このように、犠牲層を埋め込むには、例えば、メモリホールＬＭＨ内を含む接合層ＪＬの全面に犠牲層を形成し、メモリホールＬＭＨ内を除く犠牲層をエッチバック等により除去すればよい。

図３（ａ）に示すように、接合穴ＪＨ内を含む接合層ＪＬの全面に、例えばＳｉＯ_２等の絶縁層を形成してエッチバックすることにより、接合層ＪＨの内壁面上にサイドウォール絶縁層ＳＷが形成される。このとき、エッチバックの条件を異方性とすることで、サイドウォール絶縁層ＳＷを残したまま、接合層ＪＨの上面および柱状部ＬＭＨｓの上面の絶縁層を除去することができる。

図３（ｂ）に示すように、接合穴ＪＨ内を含む接合層ＪＬの全面に、例えばα－Ｓｉ等の犠牲層を形成してエッチバックすることにより、犠牲層を接合穴ＪＨの途中まで充填する。メモリホールＬＭＨから接合穴ＪＨに突出する犠牲層の突出分の高さは、例えば積層体ＬＳｓの犠牲層ＳＬ及び絶縁層ＯＬの１組分の厚さと略等しい。

図３（ｃ）に示すように、ＤＨＦ（希フッ酸）等により、柱状部ＬＭＨｓの上端から露出したサイドウォール絶縁層ＳＷ及び接合層ＪＬを選択的にウェットエッチングして、犠牲層が突出した部分を除く接合穴ＪＬ上部の径を拡大する。接合穴ＪＨの拡径された部分の厚さは、接合穴ＪＨに突出する犠牲層の突出分の高さの２倍程度である。

図４（ａ）に示すように、拡大された接合穴ＪＨ内を含む接合層ＪＬの全面に、例えばα－Ｓｉ等の犠牲層を形成してエッチバックすることにより、接合穴ＪＨの上端まで犠牲層を充填し、犠牲層が充填された接合部ＪＴｓを形成する。

図４（ｂ）に示すように、接合層ＪＬの全面に、複数の犠牲層ＳＬと、複数の絶縁層ＯＬとを交互に積層した積層体ＵＳｓを形成する。このとき、α－Ｓｉ等の犠牲層で充填されたメモリホールＬＭＨおよび接合穴ＪＨ内に、犠牲層ＳＬや絶縁層ＯＬが形成されてしまうことが抑制される。

図５（ａ）に示すように、積層体ＵＳｓを貫通して接合部ＪＴｓに到達する複数のメモリホールＵＭＨを形成する。接合部ＪＴｓの上部は、少なくともメモリホールＵＭＨの底面より大きな径を有するよう拡径されている。このため、例えば、図５（ａ）右側のように、リソグラフィ工程における合わせずれ等により、メモリホールＵＭＨの形成位置がメモリホールＬＭＨの直上の位置から若干ずれたとしても、より確実にメモリホールＵＭＨを接合部ＪＴｓに接合させることができる。このように、拡径された接合部ＪＴｓはメモリホールＵＭＨの台座として機能する。

図５（ｂ）に示すように、開口させたメモリホールＵＭＨを介して、接合穴ＪＨ内およびメモリホールＬＭＨ内の犠牲層を除去する。

図６（ａ）に示すように、メモリホールＵＭＨの上端から、接合穴ＪＨを経て、メモリホールＬＭＨの底面に至るまで、これらの内壁面上にメモリ層ＭＥを形成する。より具体的には、メモリホールＵＭＨ、接合穴ＪＨ、及びメモリホールＬＭＨの内壁面側から順に、ブロック絶縁層Ａ、電荷蓄積層Ｂ、及びトンネル絶縁層Ｃを形成していく。

また、メモリ層ＭＥのトンネル絶縁層Ｃ上に保護層ＣＶを形成する。保護層ＣＶは、例えば、トンネル絶縁層Ｃ上のα－Ｓｉ層Ｄ、及びα－Ｓｉ層Ｄ上のＳｉＯ_２層Ｅ等から構成される。

ここで、メモリホールＬＭＨに対して位置ずれを起こしたメモリホールＵＭＨの穴底には、メモリ層ＭＥ及び保護層ＣＶで覆われたサイドウォール絶縁層ＳＷの角部Ｃｓｗが突出した状態となる場合がある。

図６（ｂ）に示すように、メモリホールＬＭＨ底面の保護層ＣＶ及びメモリ層ＭＥを除去する。メモリホールＬＭＨ底面の保護層ＣＶ及びメモリ層ＭＥは、フッ化炭素ガスを用いたドライエッチング等によりメモリホールＵＭＨ、接合穴ＪＨ、及びメモリホールＬＭＨを介して除去することができる。

フッ化炭素ガスを用いたドライエッチングでは、エッチング対象の保護層ＣＶ表面やメモリ層ＭＥ表面にフッ化炭素等のラジカルが付着し、フッ素イオン等のイオン衝撃によるアシストでエッチングが促進される。

フッ化炭素等のラジカルは、エッチング対象ではないメモリホールＵＭＨ，ＬＭＨ側壁の保護層ＣＶ表面やメモリ層ＭＥ表面にも付着するが、穴底へ向かって直進するフッ素イオンのイオン衝撃を受け難い。このため、メモリホールＵＭＨ，ＬＭＨ側壁ではエッチングはほとんど進行せず、メモリホールＬＭＨ底面の保護層ＣＶ及びメモリ層ＭＥが選択的にエッチングされていく。

ところで、メモリホールＬＭＨに対して位置ずれしたメモリホールＵＭＨでは、メモリホールＬＭＨの底面のみならず、メモリホールＵＭＨの穴底に突出したサイドウォール絶縁層ＳＷの角部Ｃｓｗもフッ素イオン等のイオンの攻撃に曝される。よって、サイドウォール絶縁層ＳＷの保護層ＣＶ及びメモリ層ＭＥも一部領域において除去されることがある。また、これにより露出したサイドウォール絶縁層ＳＷ自体が一部エッチングされて肩落ち状態となる場合もある。

ただし、サイドウォール絶縁層ＳＷ下方のメモリホールＬＭＨ側壁では、サイドウォール絶縁層ＳＷにより保護されて、保護層ＣＶ及びメモリ層ＭＥのエッチングが抑制される。

図７（ａ）に示すように、メモリ層ＭＥ上の保護層ＣＶを除去した後、メモリホールＵＭＨの上端から、接合穴ＪＨを経て、メモリホールＬＭＨの底面に至るまで、これらの内壁面にチャネル層ＣＮを形成する。

ここで、メモリホールＵＭＨ，ＬＭＨの側壁等のメモリ層ＭＥが残存する部位では、当然のことながら、メモリホールＵＭＨ，ＬＭＨ等の内壁面とチャネル層ＣＮとの間にはメモリ層ＭＥが介在される。また、メモリホールＬＭＨ底面のメモリ層ＭＥが除去された部位では、露出した下地層ＵＬ上に直接的にチャネル層ＣＮが形成される。また例えば、位置ずれしたメモリホールＵＭＨ底部において、サイドウォール絶縁層ＳＷ等が露出した部位では、サイドウォール絶縁層ＳＷ上に直接的にチャネル層ＣＮが形成される。

図７（ｂ）に示すように、メモリホールＵＭＨ内、接合穴ＪＨ内、及びメモリホールＬＭＨ内のチャネル層ＣＮの更に内側の空隙を、絶縁層で充填してコア層ＣＲを形成する。

これにより、所定材料で充填された接合部ＪＴｘ，ＪＴｙを有する接合部ＪＴが形成される。また、所定材料で充填されたメモリホールＬＭＨ，ＵＭＨ間に接合部ＪＴを有するピラーＰＬが形成される。

図８（ａ）に示すように、絶縁層ＯＬ間の犠牲層ＳＬを除去する。犠牲層ＳＬの除去は、積層体ＵＳｓ、接合層ＪＬ、及び積層体ＬＳｓを貫通して下地層ＵＬに到達する図示しないスリットを形成し、このスリットを介して熱リン酸等の薬液によって行う。これにより、絶縁層ＯＬ間にギャップを有する積層体ＵＳｇ，ＬＳｇが形成される。

図８（ｂ）に示すように、積層体ＵＳｇ，ＬＳｇのギャップに導電材を充填し、複数の絶縁層ＯＬ間にワード線ＷＬを形成する。これにより、複数のワード線ＷＬと複数の絶縁層ＯＬとが交互に積層された積層体ＵＳ，ＬＳが形成される。

なお、図８（ａ）（ｂ）に示す処理はリプレースと呼ばれることがある。

その後、上述の図１に示したように、積層体ＵＳ上に層間絶縁層ＩＬａを形成し、層間絶縁層ＩＬａを貫通するコンタクトＣＨを形成する。また、層間絶縁層ＩＬａ上に層間絶縁層ＩＬｂを形成し、層間絶縁層ＩＬｂ中にビット線ＢＬを形成する。

以上により、実施形態１の半導体記憶装置１が製造される。

（比較例）
比較例の半導体記憶装置の製造方法においては、接合層ＪＬの内壁面上にサイドウォール絶縁層ＳＷを形成することなく、接合穴ＪＨ’の上部を拡径する。その結果、接合穴ＪＨ’の下部の内壁面と、メモリホールＬＭＨ’の上端の内壁面とは、連続した平面となる。そのような接合穴ＪＨ’がメモリホールＬＭＨ’，ＵＭＨ’間に配置され、更に、メモリホールＬＭＨ’，ＵＭＨ’等の内壁面にメモリ層ＭＥ’及び保護層ＣＶ’が形成された様子を図９（ａ）に示す。

図９（ａ）に示すように、メモリホールＬＭＨ’と位置ずれが生じたメモリホールＵＭＨ’の穴底には、メモリ層ＭＥ’及び保護層ＣＶ’で覆われた接合穴ＪＨ’下部の角部Ｃｊｈが突出した状態となっている。図９（ｂ）に示すように、メモリホールＬＭＨ’底面の保護層ＣＶ’及びメモリ層ＭＥ’を除去する際、接合穴ＪＨ’下部の角部Ｃｊｈ周辺の保護層ＣＶ’及びメモリ層ＭＥ’の一部または全部が除去されてしまうことがある。メモリ層ＭＥ’の消失が積層体ＬＳｓ部分にまで及ぶと、その部分はメモリセルＭＣとして機能しなくなってしまう。

上述のように、保護層ＣＶ’及びメモリ層ＭＥ’のエッチング除去においては、フッ化炭素ラジカルのエッチング対象表面への付着と、フッ素イオン等のイオン衝撃によるアシストでエッチングが進行する。例えば、メモリホールＬＭＨ’側壁を含む接合穴ＪＨ’下部の角部Ｃｊｈ周辺を保護するため、多量のフッ化炭素ラジカルを保護層ＣＶ’及びメモリ層ＭＥ’等の表面に付着させ、フッ化炭素ポリマ等からなる保護層を形成することも考えられる。

しかしながら、このような保護層はメモリホールＬＭＨ’底面にも付着し、底面における保護層ＣＶ’及びメモリ層ＭＥ’のエッチングを阻害してしまう。このように、メモリホールＬＭＨ’側壁の保護と、メモリホールＬＭＨ’底面での抜け性とはトレードオフの関係にある。このようなウィンドウで、メモリホールＬＭＨ’底面の保護層ＣＶ’及びメモリ層ＭＥ’の除去プロセスを構築しても、マージンの狭いプロセスとなってしまう。

図１０は、実施形態１及び比較例にかかる半導体記憶装置においてメモリホール底面のメモリ層を除去する様子を示す透視斜視図である。

図１０（ａ）は、実施形態１のメモリホールＵＭＨ、接合穴ＪＨ、及びメモリホールＬＭＨの透視斜視図であり、（ｂ）は実施形態１の位置ずれの生じたメモリホールＵＭＨ、接合穴ＪＨ、及びメモリホールＬＭＨの透視斜視図である。

図１０（ｃ）は、比較例のメモリホールＵＭＨ’、接合穴ＪＨ’、及びメモリホールＬＭＨ’の透視斜視図であり、（ｄ）は比較例の位置ずれの生じたメモリホールＵＭＨ’、接合穴ＪＨ’、及びメモリホールＬＭＨ’の透視斜視図である。

図１０（ｃ）に示すように、比較例の半導体記憶装置において、位置ずれが無い場合には、メモリホールＬＭＨ’の上端縁ＴＰＬ’は、上面視にて、メモリホールＵＭＨ’の下端縁ＢＴＵ’によって区画される領域ＡＲＵ’の外側に存在し、メモリホールＬＭＨ’の上端縁ＴＰＬ’へのイオンの攻撃が抑制される。しかしながら、図１０（ｄ）に示すように、比較例の半導体記憶装置において位置ずれが生じた場合には、メモリホールＬＭＨ’の上端縁ＴＰＬ’の一部が、上面視にて、メモリホールＵＭＨ’の下端縁ＢＴＵ’によって区画される領域ＡＲＵ’の内側に存在することとなる。よって、その部分はイオンの攻撃ＩＡを受け得る。

図１０（ａ）（ｂ）に示すように、実施形態１の半導体記憶装置１においては、位置ずれの有り無しにかかわらず、メモリホールＬＭＨの上端縁ＴＰＬは、上面視にて、接合穴ＪＨに形成されたサイドウォール絶縁層ＳＷの内壁Ｗｓｗによって区画される領域ＡＲｗの外側に存在している。つまり、メモリホールＵＭＨ側からは、サイドウォール絶縁層ＳＷに阻まれてメモリホールＬＭＨの上端縁ＴＰＬを視認することはできない。

よって、メモリホールＵＭＨ側からメモリホールＬＭＨの穴底へと向かって略直進するイオンが、サイドウォール絶縁層ＳＷに阻まれてメモリホールＬＭＨの上端縁を攻撃することが抑制される。

このように、サイドウォール絶縁層ＳＷは、メモリホールＬＭＨに対して自己整合的に配置されるセルフアラインマスクとしての機能を有する。

なお、メモリホールＬＭＨ，ＵＭＨの形成時、イオンの傾きによってメモリホールＬＭＨ，ＵＭＨが積層体ＬＳｓ，ＵＳｓの積層方向に対して傾いて形成されてしまうことがある。このような場合においても、サイドウォール絶縁層ＳＷの機能により、メモリホールＬＭＨ側壁のメモリ層ＭＥがエッチング除去されてしまうのを抑制することができる。

以上、説明したように、実施形態１の半導体記憶装置１は以下の効果を奏する。

実施形態１の半導体記憶装置１によれば、メモリホールＬＭＨの内壁面と連続する平面から構成される接合部ＪＴｘの内壁面上にはサイドウォール絶縁層ＳＷが配置されている。これにより、メモリホールＬＭＨ側壁のメモリ層ＭＥのエッチングが抑制される。よって、メモリホールＬＭＨ側壁のメモリ層ＭＥの一部または全部が消失してしまうのが抑制される。

実施形態１の半導体記憶装置１によれば、メモリホールＬＭＨ，ＵＭＨ同士の位置ずれが生じた場合や、メモリホールＬＭＨ，ＵＭＨの少なくともいずれかが傾いて形成された場合でも、メモリホールＬＭＨの上端縁は、上面視にて、サイドウォール絶縁層ＳＷの内壁によって区画される領域の外側に存在する。これにより、メモリホールＬＭＨ側壁のメモリ層ＭＥのエッチングが抑制される。これにより、メモリホールＵＭＨ側から進入するイオンがサイドウォール絶縁層ＳＷによって阻まれて、メモリホールＬＭＨ側壁に形成されたメモリ層ＭＥを攻撃するのが抑制される。

実施形態１の半導体記憶装置１によれば、メモリホールＬＭＨ側壁のメモリ層ＭＥはサイドウォール絶縁層ＳＷにより保護されている。これにより、メモリホールＬＭＨ底面の保護層ＣＶ及びメモリ層ＭＥの除去プロセスにおいて、メモリホールＬＭＨ底面での抜け性を確保して、充分にマージンのあるプロセスを構築することができる。

実施形態１の半導体記憶装置１によれば、サイドウォール絶縁層ＳＷが配置される接合部ＪＴｘの高さは、例えばワード線ＷＬ及び絶縁層ＯＬの１組分の厚さと略等しい。また、接合部ＪＴｙの高さは例えば接合部ＪＴｘの高さの２倍程度である。これにより、サイドウォール絶縁層ＳＷによって、メモリホールＬＭＨ側壁のメモリ層ＭＥをより確実に保護することができる。

［実施形態２］
以下、図面を参照して、実施形態２について詳細に説明する。実施形態２の半導体記憶装置２では、サイドウォール絶縁層が接合部の全面に配置されている点が上述の実施形態１とは異なる。

（半導体記憶装置の構成例）
図１１は、実施形態２にかかる半導体記憶装置２の構成例を示す断面図である。図１１に示すように、半導体記憶装置２は、上述の実施形態１の半導体記憶装置１と同様、基板ＳＵＢを含み、基板ＳＵＢの上方にメモリセルＭＣが３次元的に配置された３次元不揮発性メモリである。

半導体記憶装置２において、積層体ＬＳ上には接合層ＪＬａが配置され、接合層ＪＬａ上には接合層ＪＬｂが配置されている。接合層ＪＬａの厚さは、例えば積層体ＬＳのワード線ＷＬ及び絶縁層ＯＬの１組分の厚さと略等しい。接合層ＪＬｂの厚さは、例えば接合層ＪＬａの厚さの２倍程度である。接合層ＪＬａ，ＪＬｂは、ウェットエッチングレート差のある、それぞれ異なる絶縁層から構成される。

具体的には、例えば、接合層ＪＬａがＳｉＣＯ等から構成される絶縁層であり、接合層ＪＬｂがＳｉＯ_２等から構成される絶縁層である。また例えば、接合層ＪＬａがＴＥＯＳ等から構成される絶縁層であり、接合層ＪＬｂがＢＳＧ等から構成される絶縁層である。これらの例以外にも、接合層ＪＬａは比較的ウェットエッチングレートの遅い材料から構成され、接合層ＪＬｂは比較的ウェットエッチングレートの速い材料から構成されることができる。

接合層ＪＬａ，ＪＬｂには、メモリホールＬＭＨとメモリホールＵＭＨとを接合して連通させる接合部ＪＴｃが配置される。接合部ＪＴｃは、接合層ＪＬａに配置される第１の接合部としての接合部ＪＴａと、接合層ＪＬｂに配置される第２の接合部としての接合部ＪＴｂとを含む。

接合部ＪＴａにおける接合層ＪＬａの内壁は、メモリホールＬＭＨの内壁面と連続する平面から構成される。つまり、接合部ＪＴａにおける接合層ＪＬａの内壁面と、メモリホールＬＭＨの内壁面とは連続する平面上にある。

接合部ＪＴｂは接合部ＪＴａ上に配置される。接合部ＪＴｂにおける接合層ＪＬｂの内壁の径は、接合部ＪＴａにおける接合層ＪＬａの内壁の径よりも大きく、また、メモリホールＵＭＨの下端の径よりも大きい。

接合部ＪＴａにおける接合層ＪＬａの内壁および接合部ＪＴｂにおける接合層ＪＬｂの内壁には、サイドウォール絶縁層ＳＷｘが配置されている。つまり、サイドウォール絶縁層ＳＷｘは、接合部ＪＴａ，ＪＴｂに跨って配置される。より具体的には、サイドウォール絶縁層ＳＷｘは、接合層ＪＬａの内壁と、接合層ＪＬａの上面と、接合層ＪＬｂの内壁とに連続的に配置される。サイドウォール絶縁層ＳＷｘは、例えばＳｉＯ_２等の絶縁層から構成される。

サイドウォール絶縁層ＳＷｘが配置されることにより、接合部ＪＴａは、メモリホールＬＭＨの上端の径よりも小さな径を有する。つまり、サイドウォール絶縁層ＳＷｘの接合部ＪＴａにおける内径は、メモリホールＬＭＨの上端の径よりも小さい。

サイドウォール絶縁層ＳＷｘが配置された状態であっても、接合部ＪＴｂは、メモリホールＵＭＨの下端の径よりも大きな径を有する。つまり、サイドウォール絶縁層ＳＷｘの接合部ＪＴｂにおける内径は、メモリホールＵＭＨの下端の径よりも大きい。

メモリホールＵＭＨ，ＬＭＨの側壁にはメモリ層ＭＥが配置されている。メモリ層ＭＥは接合部ＪＴｃにも配置されていてもよい。すなわち、サイドウォール絶縁層ＳＷｘの接合部ＪＴａ側の底面、接合部ＪＴａ，ＪＴｂの側面、及び接合部ＪＴｂ側の上面に、メモリ層ＭＥが配置されていてもよい。

以上のような構成の半導体記憶装置２においても、メモリホールＬＭＨの上端縁は、上面視にて、接合部ＪＴａに配置されるサイドウォール絶縁層ＳＷｘの内壁によって区画される領域の外側に存在する。すなわち、サイドウォール絶縁層ＳＷｘは、メモリホールＬＭＨに対して自己整合的に配置されるセルフアラインマスクとして機能する。

なお、実施形態２の半導体記憶装置２における上下方向は、接合部ＪＴｃの形状を基準に規定される。具体的には、半導体記憶装置２において、径の小さいＪＴａが配置される側が下側であり、径の大きい接合部ＪＴｂが配置される側が上側である。

（半導体記憶装置の製造方法）
次に、図１２～図１４を用いて、実施形態２の半導体記憶装置２の製造方法について説明する。図１２～図１４は、実施形態２にかかる半導体記憶装置２の製造方法の手順の一例を示すフロー図である。なお、図１２～図１４においては、半導体記憶装置２の下層構造は下地層ＵＬとして示す。

図１２（ａ）に示すように、下地層ＵＬ上に、複数の犠牲層ＳＬと複数の絶縁層ＯＬとが交互に積層された積層体ＬＳｓを形成する。積層体ＬＳｓ上に接合層ＪＬａを形成し、接合層ＪＬａ上に接合層ＪＬａの２倍の厚さ程度の接合層ＪＬｂを形成する。

接合層ＪＬｂ，ＪＬａ及び積層体ＬＳｓを貫通する貫通孔を形成し、接合穴ＪＨｂ，ＪＨａ及びメモリホールを形成する。

メモリホール内を含む接合層ＪＬｂの全面にα－Ｓｉ等の犠牲層を形成し、エッチバックして、メモリホールが犠牲層で充填された柱状部ＬＭＨｓを形成する。

図１２（ｂ）に示すように、例えばＤＨＦ等を用いたウェットエッチング等により、接合層ＪＬｂに形成された接合穴ＪＨｂを拡径する。ここで、上述のように、接合層ＪＬａは接合層ＪＬｂよりもウェットエッチングレートの低い絶縁層から構成されるため、接合層ＪＬａに形成された接合穴ＪＨａはほとんど拡径されない。

図１２（ｃ）に示すように、接合穴ＪＨａ，ＪＨｂ内を含む接合層ＪＬｂの全面に、例えばＳｉＯ_２等の絶縁層を形成し、異方性のエッチング条件でエッチバックすることにより、接合穴ＪＨａ，ＪＨｂの内壁にサイドウォール絶縁層ＳＷｘが形成される。

図１３（ａ）に示すように、接合穴ＪＨａ，ＪＨｂ内をα－Ｓｉ等の犠牲層で埋め戻し、犠牲層が充填された接合部ＪＴａｓ，ＪＴｂｓが形成される。

図１３（ｂ）に示すように、接合層ＪＬｂ上に、複数の犠牲層ＳＬと複数の絶縁層ＯＬとが交互に積層された積層体ＵＳｓを形成する。積層体ＵＳｓを貫通して接合部ＪＴｂｓに到達するメモリホールＵＭＨを形成する。

図１４（ａ）に示すように、メモリホールＵＭＨを介して、接合穴ＪＨａ，ＪＨｂ及びメモリホールＬＭＨの犠牲層を除去する。メモリホールＵＭＨ、接合穴ＪＨａ，ＪＨｂ、及びメモリホールＬＭＨの内壁面にメモリ層ＭＥ及び保護層ＣＶをこの順に形成する。

このとき、図１４（ａ）の右側のように、メモリホールＵＭＨ，ＬＭＨの位置ずれが生じた部位においては、メモリホールＵＭＨの穴底に、保護層ＣＶ及びメモリ層ＭＥで覆われた接合部ＪＴａのサイドウォール絶縁層ＳＷｘの角部Ｃｓｗｘが突出した状態となる場合がある。

図１４（ｂ）に示すように、メモリホールＬＭＨの底面の保護層ＣＶ及びメモリ層ＭＥを除去する。このとき、図１４（ｂ）の右側のように、メモリホールＵＭＨ，ＬＭＨの位置ずれが生じた部位においては、突出したサイドウォール絶縁層ＳＷｘの角部Ｃｓｗｘにおいて、保護層ＣＶ及びメモリ層ＭＥの一部または全部が除去されることがある。露出したサイドウォール絶縁層ＳＷｘが一部エッチングされる場合もある。

しかしながら、位置ずれの生じたメモリホールＵＭＨ，ＬＭＨにおいても、サイドウォール絶縁層ＳＷｘに阻害されて、メモリホールＬＭＨ側壁のメモリ層ＭＥのエッチングが抑制される。

これ以降、上述の実施形態１の図７及び図８の製造方法および上層配線等の形成工程を経て、実施形態２の半導体記憶装置２が製造される。

実施形態２の半導体記憶装置２によれば、上述の実施形態１の半導体記憶装置１と同様の効果を奏する。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１，２…半導体記憶装置、ＣＮ…チャネル層、ＣＲ…コア層、ＪＨ，ＪＨａ，ＪＨｂ…接合穴、ＪＴ，ＪＴａ，ＪＴｂ，ＪＴｃ，ＪＴｘ，ＪＴｙ…接合部、ＬＭＨ，ＵＭＨ…メモリホール、ＬＳ，ＵＳ…積層体、ＭＣ…メモリセル、ＭＥ…メモリ層、ＯＬ…絶縁層、ＰＬ…ピラー、ＳＵＢ…基板、ＳＷ，ＳＷｘ…サイドウォール絶縁層、ＷＬ…ワード線。

Claims (5)

1. 複数の第１の導電層と複数の第１の絶縁層とが交互に積層された第１の積層体と、
   前記第１の積層体の上方に配置され、複数の第２の導電層と複数の第２の絶縁層とが交互に積層された第２の積層体と、
   前記第１の積層体内を前記第１の積層体の積層方向である第１の方向に延びる第１のメモリホールと、
   前記第２の積層体内を前記第１の方向に延びる第２のメモリホールと、
   前記第１のメモリホールと前記第２のメモリホールとを連通させる接合部と、を備え、
   前記接合部は、
   前記第１のメモリホールの内壁面と連続する平面から構成される内壁面と、
   前記接合部の内壁面上に配置されるサイドウォール絶縁層と、を有し、
   前記接合部は、
   前記サイドウォール絶縁層が配置され、前記第１のメモリホールの上端の径よりも小さな径を有する第１の接合部と、
   前記第１の接合部上に配置され、前記第２のメモリホールの下端の径よりも大きな径を有する第２の接合部と、を有し、
   前記サイドウォール絶縁層は前記第２の接合部にも配置され、
   前記第２の接合部に配置される前記サイドウォール絶縁層の内壁面は、前記第２のメモリホールの下端の径よりも大きな径を有する、
   半導体記憶装置。
2. 前記接合部は、
   前記内壁面上に前記サイドウォール絶縁層が配置されることにより、前記第１のメモリホールの上端の径よりも小さな径を有する、
   請求項１に記載の半導体記憶装置。
3. 前記第１のメモリホールの上端縁は、上面視にて、前記サイドウォール絶縁層の内壁によって区画される領域の外側に存在する、
   請求項１または請求項２に記載の半導体記憶装置。
4. 複数の第１の絶縁層と複数の第２の絶縁層とが交互に積層された第１の積層体を形成し、
   前記第１の積層体上に接合層を形成し、
   前記接合層を貫通する接合穴と、前記接合穴から継続して前記第１の積層体を貫通させることで前記接合穴と連通する第１のメモリホールとを形成し、
   前記接合穴の少なくとも一部の内壁にサイドウォール絶縁層を形成し、
   前記接合層上に、前記第１の絶縁層と同種の複数の第３の絶縁層と前記第２の絶縁層と同種の複数の第４の絶縁層とが交互に積層された第２の積層体を形成し、
   前記第２の積層体を貫通して前記接合層の前記接合穴と連通する第２のメモリホールを形成し、
   前記サイドウォール絶縁層を形成するときは、
   前記接合穴の上部を拡径し、
   前記接合穴の下部および拡径した上部の内壁面に前記サイドウォール絶縁層を形成し、
   上部と下部とに前記サイドウォール絶縁層を有する前記接合穴を形成する、
   半導体記憶装置の製造方法。
5. 少なくとも前記第２のメモリホールの内壁ならびに前記第１のメモリホールの内壁および底面を覆うメモリ層を形成し、
   前記第２のメモリホール、前記接合穴、及び前記第１のメモリホールを介するドライエッチングにより、前記第１のメモリホールの底面を覆う前記メモリ層を除去する、
   請求項４に記載の半導体記憶装置の製造方法。

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