CN106373964B - 半导体存储装置及其制造方法 - Google Patents
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Abstract
本发明涉及一种半导体存储装置及其制造方法。根据实施方式，半导体存储装置包括：衬底；第1积层体，配置在所述衬底上；第2积层体，配置在所述衬底上，具有比所述第1积层体的积层数多的积层数，且具有各自分开积层的电极层；及第3积层体，配置在所述第1积层体与所述第2积层体之间，且具有比所述第1积层体的积层数少的积层数。所述第1积层体具有各自分开积层的多个第1层、及配置在所述多个第1层之间的多个第2层。所述第3积层体具有：第3层，包含与所述多个第1层相同的材料；及第4层，包含与所述多个第2层相同的材料，且隔着所述第3层与所述衬底分开。
Description
[相关申请]
本申请享有以美国临时专利申请62/195,884号(申请日：2015年7月23日)及美国专利申请15/049,279号(申请日：2016年2月22日)为基础申请的优先权。本申请通过参照这些基础申请而包含基础申请的全部内容。
技术领域
实施方式涉及一种半导体存储装置及其制造方法。
背景技术
形成将存储单元中的作为控制栅极而发挥功能的多个电极层各自分开积层而成的积层体，在该积层体形成存储孔，并在该存储孔的侧壁隔着电荷储存膜而设置成为信道的硅主体(silicon body)，由此能够形成三维构造的存储元件。
在三维元件中，课题在于提升配置在积层体周边的绝缘层的上表面的平坦性。
发明内容
本发明的实施方式提供一种能够提升配置在三维元件的积层体周边的绝缘层的上表面的平坦性的半导体存储装置及其制造方法。
实施方式的半导体存储装置包括：衬底；第1积层体，配置在所述衬底上；第2积层体，配置在所述衬底上，具有比所述第1积层体的积层数多的积层数，且具有各自分开积层的电极层；及第3积层体，配置在所述第1积层体与所述第2积层体之间，且具有比所述第1积层体的积层数少的积层数。所述第1积层体具有各自分开积层的多个第1层、及配置在所述多个第1层之间的多个第2层。所述第3积层体具有：第3层，包含与所述多个第1层相同的材料；及第4层，包含与所述多个第2层相同的材料，且隔着所述第3层而与所述衬底分开。
附图说明
图1A是表示第1实施方式的半导体存储装置的构成的框图。
图1B是表示第1实施方式的半导体存储装置的构成的放大框图。
图2是第1实施方式的半导体存储装置的示意性剖视图。
图3是第1实施方式的半导体存储装置的一部分的放大示意性剖视图。
图4是第1实施方式的存储单元阵列的示意性立体图。
图5A是第1实施方式的柱状部的一部分的放大示意性剖视图。
图5B是第1实施方式的柱状部的一部分的放大示意性剖视图。
图6～图12是表示第1实施方式的半导体存储装置的制造方法的示意性剖视图。
图13是第2实施方式的半导体存储装置的示意性剖视图。
图14～图19是表示第2实施方式的半导体存储装置的制造方法的示意性剖视图。
具体实施方式
以下，参照附图，对实施方式进行说明。此外，各附图中，对相同要素标注相同符号。
(第1实施方式)
参照图1A～图3，对本实施方式的半导体存储装置的构成的示例进行说明。
图1A是表示本实施方式的半导体存储装置的构成的框图，图1B是图1A中的虚线部的放大框图。
图2是与图1B的A-A'对应的示意性剖视图。此外，图2对比积层体15更上方的构成省略图示。
图3是周边电路2及中间部4的一部分的放大示意性剖视图。此外，部分省略图3的晶体管Tr等的构成。
在图1B及图2中，将A-A'的方向设为Y方向，将相对于Y方向正交的方向设为X方向，将相对于X方向及Y方向(XY面)正交且各积层体15、45、60积层的方向设为Z方向。
如图1A所示，本实施方式的半导体存储装置具有存储单元部1、周边电路2、及划线3。存储单元部1被划线3包围。周边电路2配置在存储单元部1与划线3之间。
图1B的俯视图是示意性地表示本实施方式的半导体存储装置的衬底上的构造的图。如图1B所示，半导体存储装置具有中间部4。中间部4配置在存储单元部1与划线3之间及存储单元部1与周边电路2之间。中间部4还配置在划线3与周边电路2之间。
如图2所示，在存储单元部1配置着存储单元阵列100。对于存储单元阵列100的构成将于下文叙述。
在周边电路2配置着晶体管Tr。晶体管Tr具有栅极电极52、绝缘部51(例如STI：Shallow Trench Isolation，浅沟槽隔离)、接触部53及半导体部54。
栅极电极52隔着绝缘膜80(参照图6)而配置在衬底10上。栅极电极52的下表面高于未配置晶体管Tr的部分的衬底10的上表面。
半导体部54配置在衬底10上，与栅极电极52邻接。栅极电极52被一对半导体部54夹住。
绝缘部51配置在衬底10上，隔着半导体部54而与栅极电极52邻接。绝缘部51的上表面的高度为未配置晶体管Tr的部分的衬底10的上表面的高度以上。此外，这里的“高度”表示Z方向的位置。
接触部53的下侧与栅极电极52及半导体部54的任一个相接。
在栅极电极52上配置着绝缘膜55、56。绝缘膜55、56在XY平面扩展。
在划线3配置着积层体60(第1积层体)。也就是说，积层体60与划线3重叠配置。积层体60隔着绝缘层81、绝缘膜55、56而配置在衬底10上。
积层体60具有多个第1层60a及多个第2层60b。多个第1层60a各自分开积层。多个第2层60b配置在多个第1层60a之间。
积层体60的积层数少于存储单元部1的积层体15的积层数。各积层体15、60具有阶梯形状。
在中间部4配置着绝缘部41(第1绝缘部)、栅极电极42及积层体45(第3积层体)。绝缘部41配置在衬底10上，沿X方向延伸。
绝缘部41配置在衬底10上。栅极电极42配置在绝缘部41上。栅极电极42例如未与外部电连接。也就是说，栅极电极42例如是作为虚拟部而配置。
在栅极电极42上配置着绝缘膜55、56。绝缘膜55、56从周边电路2至中间部4一体配置。各绝缘膜55、56例如也可以一体配置。积层体45隔着绝缘膜55、56而配置在栅极电极42上。积层体45具有多个第3层45a及多个第4层45b。多个第3层45a各自分开地积层。多个第4层45b配置在多个第3层45a之间。第3层45a及第4层45b的积层数为任意。
积层体45的积层数少于存储单元部1的积层体15的积层数及划线3的积层体60的积层数。积层体45例如为包含第3层45a及第4层45b的各一层的构造。此时，第3层45a配置在第4层45b与衬底10之间。积层体45例如具有分别包含2层～4层的第3层45a及第4层45b的构造。
积层体45的上表面高于周边电路2的绝缘膜56的上表面。积层体45的下表面低于积层体60的下表面，高于积层体15的下表面，且高于栅极电极52的上表面。
第3层45a包含例如与第1层60a相同的材料，第4层45b包含例如与第2层60b相同的材料。第3层45a及第1层60a例如包含氮化硅膜。第4层45b及第2层60b例如包含氧化硅膜。
积层体45具有阶梯形状。在积层体45上配置着绝缘层83。绝缘层83还配置在存储单元部1的积层体15上、周边电路2的绝缘膜56上及划线3的积层体60上。积层体45上的绝缘层83的上表面与配置在积层体15上、绝缘膜55上、及积层体60上的绝缘层83的上表面成为同一平面而一体配置。
如图3所示，在Y方向(第1方向)上，绝缘部41的宽度W1大于绝缘部51的宽度W2。在Y方向上，绝缘部41的宽度W1大于栅极电极42的宽度。绝缘部41的平坦部的上表面低于绝缘部51上表面。栅极电极42的上表面低于栅极电极52的上表面。
配置在周边电路2的绝缘膜55的上表面高于配置在中间部4的绝缘膜55的上表面。
参照图4，对实施方式的存储单元阵列100的构成的示例进行说明。
图4是实施方式的存储单元阵列100的示意性立体图。此外，在图4中，为了使图便于理解，而省略电极层间的绝缘部等的图示。另外，图3的存储单元部1表示图4所示的存储单元阵列100的端部。
如图4所示，存储单元阵列100具有积层体15(第2积层体)、多个柱状部CL、配线部LI及上层配线。在图4中，表示位线BL与源极层SL作为上层配线。
在衬底10上配置着积层体15。积层体15具有源极侧选择栅极SGS、漏极侧选择栅极SGD、多个电极层WL及多个绝缘部40。
源极侧选择栅极SGS配置在积层体15的最下层。漏极侧选择栅极SGD配置在积层体15的最上层。
多个电极层WL各自分开积层。在多个电极层WL之间例如配置着包含气隙(空隙)的多个绝缘部40。此外，图所示的电极层WL的积层数为一例，电极层WL的积层数为任意。
电极层WL包含金属。电极层WL例如包含钨、钼、氮化钛及氮化钨的至少任一种，也可以包含硅或金属硅化物。源极侧选择栅极SGS及漏极侧选择栅极SGD包含与电极层WL相同的材料。
漏极侧选择栅极SGD的厚度及源极侧选择栅极SGS的厚度例如可以比1层电极层WL的厚度厚，配置多层。此外，漏极侧选择栅极SGD的厚度及源极侧选择栅极SGS的厚度也可以与1层电极层WL的厚度相同或比它薄，在该情况下也可以与所述同样地配置多层。此外，这里的“厚度”表示积层体15的积层方向(Z方向)的厚度。
在积层体15内配置着沿Z方向延伸的多个柱状部CL。柱状部CL例如配置成圆柱或椭圆柱状。多个柱状部CL例如配置成锯齿格子状。或者，多个柱状部CL也可以沿X方向及Y方向配置成正方格子状。柱状部CL与衬底10电连接。
柱状部CL具有图5A所示的信道体20、存储器膜30及芯绝缘膜50。在积层体15与信道体20之间配置着存储器膜30。存储器膜30及信道体20沿Z方向延伸。
在信道体20的内侧，配置着芯绝缘膜50。此外，信道体20例如也可为柱状。也可以在信道体20的内侧例如不配置芯绝缘膜50。
信道体20例如是以硅为主成分的硅膜。芯绝缘膜50例如包含氧化硅膜，也可以包含气隙。
在积层体15配置着在积层体15内沿X方向及Z方向延伸的配线部LI。配线部LI夹于积层体15。在配线部LI的侧壁配置着绝缘膜。在该绝缘膜的内侧配置着导电膜。绝缘膜及导电膜与配线部LI同样地沿X方向及Z方向延伸。
配线部LI的下端经由衬底10而与柱状部CL内的信道体20(半导体膜)电连接。配线部LI的上端经由未图示的接触部而与周边电路2电连接。
在积层体15上配置着多条位线BL(例如金属膜)。多条位线BL在X方向上各自分开，沿Y方向延伸。
信道体20的上端连接于位线BL(配线)，信道体20的下端侧连接于衬底10。各位线BL沿Y方向延伸。
多个柱状部CL将从隔着配线部LI在Y方向上分开的各个区域分别选择一个的多个信道体20连接于共用的1条位线BL。
在柱状部CL的上端部配置着漏极侧选择晶体管STD，在下端部配置着源极侧选择晶体管STS。
存储单元MC、漏极侧选择晶体管STD及源极侧选择晶体管STS是电流沿积层体15的积层方向(Z方向)流动的纵型晶体管。
各选择栅极SGD、SGS作为各选择晶体管STD、STS的栅极电极(控制栅极)而发挥功能。在各选择栅极SGD、STS的每一个与信道体20之间，配置着作为各选择晶体管STD、STS的栅极绝缘膜而发挥功能的绝缘膜。
在漏极侧选择晶体管STD与源极侧选择晶体管STS之间，配置着将各层的电极层WL设为控制栅极的多个存储单元MC。
这些多个存储单元MC、漏极侧选择晶体管STD及源极侧选择晶体管STS通过信道体20而串联连接，构成一个存储器串。通过将该存储器串在相对于X-Y面平行的面方向上例如配置成锯齿格子状，而多个存储单元MC在X方向、Y方向及Z方向上三维地配置。也就是说，积层体15与存储单元阵列100重叠配置。
本实施方式的半导体存储装置能够电自由地进行数据的删除、写入，即使切断电源也能够保存存储内容。
参照图5A及图5B，对实施方式的存储单元MC的示例进行说明。
图5A及图5B是实施方式的柱状部CL的一部分的放大示意性剖视图。
存储单元MC例如为电荷捕捉型，具有电极层WL、存储器膜30、信道体20及芯绝缘膜50。
信道体20作为存储单元MC中的信道而发挥功能，电极层WL作为存储单元MC的控制栅极而发挥功能。电荷储存膜32作为储存从信道体20注入的电荷的数据存储层而发挥功能。也就是说，在信道体20与各电极层WL的交叉部分，形成着控制栅极包围信道的周围的构造的存储单元MC。
存储器膜30例如具有区块绝缘膜35、电荷储存膜32及隧道绝缘膜31。区块绝缘膜35接于电极层WL，隧道绝缘膜31接于信道体20，在区块绝缘膜35与隧道绝缘膜31之间配置着电荷储存膜32。
区块绝缘膜35防止储存在电荷储存膜32的电荷向电极层WL扩散。
电荷储存膜32具有多个捕获电荷的捕获位置(trap site)，例如包含氮化硅膜。
隧道绝缘膜31在从信道体20对电荷储存膜32注入电荷时，或储存在电荷储存膜32的电荷向信道体20扩散时，成为电位障壁。隧道绝缘膜31例如为氧化硅膜。
或者，也可以使用由一对氧化硅膜夹着氮化硅膜的构造的积层膜(ONO膜)作为隧道绝缘膜31。当使用ONO膜作为隧道绝缘膜31时，与氧化硅膜的单层相比，能够以低电场进行删除动作。
此外，例如如图5B所示，电极层WL也可以具有与绝缘部40及区块绝缘膜35相接的绝缘膜40i。绝缘部40例如也可以包含与多个第2层60b及多个第4层45b相同的材料。
参照图6～图12，对本实施方式的半导体存储装置的制造方法的示例进行说明。
如图6所示，在周边电路2及中间部4的衬底10上形成着绝缘膜80。其后，形成贯通绝缘膜80而到达衬底10的沟槽，在沟槽内分别形成绝缘部41、51(第1绝缘部、第2绝缘部)。绝缘部41、51例如包含氧化硅膜。
在Y方向上，绝缘部41的宽度W1大于绝缘部51的上表面的宽度W2。绝缘部41的上表面例如形成为比绝缘部51的上表面低。通过例如绝缘膜41、51的加工、及伴随栅极电极52的形成的加工，而使绝缘部41的上表面后退。
在周边电路2的衬底10上，隔着绝缘膜80而形成栅极电极52。在中间部4的绝缘部41上形成栅极电极42。
在栅极电极52与绝缘部51之间的衬底10上，形成半导体部54。栅极电极52的上表面高于栅极电极42的上表面。栅极电极52被一对半导体部54夹着。一对半导体部54中的例如一个包含n型杂质，另一个包含p型杂质。
在绝缘部41、51上、栅极电极42、52上及半导体部54上，形成绝缘层81、82。在绝缘层81、82上形成绝缘膜55～58。
绝缘膜55例如用作下述形成接触部53时的终止膜。绝缘膜56例如用作下述去除形成在周边电路2的积层体时的终止膜。绝缘膜57例如用作下述去除下层部15s的上表面时的终止膜。绝缘膜58例如用作下述去除形成在周边电路2的下层部15s时的终止膜。绝缘膜55～58例如包含氧化硅膜及氮化硅膜的任一个。
接着，去除形成在存储单元部1的衬底10上的绝缘膜55～58等。由此，绝缘膜80露出。
存储单元部1的绝缘膜80部以成为所期望的厚度的方式形成绝缘膜99，在其上形成积层体15的下层部15s。下层部15s是交替地形成多个第3层45a及多个第4层45b。下层部15s的最上层的上表面例如与周边电路2的绝缘膜57的上表面形成在同一平面上。
此时，下层部15s也一体形成在周边电路2、中间部4及划线3的绝缘膜58上。另外，以图1A所示的划线3为边界，形成多个所述存储单元部1、周边电路2及中间部4。
如图7所示，去除形成在周边电路2、划线3及中间部4的绝缘膜55上的下层部15s。此时，例如绝缘膜58用作去除下层部15s时的终止膜。
在存储单元部1的下层部15s的侧面形成阶梯形状，在阶梯形状的周边形成绝缘膜。此时，例如绝缘膜57用作使阶梯形状及绝缘膜的上表面平坦化时的终止膜，在该平坦化时去除绝缘膜58。然后，在平坦化后去除绝缘膜57。
其后，在绝缘膜56上一体形成各积层体45、60。在各积层体45、60交替形成多个第3层45a(第1层60a)及多个第4层45b(第2层60b)。在下层部15s上交替形成多个第3层45a及多个第4层45b，从而形成积层体15。积层体45的最上层低于各积层体15、60的最上层。
如图8所示，在各积层体15、60上形成抗蚀剂91。抗蚀剂91一体形成在各积层体15、45、60上。其后，例如使用PEP法(Photo Engraving Process，照相雕刻法)去除抗蚀剂91的一部分，在积层体15、60上的一部分保留抗蚀剂91。
接着，去除各积层体15、45、60的上层的一部分。例如使用RIE法(ReactiveIonEtching，反应性离子蚀刻)，去除各积层体15、45、60的各层45a、45b、60a、60b。
此时，形成着抗蚀剂91的部分的积层体15、60未被去除而被保留。因此，形成着抗蚀剂91的部分的积层体15、60的积层数多于未形成抗蚀剂91的部分的积层体15、40、60的积层数。
如图9所示，去除抗蚀剂91后，在各积层体15、45、60上形成抗蚀剂92。抗蚀剂92一体形成在各积层体15、45、60上。其后，例如使用PEP法而去除抗蚀剂92的一部分，在各积层体15、45、60上的一部分保留抗蚀剂92。此时，抗蚀剂92覆盖各积层体15、60的积层数多的部分。
如图10所示，去除各积层体15、45、60的上层的一部分。例如使用RIE法，将各积层体15、45、60的各层45a、45b、60a、60b分别各去除一层。此时，形成着抗蚀剂92的部分的积层体15、45、60未被去除而被保留。
其后，例如去除抗蚀剂92的侧面(细化)。由此，被抗蚀剂92覆盖的积层体15、45、60的上表面露出。然后，去除包含露出的上表面的各积层体15、45、60的上层的一部分。例如使用RIE法，将各积层体15、45、60的各层45a、45b、60a、60b分别各去除一层。
实施多次去除所述抗蚀剂92的侧面及去除各积层体15、45、60的操作。由此，使各积层体15、45、60的端部形成阶梯形状。此外，所述实施次数为任意。图2所示的积层体45的积层数取决于所述步骤的实施次数。
如图11所示，去除形成在各积层体15、45、60上的抗蚀剂92。其后，在各积层体15、45、60上，一体形成抗蚀剂。例如使用PEP法而去除抗蚀剂的一部分，在积层体15、60上的一部分保留抗蚀剂。完全去除积层体45上的抗蚀剂。
接着，例如使用RIE法而去除各积层体15、45、60的上层的一部分。其后，去除抗蚀剂的侧面。
通过反复进行多次所述步骤，而在周边电路2使绝缘膜56露出。积层体45的积层数少于各积层体15、60的积层数。各积层体15、45、60各自分开。
如图12所示，在绝缘膜56上及各积层体15、45、60上形成绝缘层83。绝缘层83一体形成在存储单元部1、周边电路2、划线3及中间部4。作为绝缘层83，例如包含氧化硅膜。
形成在中间部4的绝缘层83的上表面高于形成在周边电路2的绝缘层83的上表面，且低于形成在存储单元部1及划线3的绝缘层83的上表面。
其后，如图2所示，绝缘层83的上表面例如使用CMP法(Chemical MechanicalPolish，化学机械抛光)与蚀刻法而被平坦化。此外，积层体15、60的最上层膜在蚀刻时被去除。
接着，将层间膜沉积(deposit)，形成图4的柱状部CL。其后，去除积层体15的多个第3层45a，形成多个电极层WL(替换处理(replace process))。
此时，多个电极层WL例如包含金属，包含与第3层45a不同的材料。其后，如图2所示，在周边电路2形成接点，形成图4所示的位线BL等，从而形成本实施方式的半导体存储装置。此外，形成所述构成后，通过以划线3为边界进行切割，而形成图1A所示的构成的半导体存储装置。由此，能够一次形成多个半导体存储装置。
对本实施方式的效果进行说明。
根据本实施方式，积层体45配置在栅极电极42上。栅极电极42配置在绝缘部41上。形成在绝缘部41之上的栅极电极42的上表面低于形成在衬底面10上的栅极电极52的上表面。积层体45的积层数少于各积层体15、60的积层数。从Z方向观察，积层体45与栅极电极42及绝缘部41重叠，与晶体管Tr分开。由此，配置在积层体45上的绝缘层83的上表面的平坦性提升。
例如，存在未在栅极电极42上配置积层体45的情况。此时，配置在栅极电极42上的绝缘层83的上表面低于配置在存储单元部1、周边电路2及划线3的绝缘层83的上表面。也就是说，配置在绝缘部41上的绝缘层83的上表面低于配置在绝缘部41上以外的绝缘层83的上表面。绝缘层83的上表面的低的部分例如在XY平面内扩展几微米～几十微米。因此，在对绝缘层83的上表面进行加工的步骤中，有可能会导致绝缘层83的上表面的平坦性变差。由此，例如在配线步骤等光刻步骤中，可能产生因散焦引起的电路短路或开路、金属材料残留在绝缘层83的上表面的低的部分等问题。
进而，在将邻接于中间部4的栅极电极(虚拟栅极)新配置在衬底面10上的情况下，可能产生芯片面积大幅扩大的问题。
相对于此，本实施方式通过在栅极电极42上配置积层体45，而能够将积层体45上的绝缘层83的上表面形成得较高。因此，容易实现绝缘层83的上表面的平坦化。由此，能够不扩大芯片面积而解决所述因散焦引起的电路短路等问题。
除所述以外，根据本实施方式，积层体15的多个电极层WL包含与第3层45a不同的材料。另外，第3层45a包含与第1层60a相同的材料，第4层45b包含与第2层60b相同的材料。因此，积层体45可通过与积层体60相同的步骤形成，从而能够不增加步骤数而提升绝缘层83的上表面的平坦性。
(第2实施方式)
参照图13，对本实施方式的半导体存储装置的构成的示例进行说明。
图13是本实施方式的半导体存储装置的示意性剖视图。
本实施方式与所述实施方式的主要差异是积层体45的构成。因此，对于与所述实施方式相同的部分省略说明。
如图13所示，积层体45与各积层体15、60的一部分一体配置。积层体45例如与不与接触部连接的部分的积层体15一体配置。
配置在各积层体15、60之间的积层体45不具有阶梯形状。在各积层体15、60中，比与积层体45一体配置的层更上的层具有阶梯形状。
积层体45的最上层的上表面低于各积层体15、60的最上层的上表面。
在积层体15的与积层体45相连的层中，多个电极层WL与第3层45a相接。另外，第4层45b配置在多个电极层WL之间，从积层体45至积层体15一体配置。在积层体45的未图示的形成着存储单元MC的部分，配置着电极层WL及绝缘部40。例如，在积层体45也可以代替第3层45a而配置电极层WL。
参照图14～图19，对本实施方式的半导体存储装置的制造方法的示例进行说明。
与所述实施方式的制造方法同样地，如图6～图8所示，在周边电路2及中间部4的衬底10形成沟槽，在沟槽内分别形成绝缘部41、51。
在周边电路2的衬底10上，隔着绝缘膜80而形成栅极电极52。在中间部4的绝缘部41上，形成栅极电极42。
在栅极电极52与绝缘部51之间的衬底10上，形成半导体部54。栅极电极52被一对半导体部54夹着。
在绝缘部41、51上、栅极电极42、52上及半导体部54上形成绝缘层81、82。在绝缘层81、82上形成绝缘膜55～58。
接着，去除形成在存储单元部1的衬底10上的绝缘膜55～58等。由此，绝缘膜80露出。
存储单元部1的绝缘膜80以成为所期望的厚度的方式形成绝缘膜99，在其上形成积层体15的下层部15s。此时，下层部15s也一体形成在周边电路2、中间部4及划线3的绝缘膜58上。
接着，去除形成在周边电路2、划线3及中间部4的绝缘膜58上的下层部15s。然后，在存储单元部1的下层部15s的侧面形成阶梯形状。其后，与第1实施方式同样地，在绝缘膜55上一体形成各积层体45、60。在下层部15s上形成积层体15。
接着，在各积层体15、45、60上一体形成抗蚀剂91。其后，例如使用PEP法而去除抗蚀剂91的一部分，在积层体60上的一部分保留抗蚀剂91。
接着，去除各积层体15、45、60的上层的一部分。例如使用RIE法，将各积层体15、45、60的各层45a、45b、60a、60b分别各去除一层。
此时，形成着抗蚀剂91的部分的积层体15、60未被去除而被保留。因此，形成着抗蚀剂91的部分的积层体15、60的积层数多于未形成抗蚀剂91的部分的积层体15、40、60的积层数。积层体45的上表面低于未形成抗蚀剂91的部分的积层体15、60的上表面。
如图14所示，去除抗蚀剂91后，在各积层体15、60上及其间的积层体45上形成抗蚀剂92。抗蚀剂92一体形成在各积层体15、45、60上后，例如使用PEP法去除抗蚀剂92的一部分，在积层体15、60上保留抗蚀剂92。此时，抗蚀剂92覆盖各积层体15、60及其间的积层体45上的积层数多的部分。
如图15所示，去除积层体45的上层的一部分。例如使用RIE法，将积层体45的各层45a、45b分别各去除一层。
其后，如图16，例如去除抗蚀剂92的侧面。由此，被抗蚀剂92覆盖的积层体45的上表面露出。然后，去除包含露出的上表面的积层体45的上层的一部分。例如使用RIE法，将积层体45的各层45a、45b分别各去除一层。
实施多次所述去除抗蚀剂92的侧面及去除积层体45的操作。由此，积层体45的端部形成阶梯形状。此时，被抗蚀剂92覆盖的部分未形成阶梯。此后，去除抗蚀剂92。
如图17所示，在各积层体15、60上形成抗蚀剂93。抗蚀剂93一体形成在各积层体15、45、60上后，例如使用PEP法而去除抗蚀剂93的一部分，在各积层体15、60上的一部分保留抗蚀剂93。此时，抗蚀剂93覆盖各积层体15、60上及其间的积层体45上的积层数多的部分。
然后，去除各积层体15、45、60的上层的一部分。例如使用RIE法，将各积层体15、45、60的各层45a、45b、60a、60b分别各去除一层。
其后，例如去除抗蚀剂93的侧面。由此，被抗蚀剂93覆盖的各积层体15、45、60的上表面露出。然后，去除包含露出的上表面的各积层体15、45、60的上层的一部分。例如使用RIE法，将各积层体15、45、60的各层45a、45b、60a、60b分别各去除一层。
实施多次所述去除抗蚀剂93的侧面及去除各积层体15、45、60的操作。由此，各积层体15、60的端部形成阶梯形状。此时，由于积层体45维持与各积层体15、60一体形成的状态，因此在积层体45未形成阶梯形成。其后，去除抗蚀剂93。
如图18所示，通过反复进行多次所述步骤，而在周边电路2露出绝缘膜56。
形成在存储单元部1与周边电路2之间的积层体45例如具有阶梯形状。形成在存储单元部1与划线3之间的积层体45与各积层体15、60一体形成。积层体45的积层数少于各积层体15、60的积层数。
如图19所示，在绝缘膜56上及各积层体15、45、60上形成绝缘层83。绝缘层83一体形成在存储单元部1、周边电路2、划线3及中间部4。
形成在中间部4的绝缘层83的上表面高于形成在周边电路2的绝缘层83的上表面，且低于形成在存储单元部1及划线3的绝缘层83的上表面。
其后，如图13所示，绝缘层83的上表面例如使用CMP法与蚀刻而被平坦化。此外，积层体15、60的最上层膜在蚀刻时被去除。其后，沉积层间膜，形成图4的柱状部CL。
其后，去除积层体15的多个第3层45a的一部分，形成多个电极层WL。
此时，多个电极层WL例如包含金属，且包含与多个第3层45a不同的材料。也就是说，积层体15包含与积层体45不同的材料。
其后，形成接点，形成图4所示的位线BL等，从而形成本实施方式的半导体存储装置。
对本实施方式的效果进行说明。
根据本实施方式，与所述实施方式同样地，中间部4的积层体45配置在栅极电极42上。栅极电极42配置在绝缘部41上。形成在绝缘部41之上的栅极电极42的上表面低于形成在衬底面10的栅极电极52的上表面。积层体45的高度低于各积层体15、60的高度。由此，配置在积层体45上的绝缘层83的上表面的平坦性提升。
进而，根据本实施方式，积层体45与各积层体15、60一体配置。由此，能够容易进行形成积层体45的步骤。进而，能够抑制绝缘层83的上表面的高度的不均，进一步提升绝缘层83的上表面的平坦性。
对本发明的若干个实施方式进行了说明，但这些实施方式是作为示例而提出的，并不意在限定发明的范围。这些新颖的实施方式能够以其他各种方式实施，且能够在不脱离发明的主旨的范围内进行各种省略、置换、变更。这些实施方式及其变化包含在发明的范围或主旨中，且包含在权利要求书所记载的发明及其均等的范围内。
Claims (20)
1.一种半导体存储装置，其特征在于包括：
衬底、第1积层体、第2积层体及第3积层体，
该第1积层体配置在所述衬底上，且具有：
多个第1层，各自分开积层；及
多个第2层，配置在所述多个第1层之间；
该第2积层体配置在所述衬底上，具有比所述第1积层体的积层数多的积层数，且具有各自分开积层的电极层；
该第3积层体配置在所述第1积层体与所述第2积层体之间，具有比所述第1积层体的积层数少的积层数，且具有：
第3层，包含与所述多个第1层相同的材料；及
第4层，包含与所述多个第2层相同的材料且隔着所述第3层而与所述衬底分开。
2.根据权利要求1所述的半导体存储装置，其特征在于：所述第1积层体与划线重叠配置，且
所述第2积层体与存储单元阵列重叠配置。
3.根据权利要求1所述的半导体存储装置，其特征在于还包括：
第1绝缘部，配置在所述衬底与所述第3积层体之间；及
第1栅极电极，配置在所述第1绝缘部与所述第3积层体之间。
4.根据权利要求1所述的半导体存储装置，其特征在于：所述第1积层体与所述第3积层体一体配置。
5.根据权利要求4所述的半导体存储装置，其特征在于：所述第3层与所述多个电极层相接。
6.根据权利要求4所述的半导体存储装置，其特征在于：所述第4层配置在所述多个电极层之间，且从所述第3积层体至所述第2积层体一体配置。
7.根据权利要求1所述的半导体存储装置，其特征在于：所述第1积层体、第2积层体及所述第3积层体具有阶梯形状。
8.根据权利要求1所述的半导体存储装置，其特征在于：所述第3积层体的下表面高于配置在所述第2积层体之下的所述衬底的上表面。
9.根据权利要求1所述的半导体存储装置，其特征在于：所述第3积层体的下表面低于所述第1积层体的下表面，且高于所述第2积层体的下表面。
10.根据权利要求1所述的半导体存储装置，其特征在于还包括绝缘层，所述绝缘层一体配置在所述第1积层体上、所述第2积层体上及所述第3积层体上，且
所述第3积层体上的所述绝缘层的上表面与所述第1积层体的所述绝缘层的上表面及所述第2积层体的所述绝缘层的上表面成为同一平面。
11.根据权利要求3所述的半导体存储装置，其特征在于：
还包括配置在所述衬底上的晶体管，且
所述晶体管具有：
第2栅极电极，配置在所述衬底上；
第2绝缘部，配置在所述衬底上，且邻接于所述第2栅极电极；及
半导体部，配置在所述第2栅极电极与所述第2绝缘部之间的所述衬底上。
12.根据权利要求11所述的半导体存储装置，其特征在于：所述第1栅极电极的上表面低于所述第2栅极电极的上表面。
13.根据权利要求11所述的半导体存储装置，其特征在于：从所述第1积层体的积层方向观察，所述第3积层体与所述第1栅极电极重叠，与所述晶体管分开。
14.根据权利要求11所述的半导体存储装置，其特征在于：所述第3积层体配置在所述第2积层体与所述晶体管之间。
15.根据权利要求11所述的半导体存储装置，其特征在于：所述第3积层体的下表面高于所述第2栅极电极的上表面。
16.根据权利要求11所述的半导体存储装置，其特征在于：还包括绝缘层，所述绝缘层一体配置在所述第3积层体上及所述晶体管上，且
所述第3积层体上的所述绝缘层的上表面与所述晶体管上的绝缘层的上表面成为同一平面。
17.根据权利要求11所述的半导体存储装置，其特征在于：在相对于所述第1积层体的积层方向相交的第1方向上，所述第1绝缘部的宽度大于所述第2绝缘部的宽度。
18.根据权利要求1所述的半导体存储装置，其特征在于：所述第2积层体具有多个绝缘部，所述多个绝缘部包含与所述多个第2层及所述第4层相同的材料。
19.根据权利要求1所述的半导体存储装置，其特征在于：
所述第2积层体具有：
半导体膜，配置在所述第2积层体内，且沿所述多个电极层的积层方向延伸；及
电荷储存膜，配置在所述多个电极层与所述半导体膜之间。
20.一种半导体存储装置的制造方法，其特征在于包括如下步骤：
在衬底上形成第1绝缘部及第2绝缘部；
在所述第1绝缘部上及邻接于所述第2绝缘部的衬底形成第1栅极电极及第2栅极电极；
在所述第1栅极电极上、所述第2栅极电极上及所述衬底上，一体形成多个第3层及多个第4层；
将所述多个第3层及所述多个第4层加工成阶梯状，在所述第1栅极电极上形成第3积层体，且在所述衬底上形成比所述第3积层体积层数多的第2积层体，去除形成在所述第2栅极电极上的所述多个第3层及所述多个第4层；
在所述第2积层体上、所述第3积层体上及所述第2栅极电极上形成绝缘层；及
使所述绝缘层的上表面平坦。
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Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9991280B2 (en) * | 2016-02-17 | 2018-06-05 | Sandisk Technologies Llc | Multi-tier three-dimensional memory devices containing annular dielectric spacers within memory openings and methods of making the same |
| US9853052B1 (en) | 2016-09-16 | 2017-12-26 | Toshiba Memory Corporation | Semiconductor device and method for manufacturing same |
| JP2018142654A (ja) * | 2017-02-28 | 2018-09-13 | 東芝メモリ株式会社 | 半導体装置及びその製造方法 |
| KR102632482B1 (ko) | 2018-04-09 | 2024-02-02 | 삼성전자주식회사 | 수직형 메모리 장치 및 그 제조 방법 |
| WO2020031265A1 (ja) * | 2018-08-07 | 2020-02-13 | キオクシア株式会社 | 半導体記憶装置 |
| JP7288300B2 (ja) | 2018-08-17 | 2023-06-07 | キオクシア株式会社 | 半導体基板および半導体装置 |
| JP2021039965A (ja) * | 2019-08-30 | 2021-03-11 | キオクシア株式会社 | 半導体記憶装置および半導体記憶装置の製造方法 |
| JP2021048249A (ja) * | 2019-09-18 | 2021-03-25 | キオクシア株式会社 | 半導体装置およびその製造方法 |
| JP2022133153A (ja) | 2021-03-01 | 2022-09-13 | キオクシア株式会社 | 半導体装置およびその製造方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1449586A (zh) * | 2001-01-30 | 2003-10-15 | 株式会社日立制作所 | 半导体集成电路器件及其制造方法 |
| CN1582481A (zh) * | 2001-11-09 | 2005-02-16 | 薄膜电子有限公司 | 存储结构的电极、方法和设备 |
| CN1655340A (zh) * | 2004-02-10 | 2005-08-17 | 株式会社瑞萨科技 | 半导体存储器件及其制造方法 |
| CN1905199A (zh) * | 2005-07-29 | 2007-01-31 | 三星电子株式会社 | 具有提高孔径比的阵列基板及其制造方法、以及显示装置 |
| CN101169966A (zh) * | 2006-10-24 | 2008-04-30 | 松下电器产业株式会社 | 半导体存储装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5364336B2 (ja) * | 2008-11-04 | 2013-12-11 | 株式会社東芝 | 半導体記憶装置 |
| JP5330017B2 (ja) | 2009-02-17 | 2013-10-30 | 株式会社東芝 | 不揮発性半導体記憶装置、及びその製造方法 |
| US20120168858A1 (en) | 2010-12-30 | 2012-07-05 | Hynix Semiconductor Inc. | Non-volatile memory device and method of fabricating the same |
| KR101721117B1 (ko) * | 2011-03-15 | 2017-03-29 | 삼성전자 주식회사 | 반도체 소자의 제조 방법 |
| KR20130072522A (ko) | 2011-12-22 | 2013-07-02 | 에스케이하이닉스 주식회사 | 3차원 불휘발성 메모리 소자 및 그 제조 방법 |
| KR102003529B1 (ko) * | 2012-08-22 | 2019-07-25 | 삼성전자주식회사 | 적층된 전극들을 형성하는 방법 및 이를 이용하여 제조되는 3차원 반도체 장치 |
| US9401309B2 (en) * | 2014-08-26 | 2016-07-26 | Sandisk Technologies Llc | Multiheight contact via structures for a multilevel interconnect structure |
| US9236392B1 (en) * | 2014-08-26 | 2016-01-12 | Sandisk Technologies Inc. | Multiheight electrically conductive via contacts for a multilevel interconnect structure |
| US20160315096A1 (en) * | 2015-04-24 | 2016-10-27 | Kabushiki Kaisha Toshiba | Semiconductor memory device and semiconductor wafer |
-
2016
- 2016-02-22 US US15/049,279 patent/US10199386B2/en not_active Expired - Fee Related
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1449586A (zh) * | 2001-01-30 | 2003-10-15 | 株式会社日立制作所 | 半导体集成电路器件及其制造方法 |
| CN1582481A (zh) * | 2001-11-09 | 2005-02-16 | 薄膜电子有限公司 | 存储结构的电极、方法和设备 |
| CN1655340A (zh) * | 2004-02-10 | 2005-08-17 | 株式会社瑞萨科技 | 半导体存储器件及其制造方法 |
| CN1905199A (zh) * | 2005-07-29 | 2007-01-31 | 三星电子株式会社 | 具有提高孔径比的阵列基板及其制造方法、以及显示装置 |
| CN101169966A (zh) * | 2006-10-24 | 2008-04-30 | 松下电器产业株式会社 | 半导体存储装置 |
Also Published As
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