JP6791793B2 - 半導体の製造方法及び半導体 - Google Patents
半導体の製造方法及び半導体 Download PDFInfo
- Publication number
- JP6791793B2 JP6791793B2 JP2017061302A JP2017061302A JP6791793B2 JP 6791793 B2 JP6791793 B2 JP 6791793B2 JP 2017061302 A JP2017061302 A JP 2017061302A JP 2017061302 A JP2017061302 A JP 2017061302A JP 6791793 B2 JP6791793 B2 JP 6791793B2
- Authority
- JP
- Japan
- Prior art keywords
- block
- blocks
- unit
- wiring
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims description 115
- 238000004519 manufacturing process Methods 0.000 title claims description 85
- 239000004020 conductor Substances 0.000 claims description 70
- 239000012212 insulator Substances 0.000 claims description 67
- 238000005530 etching Methods 0.000 claims description 43
- 238000009413 insulation Methods 0.000 claims description 42
- 238000010586 diagram Methods 0.000 claims description 10
- 229920002120 photoresistant polymer Polymers 0.000 description 35
- 238000000034 method Methods 0.000 description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000005498 polishing Methods 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 238000010894 electron beam technology Methods 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- PCTMTFRHKVHKIS-BMFZQQSSSA-N (1s,3r,4e,6e,8e,10e,12e,14e,16e,18s,19r,20r,21s,25r,27r,30r,31r,33s,35r,37s,38r)-3-[(2r,3s,4s,5s,6r)-4-amino-3,5-dihydroxy-6-methyloxan-2-yl]oxy-19,25,27,30,31,33,35,37-octahydroxy-18,20,21-trimethyl-23-oxo-22,39-dioxabicyclo[33.3.1]nonatriaconta-4,6,8,10 Chemical compound C1C=C2C[C@@H](OS(O)(=O)=O)CC[C@]2(C)[C@@H]2[C@@H]1[C@@H]1CC[C@H]([C@H](C)CCCC(C)C)[C@@]1(C)CC2.O[C@H]1[C@@H](N)[C@H](O)[C@@H](C)O[C@H]1O[C@H]1/C=C/C=C/C=C/C=C/C=C/C=C/C=C/[C@H](C)[C@@H](O)[C@@H](C)[C@H](C)OC(=O)C[C@H](O)C[C@H](O)CC[C@@H](O)[C@H](O)C[C@H](O)C[C@](O)(C[C@H](O)[C@H]2C(O)=O)O[C@H]2C1 PCTMTFRHKVHKIS-BMFZQQSSSA-N 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
Images
Landscapes
- Photosensitive Polymer And Photoresist Processing (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
2、5、8、11、14、17 絶縁体
3、6、9、12、15、18 フォトレジスト
4、16、19、20 導電体
7 配線層
13 配線ユニット
31、35、39、61、63、64、66 絶縁体
32、34、36、38、40、42 フォトレジスト
33、37、41、83、86、89 導電体
45 傾斜面
51、52、53 ブロック
62、65、67、68、69 フォトレジスト
71、81、84、87 絶縁体
75、77 電極
76、78 リード
79 誘電体
82、85、88、92、95、98 領域
91、94、97 絶縁体
93、96、99 導電体
Claims (13)
- 複数面により所定形状に形成されたブロックを互いに面接触により隣接させて並べ、また、前記ブロックの少なくとも一部を高さ方向に前記ブロックの高さの1/N(Nは正の実数)積み上げて、配線ユニットまたは絶縁ユニットを設計し、
前記設計された絶縁ユニットを1層分の絶縁層として生成する絶縁層生成工程と、
前記1層分の絶縁層が生成された後に、前記設計された配線ユニットを1層分の配線層として生成する配線層生成工程と
を備えることを特徴とする半導体製造方法。 - 前記絶縁層生成工程では、絶縁体の堆積を行い、堆積された絶縁体にマスクパターンを用いて露光を行い、露光後にエッチングを行い、
前記配線層生成工程では、前記エッチング後に導電体を堆積し、前記堆積された導電体を研磨する
ことを特徴とする請求項1に記載の半導体製造方法。 - 前記ブロックを1種または複数種の所定形状としたことを特徴とする請求項1に記載の半導体製造方法。
- 高さ方向の積み上げでは、ある段に用いたブロックに対し、次段において同じ形状のブロックを逆さにして積み上げることを特徴とする請求項1乃至3のいずれか1項に記載の半導体製造方法。
- 前記ブロックの高さと同じ寸法までエッチングを行うフルエッチングと、前記ブロックの高さの2分の1の寸法までエッチングを行うハーフエッチングとを用いることを特徴とする請求項1乃至4のいずれか1項に記載の半導体製造方法。
- 前記ブロックの形状を、正六角柱、角錐台としたことを特徴とする請求項1乃至5のいずれか1項に記載の半導体製造方法。
- 前記ブロックの高さ方向の間隙と、前記ブロックの横方向の間隙とに、絶縁壁を設ける工程を備えることを特徴とする請求項1乃至6のいずれか1項に記載の半導体製造方法。
- 高さ方向に連続する配線に関わる導体により構成された導体部位の高さ方向の寸法が、
複数面により所定形状に形成されたブロックを互いに面接触により隣接させて並べ、また、前記ブロックの少なくとも一部を高さ方向に前記ブロックの高さの1/N(Nは正の実数)積み上げて、配線ユニットを形成した場合における、高さ方向に連続する配線ユニットの高さ方向の寸法であり、
高さ方向に連続する絶縁に関わる絶縁体により構成された絶縁部位との高さ方向の寸法が、
前記ブロックを互いに面接触により隣接させて並べ、また、前記ブロックの少なくとも一部を高さ方向に前記ブロックの高さの1/N(Nは正の実数)積み上げて、絶縁ユニットを形成した場合における、高さ方向に連続する絶縁ユニットの高さ方向の寸法である
ことを特徴とする半導体。 - 断面図を、設計した配線ユニットまたは絶縁ユニットの前記ブロックを用いた図で表した場合に、前記ブロックは、その側方に傾斜面を有し、前記導体部位または前記絶縁部位における断面図において、上下段に前記ブロックが前記傾斜面によって接した状態で連結された部位を有することを特徴とする請求項8に記載の半導体。
- 前記設計した配線ユニットまたは絶縁ユニットの前記ブロックを用いた図で表した場合に、前記ブロックが1種または複数種の所定形状であることを特徴とする請求項8または9に記載の半導体。
- 前記設計した配線ユニットまたは絶縁ユニットの前記ブロックを用いた図で表した場合に、高さ方向の積み上げでは、ある段に用いたブロックに対し、次段において同じ形状のブロックを逆さにして積み上げるようにして前記導体部位または前記絶縁部位が構成されることを特徴とする請求項8乃至10のいずれか1項に記載の半導体。
- 前記設計した配線ユニットまたは絶縁ユニットの前記ブロックを用いた図で表した場合に、前記ブロックの形状を、正六角柱、角錐台としたことを特徴とする請求項8乃至11のいずれか1項に記載の半導体。
- 前記設計した配線ユニットまたは絶縁ユニットの前記ブロックを用いた図で表した場合に、前記ブロックの高さ方向の間隙と、前記ブロックの横方向の間隙とに絶縁壁が設けられていることを特徴とする請求項8乃至12のいずれか1項に記載の半導体。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017061302A JP6791793B2 (ja) | 2017-03-27 | 2017-03-27 | 半導体の製造方法及び半導体 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017061302A JP6791793B2 (ja) | 2017-03-27 | 2017-03-27 | 半導体の製造方法及び半導体 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2018164027A JP2018164027A (ja) | 2018-10-18 |
JP6791793B2 true JP6791793B2 (ja) | 2020-11-25 |
Family
ID=63860288
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017061302A Active JP6791793B2 (ja) | 2017-03-27 | 2017-03-27 | 半導体の製造方法及び半導体 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6791793B2 (ja) |
-
2017
- 2017-03-27 JP JP2017061302A patent/JP6791793B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2018164027A (ja) | 2018-10-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN109346471B (zh) | 形成三维存储器的方法以及三维存储器 | |
CN109742083B (zh) | 三维存储器及其制造方法 | |
TW202005000A (zh) | 三維記憶體件中的階梯形成 | |
CN107180834B (zh) | 半导体存储装置及其制造方法 | |
JPWO2020117978A5 (ja) | ||
EP3240028B1 (en) | Contact pad structure and method for fabricating the same | |
KR20110015338A (ko) | 수직채널형 비휘발성 메모리 소자 제조 방법 | |
CN110534517B (zh) | 集成电路存储器及其形成方法、半导体集成电路器件 | |
JP2005528784A (ja) | 集積キャパシタンス構造を備える半導体素子、ならびにその製造方法 | |
TW202025463A (zh) | 一種三維有接面半導體記憶體元件及其製造方法 | |
US20220310326A1 (en) | Capacitor | |
US20210257382A1 (en) | Multi-division staircase structure of three-dimensional memory device and method for forming the same | |
US20080237806A1 (en) | Through-electrode and semiconductor device | |
US6368514B1 (en) | Method and apparatus for batch processed capacitors using masking techniques | |
JP6791793B2 (ja) | 半導体の製造方法及び半導体 | |
US20200335509A1 (en) | Semiconductor structure and method forming the same | |
TWI483385B (zh) | 半導體結構製造方法及製成之結構 | |
TW201316457A (zh) | 記憶體及其製作方法 | |
CN111029340B (zh) | 一种三维存储器及其制备方法、一种光刻掩膜版 | |
JP2018160532A (ja) | 半導体記憶装置及びその製造方法 | |
US9508645B1 (en) | Contact pad structure | |
KR100326493B1 (ko) | 스택형 전극을 가진 dram 커패시터 및 그 제조 방법 | |
TWI626732B (zh) | 具隔離擬置圖案之三維半導體元件 | |
TWI637492B (zh) | 半導體結構及其形成方法 | |
JP2005197707A (ja) | 半導体素子のダミー層及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20191021 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20191021 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20200731 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20200818 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20201019 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20201104 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20201105 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6791793 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |