CN109742083B - 三维存储器及其制造方法 - Google Patents
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Abstract
本发明涉及半导体制造技术领域，尤其涉及一种三维存储器及其制造方法。所述三维存储器包括存储区域，所述存储区域包括至少一个块存储区；所述块存储区包括：第一栅线隔槽，沿第一方向延伸，用于将所述块存储区划分为多个指存储区；第二栅线隔槽，沿与所述第一方向垂直的第二方向延伸，且与所述第一栅线隔槽连接，以平衡所述块存储区内部的应力分布。本发明解决了三维存储器内部应力分布不平衡的问题，改善了三维存储器的性能。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种三维存储器及其制造方法。
背景技术
随着平面型闪存存储器的发展，半导体的生产工艺取得了巨大的进步。但是最近几年，平面型闪存的发展遇到了各种挑战：物理极限、现有显影技术极限以及存储电子密度极限等。在此背景下，为解决平面闪存遇到的困难以及追求更低的单位存储单元的生产成本，各种不同的三维(3D)闪存存储器结构应运而生，例如3D NOR(3D或非)闪存和3D NAND(3D与非)闪存。
其中，3D NAND存储器以其小体积、大容量为出发点，将储存单元采用三维模式层层堆叠的高度集成为设计理念，生产出高单位面积存储密度，高效存储单元性能的存储器，已经成为新兴存储器设计和生产的主流工艺。
3D NAND存储器包括由层间绝缘层和栅极层交替堆叠形成的堆叠结构，所述堆叠结构包括核心区域以及围绕所述核心区域的台阶区域。所述核心区域包括一个或多个块存储区(Block)，所述块存储区包括多条栅线隔槽(Gate Line Slit，GLS)，以将所述块存储区划分为多个指存储区(Finger)。但是，当前三维存储器的结构中，栅线隔槽为贯穿所述堆叠结构沿且仅沿一个固定方向延伸，例如在XY平面内沿X轴方向延伸。这就使得块存储区内部X方向和Y方向的应力差值较大，导致三维存储器内部应力分布不平衡，不但影响后续制程的顺利进行，还会导致整个三维存储器性能的降低，进而影响了3D NAND存储器性能的稳定性。
因此，如何改善3D NAND存储器内部应力分布不平衡的问题，提高3D NAND存储器性能的稳定性，是目前亟待解决的技术问题。
发明内容
本发明提供一种三维存储器及其制造方法，用于解决现有的三维存储器内部存在应力分布不平衡的问题，以改善三维存储器的性能。
为了解决上述问题，本发明提供了一种三维存储器，包括存储区域，所述存储区域包括至少一个块存储区；所述块存储区包括：
第一栅线隔槽，沿第一方向延伸，用于将所述块存储区划分为多个指存储区；
第二栅线隔槽，沿与所述第一方向垂直的第二方向延伸，且与所述第一栅线隔槽连接，以平衡所述块存储区内部的应力分布。
优选的，所述块存储区包括沿所述第二方向平行排列的多条第一栅线隔槽；
沿所述第二方向排布的多条所述第二栅线隔槽与多条所述第一栅线隔槽一一对应连接，且相邻两条第二栅线隔槽之间具有一间隙。
优选的，所述指存储区包括沟道孔区和伪沟道孔区；
所述第二栅线隔槽位于所述伪沟道孔区内。
优选的，相邻两条所述第二栅线隔槽之间具有至少一伪沟道孔。
优选的，相邻两条所述第二栅线隔槽之间不具有伪沟道孔。
优选的，还包括：
第一阵列共源极，位于所述第一栅线隔槽内；
第二阵列共源极，位于所述第二栅线隔槽内。
优选的，所述第一阵列共源极包括连接部，用于电连接源极电压；
所述第二阵列共源极与所述连接部电连接。
优选的，所述第二栅线隔槽包括沿所述第一方向平行排列的多条第二子栅线隔槽；
多条所述第二子栅线隔槽均与所述第一栅线隔槽垂直连接。
优选的，所述第一栅线隔槽的宽度小于所述第二栅线隔槽。
为了解决上述问题，本发明还提供了一种三维存储器的制造方法，包括如下步骤：
提供一存储区域，所述存储区域包括至少一块存储区；
于所述块存储区内形成第一栅线隔槽和第二栅线隔槽，所述第一栅线隔槽沿第一方向延伸，用于将所述块存储区划分为多个指存储区；所述第二栅线隔槽沿与所述第一方向垂直的第二方向延伸，且与所述第一栅线隔槽连接，以平衡所述块存储区内部的应力分布。
优选的，于所述块存储区内形成第一栅线隔槽和第二栅线隔槽的具体步骤包括：
刻蚀所述块存储区，形成沿所述第二方向平行排列的多条所述第一栅线隔槽、并同时形成沿所述第二方向排布的多条所述第二栅线隔槽，多条所述第二栅线隔槽与多条所述第一栅线隔槽一一对应连接，且相邻两条第二栅线隔槽之间具有一间隙。
优选的，所述块存储区包括衬底以及位于所述衬底表面的堆叠结构，所述堆叠结构沿垂直于所述衬底的方向交替堆叠的层间绝缘层和牺牲层；于所述块存储区内形成第一栅线隔槽和第二栅线隔槽的具体步骤包括：
刻蚀所述堆叠结构，同时形成沿所述第一方向延伸并贯穿所述堆叠结构的第一栅线隔槽、沿所述第二方向延伸并贯穿所述堆叠结构的第二栅线隔槽以及位于相邻两条第一栅线隔槽之间的沟道孔和伪沟道孔。
优选的，相邻两条所述第二栅线隔槽之间具有至少一伪沟道孔。
优选的，相邻两条所述第二栅线隔槽之间不具有伪沟道孔。
优选的，还包括如下步骤：
填充导电材料于所述第一栅线隔槽和所述第二栅线隔槽内，形成位于所述第一栅线隔槽内的第一阵列共源极以及位于所述第二栅线隔槽内的第二阵列共源极。
优选的，所述第一阵列共源极包括连接部，用于电连接源极电压；
所述第二阵列共源极与所述连接部电连接。
优选的，所述第二栅线隔槽包括沿所述第一方向平行排列的多条第二子栅线隔槽；
多条所述第二子栅线隔槽均与所述第一栅线隔槽垂直连接。
优选的，所述第一栅线隔槽的宽度小于所述第二栅线隔槽。
本发明提供的三维存储器及其制造方法，通过在块存储区内设置相互垂直连接的第一栅线隔槽和第二栅线隔槽，且第一栅线隔槽沿第一方向延伸，以将所述块存储区划分为多个指存储区，第二栅线隔槽与第一栅线隔槽垂直连接，从而有效平衡了所述块存储区内部第一方向上和第二方向上的应力分布，解决了三维存储器内部应力分布不平衡的问题，改善了三维存储器的性能。
附图说明
附图1是本发明具体实施方式的实施例1中三维存储器内一个块存储区的俯视结构示意图；
附图2是本发明具体实施方式的实施例2中三维存储器内一个块存储区的俯视结构示意图；
附图3是本发明具体实施方式中三维存储器的制造方法流程图。
具体实施方式
下面结合附图对本发明提供的三维存储器及其制造方法的具体实施方式做详细说明。
实施例1
本具体实施方式提供了一种三维存储器，附图1是本发明具体实施方式的实施例1中三维存储器内一个块存储区的俯视结构示意图。如图1所示，本具体实施方式提供的三维存储器，包括存储区域，所述存储区域包括至少一个块存储区10；所述块存储区10包括：
第一栅线隔槽11，沿第一方向延伸，用于将所述块存储区10划分为多个指存储区13；
第二栅线隔槽12，沿与所述第一方向垂直的第二方向延伸，且与所述第一栅线隔槽11连接，以平衡所述块存储区10内部的应力分布。
具体来说，所述三维存储器包括衬底以及位于所述衬底上的堆叠结构，所述堆叠结构包括沿垂直于所述衬底的方向交替堆叠的层间绝缘层和栅极层。所述第一栅线隔槽11沿垂直于所述衬底的方向(即与所述X轴方向和Y轴方向垂直的Z轴方向)贯穿所述堆叠结构并沿X轴方向延伸，所述第二栅线隔槽12沿垂直于所述衬底的方向贯穿所述堆叠结构并沿Y轴方向延伸。从而减小了X轴方向与Y轴方向之间的应力差值，平衡了整个所述块存储区10内部的应力分布，为后续制程顺利、稳定的进行奠定了基础，改善了三维存储器的性能。本具体实施方式中所述的三维存储器可以是但不限于3D NAND存储器。
本具体实施方式中，所述第二栅线隔槽12对称分布于与其连接的所述第一栅线隔槽11的相对两侧，从而最大限度的平衡所述块存储区10内部的应力分布。
优选的，所述块存储区10包括沿所述第二方向平行排列的多条第一栅线隔槽11；
沿所述第二方向排布的多条所述第二栅线隔槽12与多条所述第一栅线隔槽11一一对应连接，且相邻两条第二栅线隔槽12之间具有一间隙。
优选的，所述指存储区13包括沟道孔区和伪沟道孔区；
所述第二栅线隔槽12位于所述伪沟道孔区内。
所述指存储区13包括沟道孔区和伪沟道孔区，所述沟道孔区包括多个沟道15，所述伪沟道孔区包括多个伪沟道孔14。所述沟道孔15与所述伪沟道孔均沿垂直于所述衬底的方向贯穿所述堆叠结构。所述沟道孔15内填充有导电材料，用于接收外部电信号；所述伪沟道孔14内可以填充与所述沟道孔15相同的材料，也可以填充绝缘材料，用于支撑所述堆叠结构。为了不影响所述沟道孔内电信号的传输，将所述第二栅线隔槽12设置于所述伪沟道孔区内。
可选的，相邻两条所述第二栅线隔槽12之间不具有沟道孔14。
可选的，相邻两条所述第二栅线隔槽12之间具有至少一伪沟道孔14。
具体来说，沿Y轴方向排布的多条所述第二栅线隔槽12通过所述间隙隔断，使得相邻的两条所述第二栅线隔槽12互不相连。为了简化制造工艺，在相邻两条所述第二栅线隔槽12之间设置至少一伪沟道孔14，通过所述伪沟道孔14实现相邻两条所述第二栅线隔槽12的隔断。
优选的，所述块存储区10还包括：
第一阵列共源极111，位于所述第一栅线隔槽11内；
第二阵列共源极121，位于所述第二栅线隔槽12内。
具体来说，填充导电材料于所述第一栅线隔槽11和所述第二栅线隔槽12，以分别形成第一阵列共源极111和第二阵列共源极121。多个沿所述第二方向(即Y轴方向)排布的所述第二阵列共源极121通过所述伪沟道孔14和/或绝缘材料层隔断，使得相邻两个所述第二阵列共源极121之间电性隔离，以避免相邻两条第一阵列共源极111之间短接。
优选的，所述第一阵列共源极111包括连接部16，用于电连接源极电压；
所述第二阵列共源极121与所述连接部16电连接。
具体来说，所述第一阵列共源极沿X轴方向延伸，并通过位于所述第一阵列共源极111中的连接部16接收源极电压信号。所述第二阵列共源极121自所述连接部16沿Y轴方向延伸，一方面可以平衡X轴方向与Y轴方向的应力分布；另一方面还可以增大所述源极电压与所述第一阵列共源极111的接触窗口，降低后续制程的对准难度，进一步简化了三维存储器的制造工艺。
优选的，所述第二栅线隔槽12包括沿所述第一方向平行排列的多条第二子栅线隔槽；
多条所述第二子栅线隔槽均与所述第一栅线隔槽垂直连接。
具体来说，如图1所示，所述第二栅线隔槽12包括沿X轴方向排列的多个第二子栅线隔槽，多个所述第二子栅线隔槽均与所述第一栅线隔槽11垂直连接，并向伪沟道孔区内部延伸，以进一步平衡所述三维存储器内部的应力分布。本具体实施方式中的每一所述第二子栅线隔槽均对称分布于所述第一栅线隔槽11的相对两侧。
在其他具体实施方式中，所述第二子栅线隔槽对称分布于所述第一栅线隔槽11两侧的部分不对称。
优选的，所述第一栅线隔槽11的宽度小于所述第二栅线隔槽12。
举例来说，当多个所述第二栅线隔槽12沿Y轴方向排列、且相邻两个所述第二栅线隔槽12之间具有一间隙时，一个所述第二栅线隔槽12的沿Y轴方向的长度小于一个所述第一栅线隔槽11沿X轴方向的长度。因此，通过将所述第二栅线隔槽12的宽度设置为大于所述第一栅线隔槽11，可以更加有助于减小X轴方向和Y轴方向的应力差距，进一步实现所述三维存储器内部应力分布的平衡。
在其他实施方式中，所述第一栅线隔槽11的宽度可以大于或者等于所述第二栅线隔槽12。
实施例2
附图2是本发明具体实施方式的实施例2中三维存储器内一个块存储区的俯视结构示意图。如图2所示，本实施例提供的三维存储器，包括存储区域，所述存储区域包括至少一个块存储区30；所述块存储区30包括：
第一栅线隔槽31，沿第一方向延伸，用于将所述块存储区30划分为多个指存储区33；
第二栅线隔槽32，沿与所述第一方向垂直的第二方向延伸，且与所述第一栅线隔槽31连接，以平衡所述块存储区30内部的应力分布。
本具体实施方式中所述第一栅线隔槽31沿X轴方向延伸，所述第二栅线隔槽32沿Y轴方向延伸。沿Y轴方向延伸的一所述第二栅线隔槽32的端部与所述第一栅线隔槽31连接。
优选的，所述指存储区33包括沟道孔区和伪沟道孔区；
所述第二栅线隔槽32位于所述伪沟道孔区内。
所述指存储区33包括沟道孔区和伪沟道孔区，所述沟道孔区包括多个沟道35，所述伪沟道孔区包括多个伪沟道孔34。所述沟道孔35与所述伪沟道孔34均沿垂直于所述衬底的方向贯穿所述堆叠结构。所述沟道孔35内填充有导电材料，用于接收外部电信号；所述伪沟道孔34内可以填充与所述沟道孔35相同的材料，也可以填充绝缘材料，用于支撑所述堆叠结构。为了不影响所述沟道孔内电信号的传输，将所述第二栅线隔槽32设置于所述伪沟道孔区内。
可选的，所述块存储区30包括沿所述第二方向平行排列的多条第一栅线隔槽31；
沿所述第二方向排布的多条所述第二栅线隔槽32与多条所述第一栅线隔槽31一一对应连接，且第二栅线隔槽32与相邻的第一栅线隔槽31之间具有一间隙。
可选的，所述第二栅线隔槽32与相邻的第一栅线隔槽31之间不具有伪沟道孔34。
可选的，所述第二栅线隔槽32与相邻的第一栅线隔槽31之间具有至少一伪沟道孔34。
具体来说，沿Y轴方向排布的多条所述第二栅线隔槽32通过所述间隙与相邻的所述第一栅线隔槽31隔断，使得第二栅线隔槽32与相邻的第一栅线隔槽31互不相连。为了简化制造工艺，在第二栅线隔槽32与相邻的第一栅线隔槽31之间设置至少一伪沟道孔34，通过所述伪沟道孔34实现第二栅线隔槽32与相邻的第一栅线隔槽31的隔断。
优选的，所述第一栅线隔槽31的宽度小于所述第二栅线隔槽32。
举例来说，当多个所述第二栅线隔槽32沿Y轴方向排列、且第二栅线隔槽32与相邻的第一栅线隔槽31之间具有一间隙时，一个所述第二栅线隔槽32的沿Y轴方向的长度小于一个所述第一栅线隔槽31沿X轴方向的长度。因此，通过将所述第二栅线隔槽32的宽度设置为大于所述第一栅线隔槽31，可以更加有助于减小X轴方向和Y轴方向的应力差距，进一步实现所述三维存储器内部应力分布的平衡。
在其他实施方式中，所述第一栅线隔槽31的宽度可以大于或者等于所述第二栅线隔槽32。
优选的，所述第二栅线隔槽32包括沿所述第一方向平行排列的多条第二子栅线隔槽；
多条所述第二子栅线隔槽均与所述第一栅线隔槽31垂直连接。
具体来说，如图2所示，所述第二栅线隔槽32包括沿X轴方向排列的多个第二子栅线隔槽，多个所述第二子栅线隔槽均与所述第一栅线隔槽31垂直连接，并向伪沟道孔区内部延伸，以进一步平衡所述三维存储器内部的应力分布。本具体实施方式中的每一所述第二子栅线隔槽仅位于与其连接的所述第一栅线隔槽31的一侧，且多个所述第二子栅线隔槽沿X轴方向交替分布于与其连接的所述第一栅线隔槽31的相对两侧。
在其他具体实施方式中，多个所述第二子栅线隔槽也可以均分布于所述第一栅线隔槽31的同一侧，以进一步简化三维存储器的制造工艺。
在其他具体实施方式中，多个所述第二子栅线隔槽也可以不受限制地分布于所述第一栅线隔槽31的两侧。例如可以在两侧交替分布、或者以特定次序分别在所述第一栅线隔槽31的两侧分布。
不仅如此，本具体实施方式还提供了一种三维存储器的制造方法，附图3是本发明具体实施方式中三维存储器的制造方法流程图。本具体实施方式制造的三维存储器的结构可以参见图1或图2，本具体实施方式以图1所示的结构为例来说明书所述三维存储器的制造方法。如图1、图3所示，本具体实施方式提供的三维存储器的制造方法，包括如下步骤：
步骤S21，提供一存储区域，所述存储区域包括至少一块存储区10；
步骤S22，于所述块存储区10内形成第一栅线隔槽11和第二栅线隔槽12，所述第一栅线隔槽11沿第一方向延伸，用于将所述块存储区10划分为多个指存储区13；所述第二栅线隔槽12沿与所述第一方向垂直的第二方向延伸，且与所述第一栅线隔槽11连接，以平衡所述块存储区10内部的应力分布。
优选的，于所述块存储区10内形成第一栅线隔槽11和第二栅线隔槽12的具体步骤包括：
刻蚀所述块存储区10，形成沿所述第二方向平行排列的多条所述第一栅线隔槽11、并同时形成沿所述第二方向排布的多条所述第二栅线隔槽12，多条所述第二栅线隔槽12与多条所述第一栅线隔槽11一一对应连接，且相邻两条第二栅线隔槽12之间具有一间隙。即各个所述第二栅线隔槽12彼此独立，相互之间不连接。
优选的，所述块存储区10包括衬底以及位于所述衬底表面的堆叠结构，所述堆叠结构沿垂直于所述衬底的方向交替堆叠的层间绝缘层和牺牲层；于所述块存储区内形成第一栅线隔槽和第二栅线隔槽的具体步骤包括：
刻蚀所述堆叠结构，同时形成沿所述第一方向延伸并贯穿所述堆叠结构的第一栅线隔槽11、沿所述第二方向延伸并贯穿所述堆叠结构的第二栅线隔槽12以及位于相邻两条第一栅线隔槽11之间的沟道孔15和伪沟道孔14。
即可以采用同一掩模版，在一次刻蚀工艺中同步形成所述第一栅线隔槽11、所述第二栅线隔槽12、所述沟道孔15以及所述伪沟道孔14。
优选的，相邻两条所述第二栅线隔槽12之间具有至少一伪沟道孔14。
优选的，相邻两条所述第二栅线隔槽12之间不包含伪沟道孔14。
优选的，所述三维存储器的制造方法还包括如下步骤：
填充导电材料于所述第一栅线隔槽11和所述第二栅线隔槽12内，形成位于所述第一栅线隔槽11内的第一阵列共源极111以及位于所述第二栅线隔槽12内的第二阵列共源极121。
具体来说，多个沿所述第二方向(即Y轴方向)排布的所述第二阵列共源极121通过所述伪沟道孔14和/或绝缘材料层隔断，使得相邻两个所述第二阵列共源极121之间电性绝缘，以避免相邻两条第一阵列共源极111之间短接。
其中，填充所述导电材料之前，还包括如下步骤：
沿所述第一栅线隔槽11和所述第二栅线隔槽12沉积绝缘材料，同时形成覆盖于所述第一栅线隔槽11表面的第一绝缘侧墙、覆盖于所述第二栅线隔槽12表面的第二绝缘侧墙。
所述导电材料优选为金属材料，例如钨。
优选的，所述第一阵列共源极111包括连接部16，用于电连接源极电压；
所述第二阵列共源极121与所述连接部电连接。
优选的，所述第二栅线隔槽12包括沿所述第一方向平行排列的多条第二子栅线隔槽；
多条所述第二子栅线隔槽均与所述第一栅线隔槽11垂直连接。
优选的，所述第一栅线隔槽11的宽度小于所述第二栅线隔槽12。
本具体实施方式提供的三维存储器及其制造方法，通过在块存储区内设置相互垂直连接的第一栅线隔槽和第二栅线隔槽，且第一栅线隔槽沿第一方向延伸，以将所述块存储区划分为多个指存储区，第二栅线隔槽与第一栅线隔槽垂直连接，从而有效平衡了所述块存储区内部第一方向上和第二方向上的应力分布，解决了三维存储器内部应力分布不平衡的问题，改善了三维存储器的性能。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (12)
1.一种三维存储器，其特征在于，包括存储区域，所述存储区域包括至少一个块存储区；所述块存储区包括：
第一栅线隔槽，沿第一方向延伸，用于将所述块存储区划分为多个指存储区，所述指存储区包括沟道孔区和伪沟道孔区；
第二栅线隔槽，沿与所述第一方向垂直的第二方向延伸，且与所述第一栅线隔槽连接，以平衡所述块存储区内部的应力分布，所述第二栅线隔槽位于所述伪沟道孔区内，相邻两条所述第二栅线隔槽之间具有至少一所述伪沟道孔，且在第二方向上，所述第二栅线隔槽的长度大于所述第一栅线隔槽的宽度。
2.根据权利要求1所述的三维存储器，其特征在于，所述块存储区包括沿所述第二方向平行排列的多条第一栅线隔槽；
沿所述第二方向排布的多条所述第二栅线隔槽与多条所述第一栅线隔槽一一对应连接，且相邻两条第二栅线隔槽之间具有一间隙。
3.根据权利要求2所述的三维存储器，其特征在于，还包括：
第一阵列共源极，位于所述第一栅线隔槽内；
第二阵列共源极，位于所述第二栅线隔槽内。
4.根据权利要求3所述的三维存储器，其特征在于，所述第一阵列共源极包括连接部，用于电连接源极电压；
所述第二阵列共源极与所述连接部电连接。
5.根据权利要求1所述的三维存储器，其特征在于，所述第二栅线隔槽包括沿所述第一方向平行排列的多条第二子栅线隔槽；
多条所述第二子栅线隔槽均与所述第一栅线隔槽垂直连接。
6.根据权利要求1所述的三维存储器，其特征在于，所述第一栅线隔槽的宽度小于所述第二栅线隔槽。
7.一种三维存储器的制造方法，其特征在于，包括如下步骤：
提供一存储区域，所述存储区域包括至少一块存储区；
于所述块存储区内形成第一栅线隔槽和第二栅线隔槽，所述第一栅线隔槽沿第一方向延伸，用于将所述块存储区划分为多个指存储区；所述第二栅线隔槽沿与所述第一方向垂直的第二方向延伸，且与所述第一栅线隔槽连接，以平衡所述块存储区内部的应力分布；
所述块存储区包括衬底以及位于所述衬底表面的堆叠结构，于所述块存储区内形成第一栅线隔槽和第二栅线隔槽的具体步骤包括：
刻蚀所述堆叠结构，同时形成沿所述第一方向延伸并贯穿所述堆叠结构的第一栅线隔槽、沿所述第二方向延伸并贯穿所述堆叠结构的第二栅线隔槽以及位于相邻两条第一栅线隔槽之间的沟道孔和伪沟道孔，相邻两条所述第二栅线隔槽之间具有至少一伪沟道孔，且在第二方向上，所述第二栅线隔槽的长度大于所述第一栅线隔槽的宽度。
8.根据权利要求7所述的三维存储器的制造方法，其特征在于，于所述块存储区内形成第一栅线隔槽和第二栅线隔槽的具体步骤包括：
刻蚀所述块存储区，形成沿所述第二方向平行排列的多条所述第一栅线隔槽、并同时形成沿所述第二方向排布的多条所述第二栅线隔槽，多条所述第二栅线隔槽与多条所述第一栅线隔槽一一对应连接，且相邻两条第二栅线隔槽之间具有一间隙。
9.根据权利要求8所述的三维存储器的制造方法，其特征在于，还包括如下步骤：
填充导电材料于所述第一栅线隔槽和所述第二栅线隔槽内，形成位于所述第一栅线隔槽内的第一阵列共源极以及位于所述第二栅线隔槽内的第二阵列共源极。
10.根据权利要求9所述的三维存储器的制造方法，其特征在于，所述第一阵列共源极包括连接部，用于电连接源极电压；
所述第二阵列共源极与所述连接部电连接。
11.根据权利要求7所述的三维存储器的制造方法，其特征在于，所述第二栅线隔槽包括沿所述第一方向平行排列的多条第二子栅线隔槽；
多条所述第二子栅线隔槽均与所述第一栅线隔槽垂直连接。
12.根据权利要求7所述的三维存储器的制造方法，其特征在于，所述第一栅线隔槽的宽度小于所述第二栅线隔槽。
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