TW201926425A - 半導體裝置之製造方法 - Google Patents

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Abstract

一種製造半導體裝置的方法，包括在半導體基板上形成奈米線基礎層。形成第一奈米線於奈米線基礎層上。形成閘極結構於奈米線基礎層上並纏繞第一奈米線。第二奈米線以由下而上的方式形成在第一奈米線上並與第一奈米線接觸。形成源極/汲極區域於閘極結構上並纏繞第二奈米線。

Description

半導體裝置之製造方法
本揭露涉及半導體裝置與其製造方法。
隨著半導體工業進入奈米技術製程節點以追求更高的裝置密度、更高的性能、更低的功耗和更低的成本，來自製造和設計問題的挑戰導致了三維設計的發展，例如鰭式場效應電晶體(fin field effect transistor,finFET)。在鰭式場效應電晶體裝置中，可以利用額外的側壁並且可以抑制短通道效應。
另一個候選者是垂直場效應電晶體(vertical field effect transistor,VFET)裝置。鰭式場效應電晶體裝置具有沿水平方向延伸的鰭片作為通道，然而在垂直場效應電晶體中，通道沿垂直方向(垂直於基板表面的方向)延伸。當垂直場效應電晶體是閘極全環(gate all around,GAA)裝置時，所有的通道層(通道層的表面)都可以被閘極控制。閘極全環裝置，例如閘極全環金屬氧化物半導體場效應電晶體(GAA MOSFET)(或金屬積體半導體場效應電晶體(MISFET))裝置，包括非常窄的圓柱形通道體。特別地，具有在垂直方向上延伸的通道的垂直型閘極全環 (vertical type GAA,VGAA)裝置是用於低功率靜態隨機存取記憶體應用之候選者中前景看好的裝置。
本揭露提供一種製造半導體裝置的方法，包含：形成奈米線基礎層於半導體基板上；形成第一奈米線於奈米線基礎層上；形成閘極結構於奈米線基礎層上並纏繞第一奈米線；以由下而上的方式生長第二奈米線於第一奈米線上並與第一奈米線接觸；以及形成源極/汲極區域於閘極結構上並纏繞第二奈米線。
10‧‧‧方法
20‧‧‧半導體基板
22‧‧‧隔離區域
24a、24b‧‧‧鰭片
26‧‧‧奈米線模板
26a、26b‧‧‧通孔
28a‧‧‧第一奈米線
28b‧‧‧第二奈米線
30、70‧‧‧閘極介電質層
32、72‧‧‧金屬閘極層
34、54、74、94‧‧‧填充金屬
36、56、76、96‧‧‧間隔物
38、58、78、98‧‧‧層間介電質層
40‧‧‧閘極結構
43‧‧‧接觸孔
44‧‧‧閘極通孔
48a‧‧‧第三奈米線
48b‧‧‧第四奈米線
52‧‧‧接觸金屬層
60‧‧‧源極/汲極區域
68a‧‧‧第五奈米線
68b‧‧‧第六奈米線
80‧‧‧字元線
88a‧‧‧第七奈米線
92‧‧‧金屬層
100‧‧‧位元線
110、120、130、140、150、160、170、180、190‧‧‧操作
200‧‧‧互補式金屬氧化物半導體
242‧‧‧第一型奈米線基礎層
244‧‧‧第二型的奈米線基礎層
300‧‧‧垂直型閘極全環靜態隨機存取記憶體
VSS‧‧‧接地電源電壓
VDD‧‧‧正電源電壓
PD1、PD2、PU1、PU2、PG1、PG2‧‧‧電晶體
G‧‧‧閘極
S‧‧‧源極
D‧‧‧汲極
當結合附圖閱讀時，根據以下詳細描述可以最好地理解本揭露的各方面。值得注意的是，根據業界的標準慣例，各種特徵並未按比例繪製。實際上，為了清楚討論，各種特徵的尺寸可以任意增加或減小。
第1圖繪示根據本揭露之部分實施例中製造半導體裝置之方法的流程圖。
第2A圖至第30B圖分別繪示根據本揭露之部分實施例在垂直奈米線閘極全環製造製程中處於各個階段之半導體裝置的一部分的透視圖和俯視圖。
第31圖是根據本揭露之部分實施例中垂直奈米線閘極全環半導體裝置之部分的透視圖。
第32圖繪示根據本揭露之部分實施例中在互補式金屬氧化物半導體上的堆疊式垂直型閘極全環靜態隨機存取記憶體的示意性橫截面圖。
以下揭露提供了用於實現所提供的主題之不同特徵的許多不同實施例或示例。以下描述元件和配置的具體示例以簡化本揭露。當然，這些僅僅是示例，並不意在限制。例如，在下面的描述中，在第二特徵上方或之上形成第一特徵可以包括其中第一特徵和第二特徵形成為直接接觸的實施例，並且還可以包括其中可以在第一特徵和第二特徵之間形成額外特徵，使得第一特徵和第二特徵可以不直接接觸。另外，本揭露可以在各種示例中重複附圖標記和/或文字。這種重複是為了簡單和清楚的目的，並且本身不表示所討論的各種實施例和/或配置之間的關係。
此外，為了便於描述，這裡可以使用例如「在...之下」、「在...下方」、「低於」、「在...之上」、「高於」等的空間相對術語來描述一個元件或特徵與如附圖所示之另一個元件或特徵的關係。除了附圖中描繪的方向之外，空間相對術語旨在涵蓋使用或操作中裝置的不同方位。此裝置可以以其他方式定向(旋轉90度或在其他方位)並且同樣可以相應地解釋這裡使用的空間相關描述符。
閘極全環(gate all around,GAA)電晶體結構可以透過任何合適的方法來圖案化。例如，可以使用一種 或多種光刻製程(包括雙重圖案化或多重圖案化製程)來對結構進行圖案化。通常，雙重圖案化或多重圖案化製程結合了光刻和自對準製程，從而允許創建具有例如比使用單一、直接光刻製程可獲得之間距更小的間距的圖案。例如，在一個實施例中，在基板上方形成犧牲層並使用光刻製程進行圖案化。使用自對準製程沿著圖案化的犧牲層以形成間隔物。然後移除犧牲層，接著可以使用剩餘的間隔物來圖案化閘極全環結構。
參考第1圖，根據本揭露之部分實施例中製造半導體裝置的方法10的流程圖。方法10從操作110開始，在半導體基板上形成第一型奈米線基礎層和第二型奈米線基礎層。方法10繼續操作120，分別形成第一奈米線和第二奈米線在第一型奈米線基礎層和第二型奈米線基礎層上。隨後，執行操作130，在第一奈米線基礎層和第二奈米線基礎層上方形成閘極結構並纏繞第一奈米線和第二奈米線。方法10繼續進行操作140，其中第三奈米線和第四奈米線分別以由下而上的方式生長在第一奈米線和第二奈米線上方並與第一奈米線和第二奈米線接觸。方法10繼續進行操作150，其中在閘極結構上方形成源極/汲極區域並纏繞第三奈米線和第四奈米線。方法10繼續操作160，其中第五奈米線和第六奈米線分別以由下而上的方式生長在第三奈米線和第四奈米線上並與第三奈米線和第四奈米線接觸。方法10繼續操作170，其中形成字元線(word line)以纏繞第五奈米線。方法10繼續操作180，其中形成第七奈米線於第五奈米線上 並與第五奈米線接觸。方法10繼續進行操作190，其中形成位元線(bit line)以纏繞第七奈米線。下面的討論示出了可根據第1圖的方法10製造之半導體裝置的實施例。儘管方法10在下面被繪示和描述為一系列步驟或事件，但是應該理解，所示出的這些步驟或事件不應被解釋為限制意義。例如，一些步驟可以以不同的順序發生和/或與除本文所示和/或描述的步驟或事件不同的其他步驟或事件同時發生。另外，並非所有示出的步驟都需要以實施本文所描述的一個或多個方面或實施例。此外，這裡描述的一個或多個步驟可以在一個或多個單獨的步驟和/或階段中執行。
閘極全環場效應電晶體(GAA FETs)在日益複雜之半導體裝置的縮小化方面顯示出優勢。與傳統的閘極間距縮小或金屬軌道間距縮小方法不同，垂直型閘極全環場效應電晶體不會影響裝置性能，甚至可以實現更密集的封裝潛力。靜態隨機存取記憶體(static random access memory,SRAM)裝置中的兩層垂直整合意味著靜態隨機存取記憶體端口位於頂層，並且正電源電壓Vdd和接地(負電源)電源電壓Vss位於底部，使得橫向擴展最小化。在部分實施例中，縮小的靜態隨機存取記憶體面積可以小於約0.005μm2。
第2A圖至第29B圖分別是根據本揭露之部分實施例中垂直奈米線閘極全環製造製程中各個階段的半導體裝置的透視圖和俯視圖。請參考第2A圖和第2B圖以及第1圖中的操作110。提供鰭狀結構，鰭狀結構包括在半導體 基板20上的多個鰭片24a、24b。在部分實施例中，半導體基板20可以包括矽(Si)。或者，半導體基板20可以包括鍺(Ge)、矽鍺、砷化鎵(GaAs)或其他適當的半導體材料。另外可選地，半導體基板20可以包括磊晶層。例如，半導體基板20可以具有覆蓋體半導體的磊晶層。此外，為了提高性能，可以使半導體基板20產生應變。例如，磊晶層可以包括與體半導體不同的半導體材料，例如覆蓋體矽的矽鍺層或覆蓋體矽鍺的矽層，上述體矽和體矽鍺由包括選擇性磊晶生長(selective epitaxial growth,SEG)的製程形成。此外，半導體基板20可以包括例如掩埋介電質層的絕緣體上半導體(semiconductor-on-insulator；SOI)結構。另外可替代地，半導體基板20可以包括例如掩埋氧化物(buried oxide；BOX)層的掩埋介電質層，例如透過稱為注氧隔離(separation by implantation of oxygen,SIMOX)技術、晶片鍵合、選擇性磊晶生長或其他適當的方法。在各種實施例中，可以包括各種基板結構和材料中的任何一種。隔離區域22形成在半導體基板20上並用於限定半導體裝置的主動區(active region)。在部分實施例中，隔離區域22可以是淺溝槽隔離結構。在部分實施例中，鰭片24a、24b的頂表面是平坦的，而隔離區域22的頂表面是凸起的。
請參考第3A圖和第3B圖。對鰭片結構執行平面化製程，接著進行鰭片凹陷。平坦化製程可以是例如化學機械平坦化(chemical mechanical polishing；CMP) 製程以使鰭片24a、24b以及隔離區域22的頂部表面實質上平坦。平坦化之後，使鰭片24a凹陷。此階段的鰭片凹陷過程涉及多個鰭片24a、24b，但不是全部。例如，如第3A圖和第3B圖所示，使鰭片24a凹陷，而鰭片24b在此階段保持未凹陷。當對鰭片24a進行鰭片凹陷時，可以使用光刻製程來覆蓋並保護鰭片24b。鰭片24a的凹陷導致隔離區域22和鰭片24a的頂部之間的淺凹陷，使得鰭片24a的頂表面低於隔離區域22和鰭片24b。
在鰭片凹陷之後，第一型奈米線基礎層242填充鰭片24a上的淺凹陷。在部分實施例中，取決於半導體裝置結構，可以透過磊晶生長n摻雜通道材料或p摻雜通道材料來沉積第一型奈米線基礎層242。例如，第一型奈米線基礎層242可以包括用於N型通道的n摻雜砷化銦(InAs)通道材料。在形成第一型奈米線基礎層242之後，第一型奈米線基礎層242和鰭片24b的頂表面實質上共平面。
參考第4A圖和第4B圖。類似地，接著凹陷鰭片24b以在隔離區域22和鰭片24b之間形成淺凹陷。當對鰭片24b進行鰭片凹陷時，可以使用光刻製程來掩蓋並保護第一型奈米線基礎層242。在鰭片凹陷之後，用第二型的奈米線基礎層244填充鰭片24b上方的淺凹陷。在部分實施例中，取決於金屬氧化物半導體裝置結構，可以透過磊晶生長n摻雜通道材料或p摻雜通道材料來沉積第二型奈米線基礎層244。例如，第二型奈米線基礎層244可以包括用於P型通道的p摻雜的鍺(Ge)通道材料。在形成第二型奈米線基 礎層244之後，第一型奈米線基礎層242、第二型奈米線基礎層244和隔離區域22的頂表面實質上共平面。
參考第5A圖和第5B圖。形成奈米線模板26於第4A圖和第4B圖的結構上。例如，形成模板層，然後將其圖案化以形成奈米線模板26。奈米線模板26材料的實例可以是介電質，並且可以包括但不限於氧化矽、氮化矽、氮氧化矽或其組合。形成具有圖案的奈米線模板26，以暴露下面的第一型奈米線基礎層242和第二型奈米線基礎層244的一部分。在部分實施例中，如第5B圖所示，形成具有通孔26a、26b的奈米線模板26。通孔26a在第一型奈米線基礎層242上對齊，並且通孔26b在第二型奈米線基礎層244上對齊。即，通孔26a暴露第一型奈米線基礎層242，並且通孔26b暴露第二型奈米線基礎層244。奈米線模板26的圖案稍後用於奈米線的形成(參見第6A圖和第6B圖)。奈米線模板26的圖案可適用於不同的設計，只要下面的第一型奈米線基礎層242和第二型奈米線基礎層244可透過此圖案被暴露，以使得垂直奈米線的生長可從第一型奈米線基礎層242和第二型奈米線基礎層244開始。
參考第6A圖和第6B圖以及第1圖中的操作120。第一奈米線28a和第二奈米線28b以自底向上的方式生長在半導體基板20上。在部分實施例中，第一奈米線28a和第二奈米線28b與包含原子分數(atomic fraction)為2.5×10-6的三甲基銦(trimethylindium,TMIn)和原子分數為2.5×10-4的(tributylarsene,TBA)和/或(arsene, As3H)的前驅物在545℃下一起生長。在滿足III/V的前驅物中，V-III族材料之間的比率的範圍為約2至約15，並且可以等於100。此前驅物中V-III族材料的比例與形成矽(111)時所用的反應條件相同。第一奈米線28a和第二奈米線28b分別從奈米線模板26的通孔26a、26b中突出，並且實質上垂直於奈米線模板26延伸。可以在奈米線形成製程中使用光刻製程。當形成第一奈米線28a時，遮罩層(未繪示)覆蓋通孔26b(在形成第二奈米線28b之前)或第二奈米線28b(在形成第二奈米線28b之後)。當形成第二奈米線28b時，遮罩層(未繪示)覆蓋通孔26a(在形成第一奈米線28a之前)或第一奈米線28a(在形成第一奈米線28a之後)。如此，第一奈米線28a採用第一型奈米線基礎層242的特徵，且第二奈米線28b採用第二型奈米線基礎層244的特徵。第一奈米線28a和第二奈米線28b類似於從奈米線模板向上豎立的柱。此過程允許不同類型的奈米線形成在相同的表面上並且配置在緊湊的空間中。奈米線的數量和密度由奈米線模板26的圖案決定。如第6A圖和第6B圖所示，總共形成四個圓柱形奈米線。奈米線的數量可以多於四個，例如三個一排，並且本揭露不限於此。在部分實施例中，第一奈米線28a可以由砷化銦(InAs)製成，並且第二奈米線28b可以由鍺(Ge)製成。
參考第7A圖和第7B圖以及第1圖中的操作130。閘極介電質層30形成在第6A圖和第6B圖的結構上。毯覆地沉積閘極介電質層30，使得閘極介電質層30與第一 奈米線28a和第二奈米線28b以及奈米線模板26共形。在沉積閘極介電質層30之後，第一奈米線28a和第二奈米線28b在半導體基板20上的輪廓為可辨識的獨立柱體。在部分實施例中，閘極介電質層30包括鈍化層和在鈍化層之上的高k介電質層。
參考第8A圖和第8B圖。在閘極介電質層30上沉積金屬閘極層32。毯覆地沉積金屬閘極層32於半導體基板20上，使得金屬閘極層32與第一奈米線28a和第二奈米線28b以及奈米線模板26的表面共形。在部分實施例中，可透過例如原子層沉積(atomic layer deposition,ALD)來沉積金屬閘極層32。如第8B圖所示，金屬閘極層32覆蓋半導體基板20，並且覆蓋下面的材料。金屬閘極層32包括適用於形成金屬閘極或其部分的任何金屬材料，包括功函數層、襯墊層、界面層、晶種層、粘附層、阻擋層等。
參考第9A圖和第9B圖。執行移除製程(例如蝕刻)以移除金屬閘極層32和閘極介電質層30的一部分。執行方向性蝕刻製程，例如乾式蝕刻。方向性蝕刻以不同方向和以不同速率移除正在蝕刻的材料。也就是說，方向性蝕刻不是水平地，也不是垂直地進入材料，而是在實質上單一的方向上蝕刻。蝕刻製程使奈米線模板26的表面實質上清除了金屬閘極層32和閘極介電質層30，並且暴露出第一奈米線28a和第二奈米線28b的一端。如第9B圖所示，可以從俯視圖看到奈米線模板26，且第一奈米線28a和第二奈米線28b被閘極介電質層30和金屬閘極層32纏繞。第一奈米線 28a和第二奈米線28b的中間部分被閘極介電質層30和金屬閘極層32纏繞。第一奈米線28a和第二奈米線28b在靠近奈米線模板26的底部被閘極介電質層30纏繞，但不被金屬閘極層32纏繞，使得在金屬閘極層32和奈米線模板26之間出現一閘極介電質層30的環以隔離金屬閘極層32和奈米線模板26。如第9A圖所示，在蝕刻製程之後，暴露與奈米線模板26相對之第一奈米線28a和第二奈米線28b的頂部。第一奈米線28a和第二奈米線28b的頂部沒有閘極介電質層30和金屬閘極層32。與底部不同，閘極介電質層30和金屬閘極層32與第一奈米線28a和第二奈米線28b底部的表面具有相同高度。在蝕刻製程之前，第一奈米線28a和第二奈米線28b透過閘極介電質層30和金屬閘極層32連接彼此。在蝕刻製程之後，第一奈米線28a和第二奈米線28b彼此獨立，並沒有透過金屬閘極層32形成連接。每一個第一奈米線28a和第二奈米線28b皆被閘極介電質層30的內環和金屬閘極層32的外環環繞。
參考第10A圖和第10B圖。沉積填充金屬34。沉積填充金屬34於半導體基板20上以覆蓋整個第一奈米線28a和第二奈米線28b。填充金屬34的厚度至少與第一奈米線28a和第二奈米線28b的高度相同。在沉積填充金屬34之後執行平坦化製程。平坦化製程可以是化學機械平坦化(CMP)。此平坦化製程縮短了第一奈米線28a和第二奈米線28b的高度(即除去頂部部分)並且繼續到如第10B圖所示可再次看到閘極介電質層30和金屬閘極層32的高度。
參考第11A圖和第11B圖。執行選擇性凹陷製程。為了露出第一奈米線28a和第二奈米線28b，凹陷其周圍的材料。周圍的材料包括最外面的填充金屬34、金屬閘極層32和閘極介電質層30。凹陷製程可以透過選擇性蝕刻來實現，使得凹陷製程後，第一奈米線28a和第二奈米線28b可被保留並且自表面向上突出。
參考第12A圖和第12B圖。形成間隔物36在第11A圖和第11B圖的結構上。間隔物材料的示例包括介電材料，包括但不限於氮化矽(Si3N4)和二氧化矽(SiO2)。間隔物36保形地形成在半導體基板20上。填充金屬34的頂表面和突出的第一奈米線28a和第二奈米線28b位於間隔物36的下方。如第12A圖所示，由於第一奈米線28a和第二奈米線28b為突起，使得覆蓋於其上之間隔物36具有凸塊狀的輪廓。
參考第13A圖和第13B圖。圖案化閘極材料。如第13A圖所示，執行光刻和圖案化製程以形成閘極結構40。光刻和圖案化製程使得隔離區域22、第一型奈米線基礎層242、第二型奈米線基礎層244、閘極介電質層30、金屬閘極層32和填充金屬34暴露。在部分實施例中，閘極圖案化製程使得部分的金屬閘極層32從填充金屬34後面暴露。在部分實施例中，金屬閘極層32可以在閘極圖案化之後不被暴露。如第13B圖所示，閘極結構40位在中央區域中，且第一奈米線28a之間透過填充金屬34和間隔物36而分開。透過填充金屬34和間隔物36，其中一個第一奈米線28a 與靠近此第一奈米線28a的其中一個第二奈米線28b保持連接。同樣地，另一對第一奈米線28a和第二奈米線28b以鏡像的方式形成相同的連接。
就靜態隨機存取記憶體的配置而言，閘極結構40包含兩個交叉耦合反相器(cross couple inverter)，包括兩個上拉閘極(pull-up gate)和兩個下拉閘極(pull-down gate)。每個反相器類似於L的形狀。L的一條腿跨越第一奈米線28a和第二奈米線28b，且實質上垂直於下面的第一型奈米線基礎層242和第二型奈米線基礎層244。L的另一條腿延伸平行於第一型奈米線基礎層242和第二型奈米線基礎層244的長度方向。兩個交叉耦合反相器一起形成方形外殼，但在其間留有間隙。如第13B圖所示，交叉耦合反相器之間的間隙分別露出第一型奈米線基礎層242和第二型奈米線基礎層244。
參考第14A圖和第14B圖。層間介電質層38沉積在半導體基板20上。為了清楚起見，層間介電質層38以虛線示出並被透視以示出其內的閘極結構40。在沉積層間介電質層38之後，執行平坦化製程，例如化學機械平坦化。如第14B圖所示，在平坦化製程中平坦化間隔物36的凸塊，並且暴露下面的第一奈米線28a和第二奈米線28b。
參考第15A圖和第15B圖。形成接觸孔43於閘極結構40上。執行光刻和圖案化製程以形成接觸孔43，以暴露位於間隔物36下面之部分的填充金屬34。每個交叉耦合反相器至少具有一個接觸孔43，並且接觸孔43位於兩個 第一奈米線28a之間以及兩個第二奈米線28b之間，如第15B圖所示。然而，在一些其他實施例中，接觸孔43的位置並不分別位於兩個第一奈米線28a和兩個第二奈米線28b之間。如果接觸孔43分別暴露部分的填充金屬34，則此實施例落入本揭露的範圍內。
參考第16A圖和第16B圖。接觸金屬填充接觸孔43以形成閘極通孔44。閘極通孔44使得後續形成的上層結構與閘極結構40之間形成電連接。
參考第17A圖和第17B圖以及第1圖中的操作140。第三奈米線48a和第四奈米線48b以由下而上的方式形成。間隔物36被用作與奈米線模板26相似的模板(參見第5A圖和第5B圖)。間隔物36類似於奈米線模板26的圖案，其中第一奈米線28a的作用類似於第一型奈米線基礎層242，而第二奈米線28b的作用類似於第二型奈米線基礎層244。第三奈米線48a和第四奈米線48b分別根據間隔物36下面的第一奈米線28a和第二奈米線28b的圖案生長。第三奈米線48a和第四奈米線48b可以被視為第一奈米線28a和第二奈米線28b的延伸。根據奈米線的類型，光刻製程可以用於分別生長第三奈米線48a和第四奈米線48b。第三奈米線48a和第四奈米線48b形成為源極/汲極奈米線。在部分實施例中，第三奈米線48a可以由砷化銦(InAs)製成，並且第四奈米線48b可以由鍺(Ge)製成。
參考第18A圖和第18B圖與第1圖的操作150。接觸金屬層52沉積在第三奈米線48a和第四奈米線48b上， 使得第17A圖和第17B圖中的閘極通孔44與接觸金屬層52接觸。不同於閘極結構40，第三奈米線48a和第四奈米線48b直接由接觸金屬層52纏繞而沒有由閘極介電質層纏繞。接觸金屬層52共形於第三奈米線48a和第四奈米層48b並形成為直立在間隔物36上的四個柱體。
參考第19A圖和第19B圖。沉積填充金屬54。填充金屬54毯覆地沉積在第18A圖和第18B圖的結構上。接著執行平坦化製程以暴露第三奈米線48a和第四奈米線48b以及接觸金屬層52，如第19B圖所示。
參考第20A圖和第20B圖。執行選擇性凹陷製程。為了露出第三奈米線48a和第四奈米線48b，凹陷其周圍的材料。周圍材料包括最外面的填充金屬54和接觸金屬層52。凹陷製程可以透過選擇性蝕刻來實現，使得第三奈米線48a和第四奈米線48b被保留並且在凹陷之後自表面向上突出。
參考第21A圖和第21B圖。在第三奈米線48a和第四奈米線48b以及填充金屬54上形成間隔物56。間隔物材料的示例包括介電材料，包括但不限於氮化矽(Si3N4)和二氧化矽(SiO2)。間隔物56共形於突出的第三奈米線48a和第四奈米線48b相符，使得間隔物56的輪廓為凸塊狀，如第21A圖所示。
參考第22A圖和第22B圖。圖案化源極/汲極的材料。如第22A圖所示，執行光刻和圖案化製程以形成源極/汲極區域60。光刻和圖案化製程導致層間介電質層38、接 觸金屬層52和填充金屬54的暴露。在部分實施例中，接觸金屬層52可以在源極/汲極圖案化之後不被暴露。如第22B圖所示，源極/汲極區域60位於中央區域並與閘極結構40重疊。源極/汲極區域60具有與閘極結構40相似的配置，但用途取向不同。源極/汲極區域60是閘極結構40的間隔物36的鏡像。如第22B圖所示，源極/汲極區域60的兩個區段之間具有間隙，且間隙露出下面的間隔物36。源極/汲極區域60電連接到第三奈米線48a和第四奈米線48b。
參考第23A圖和第23B圖。層間介電質層58沉積在源極/汲極區域60上。為了清楚起見，層間介電質層58以虛線示出並且被透視以示出位於其中的源極/汲極區域60。在沉積層間介電質層58之後，執行平坦化製程，例如化學機械平坦化。如第23B圖所示，間隔物56的凸塊經平坦化，並且暴露在下方的第三奈米線48a和第四奈米線48b。
參考第24A圖和第24B圖以及第1圖中的操作160。第五奈米線68a和第六奈米線68b以由下而上的方式形成。間隔物56被用作與奈米線模板26相似的模板(參見第5A圖和第5B圖)。間隔物56類似於奈米線模板26的圖案，其中第三奈米線48a和第四奈米線48b的作用分別類似於第一型奈米線基礎層242和第二類奈米線基礎層244。第五奈米線68a和第六奈米線68b根據第一奈米線28a(第三奈米線48a)和第二奈米線28b(第四奈米線48b)的圖案生長。直接使用第一型奈米線基礎層242和第二型奈米線基礎層244生長第一奈米線28a和第二奈米線28b。接著使用 第一奈米線28a和第二奈米線28b以分別生長第三奈米線48a和第四奈米線48b。隨後，使用第三奈米線48a和第四奈米線48b以生長第五奈米線68a和第六奈米線68b。第一型奈米線基礎層242和第二型奈米線基礎層244的圖案透過第一奈米線28a、第二奈米線28b、第三奈米線48a和第四奈米線48b傳遞至第五奈米線68a和第六奈米線68b。第五奈米線68a和第六奈米線68b可以被視為第一奈米線28a和第二奈米線28b的延伸。可以用於光刻製程以分別生長第五奈米線68a和第六奈米線68b。在部分實施例中，第五奈米線68a可以由砷化銦(InAs)製成，而第六奈米線68b可以由鍺(Ge)製成。
參考第25A圖和第25B圖以及第1圖中的操作170。閘極介電質層70、金屬閘極層72和填充金屬74形成在間隔物56上。閘極介電質層70和金屬閘極層72與第五奈米線68a和第六奈米線68b一致。第五奈米線68a和第六奈米線68b經歷與第9A圖、第9B圖、第10A圖和第10B圖中所述相似的過程。閘極介電質層70的環留在金屬閘極層72和間隔物56之間。填充金屬74沉積在間隔物56和層間介電質層58上以覆蓋整個第五奈米線68a和第六奈米線68b。在沉積填充金屬34之後，執行平坦化製程。此平坦化製程縮短了第五奈米線68a和第六奈米線68b的高度(即，除去其頂部部分)直到可再次看到閘極介電質層70和金屬閘極層72的高度，如第25B圖所示。
參考第26A圖和第26B圖。在填充金屬74上形 成間隔物76。在沉積間隔物76之前執行選擇性凹陷製程。凹陷周圍材料，以露出第五奈米線68a和第六奈米線68b的一端。周圍材料包括最外面的填充金屬74、金屬閘極層72和閘極介電質層70。在凹陷過程之後，第五奈米線68a和第六奈米線68b被保留並且從填充金屬74的表面高度向上突出。
仍然參考第26A圖和第26B圖。接著在填充金屬74上共形地沉積間隔物76。填充金屬74和突出的第五奈米線68a和第六奈米線68b的頂表面位於間隔物76下面。執行光刻和圖案化製程以形成字元線80。字元線的圖案化製程導致從第六奈米線68b移除填充金屬74、金屬閘極層72和閘極介電質層70。第六奈米線68b暴露在間隔物56上。第五奈米線68a被閘極介電質層70、金屬閘極層72、以及填充金屬74纏繞，而沒有被閘極介電質層70，金屬閘極層72和填充金屬74纏繞的第五奈米線68a的頂部被間隔物76圍繞並形成凸塊。可以使用選擇性蝕刻來實現如第26A圖和第26B圖所示的圖案。字元線80沿著類似於第一型奈米線基礎層242的方向延伸並且以長而窄的條帶構造突出於閘極結構40和源極/汲極區域60之上。
參考第27A圖和第27B圖。移除第六奈米線68b。在部分實施例中，使用光致抗蝕劑層(未繪示)來覆蓋字元線80，並且執行蝕刻以移除在間隔物56頂上之獨立的第六奈米線68b。第六奈米線68b的移除導致下面的源極/汲極區域60的第四奈米線48b的暴露。在一些其他實施例 中，如果在第24A圖的操作中未生長第六奈米線68b，則可以省略第六奈米線移除的操作。
參考第28A圖和第28B圖。在現有的層間介電質層58上沉積層間介電質層78。為了清楚起見，層間介電質層78以虛線示出並被透視以示出位於其中的字元線80。在沉積層間介電質層78之後，執行平坦化製程。間隔物76的凸起在平坦化製程中變平坦，並且暴露下面的第五奈米線68a，如第28A圖和第28B圖所示。
參考第29A圖和第29B圖以及第1圖中的操作180。間隔物76和第五奈米線68a被用作用於第七奈米線88a的由下而上生長的奈米線模板。由於第六奈米線68b被移除，且第四奈米線48b被掩埋在層間介電質層78下方，使得在此階段中第一型奈米線被重製。在部分實施例中，第七奈米線88a可以由砷化銦(InAs)製成。
參考第30A圖和第30B圖以及第1圖中的操作190。位元線100形成在字元線80上並纏繞第七奈米線88a。位元線100的形成方式與字元線80的形成方式類似。位元線100與字元線80之間的差異在於不具有閘極介電質層，以及填充金屬94和間隔物96的取向與配置不同。故，位元線100電連接到第七奈米線88a。在光刻和圖案化製程以形成位元線100之後，暴露圍繞第七奈米線88a的金屬層92，並且位元線100包括兩個獨立的條帶，每個條帶包括一個第七奈米線88a。第七奈米線88a並不經由填充金屬94和間隔物96互相連接。位元線100實質上垂直於字元線80並突 出於字元線80之上。隨後，沉積層間介電質層98。然後執行平坦化製程以移除層間介電質層98和間隔物96的頂部，直到暴露第七奈米線88a，如第30B圖所示。間隔物96和暴露的第七奈米線88a可以用作形成在其上之另一奈米線的生長的奈米線模板。半導體裝置包括處於較低高度的交叉耦合反相器(第一型奈米線基礎層242和第二型奈米線基礎層244、閘極結構40和源極/汲極區域60)以及處於較高高度且位於交叉耦合反相器上方的傳輸閘極電晶體(pass gate transistor)(源極/汲極區域60、字元線80和位元線100)以作為靜態隨機存取記憶體單元。
參考第31圖。第31圖是第23A圖的簡化視圖，其包括交叉耦合反相器的閘極結構40和源極/汲極區域60。圖中省略了第23A圖的奈米線模板26和間隔物36、56。在第31圖中標記第一型奈米線基礎層242和第二型奈米線基礎層244以及隔離區域22。下拉電晶體被命名為PD1和PD2，上拉電晶體被命名為PU1和PU2，並且閘極、源極/汲極區分別被命名為G、S、D。
參考第30A圖和第31圖。半導體裝置將垂直閘極全環配置實現於六個電晶體(6T)的靜態隨機存取記憶體架構中。具體而言，半導體裝置包括6個電晶體PD1、PD2、PU1、PU2、PG1和PG2。電晶體PD1、PD2、PG1和PG2是N型電晶體，並且電晶體PU1和PU2是P型電晶體。下拉電晶體PD1包括閘極和源極/汲極區域。第一型奈米線基礎層242用作電晶體PD1的源極/汲極區域，源極/汲 極區域60中的一個用作電晶體PD1的另一個源極/汲極區域，而閘極結構40中的一個用作電晶體PD1的閘極。上拉電晶體PU1包括閘極和源極/汲極區域。第二型奈米線基礎層244用作電晶體PU1的源極/汲極區域，源極/汲極區域60中的一個用作電晶體PU1的另一個源極/汲極區域，而閘極結構40中的一個用作電晶體PU1的閘極。電晶體PD1和PU1共享相同的閘極結構40和相同的源極/汲極區域60，並形成反相器。下拉電晶體PD2包括閘極和源極/汲極區域。第二型奈米線基礎層244用作電晶體PD2的源極/汲極區域，其中一個源極/汲極區域60用作電晶體PD2的另一源極/汲極區域，而其中一個閘極結構40用作電晶體PD2的閘極。電晶體PU1和PD2共享第二型奈米線基礎層244。上拉電晶體PU2包括閘極和源極/汲極區域。第一型奈米線基礎層242用作電晶體PU2的源極/汲極區域，其中一個源極/汲極區域60用作電晶體PU2的另一個源極/汲極區域，而其中一個閘極結構40用作電晶體PU2的閘極。電晶體PU2和PD1共享第一型奈米線基礎層242。電晶體PD2和PU2共享相同的閘極結構40和相同的源極/汲極區域60，並且形成另一個反相器。此外，電晶體PD1和PU1的源極/汲極區域60透過其中一個閘極通孔44(參見第16A圖)電連接到電晶體PD2和PU2的閘極結構40，並且電晶體PD2和PU2的源極/汲極區域60透過另一個閘極通孔44電連接到電晶體PD1和PU1的閘極結構40。因此，電晶體PD1、PD1、PU2和PD2形成兩個交叉耦合反相器。
傳輸閘極電晶體PG1包括閘極和源極/汲極區域。其中一個源極/汲極區域60用作電晶體PG1的源極/汲極區域，其中一條位元線100用作電晶體PG1的另一個源極/汲極區域，而字元線80用作電晶體PG1的閘極。電晶體PG1、PD1和PU1共享源極/汲極區域60。另一個源極/汲極區域60用作電晶體PG2的源極/汲極區域，另一條位元線100用作電晶體PG2的另一源極/汲極區域，並且字元線80用作電晶體PG2的閘極。電晶體PG2、PD2和PU2共享源極/汲極區域60。電晶體PG1和PG2共享相同的字源線80。因此，電晶體PD1、PD1、PU2、PD2、PG1和PG2形成6-T靜態隨機存取記憶體裝置。
參考第32圖，其圖解說明具有堆疊的垂直型閘極全環靜態隨機存取記憶體300的互補式金屬氧化物半導體(complementary metal-oxide-semiconductor CMOS)200的示意性橫截面圖。互補式金屬氧化物半導體200包含閘極結構、源極及汲極區域、隔離區域、層間介電質層中的接觸孔。垂直型閘極全環靜態隨機存取記憶體300整合於互補式金屬氧化物半導體200中。由於橫向的延展被轉至垂直方向，因此這種整合配置節省了半導體裝置上的面積。在半導體鰭片上插入第一型奈米線基礎層242或第二型奈米線基礎層244以允許互補式金屬氧化物半導體200與垂直型閘極全環靜態隨機存取記憶體300之間的一體成形整合(monolithic integration)，因為垂直型閘極全環靜態隨機存取記憶體300具有較低的熱預算要求，使得互補式金 屬氧化物半導體200的裝置性能不會受到影響。如第32圖所示，將第一型奈米線基礎層242和第二型奈米線基礎層244形成為半導體鰭片24a、24b的一部分。第一奈米線28a和第二奈米線28b在第一型奈米線基礎層242和第二型奈米線基礎層244上垂直生長，並且用於形成包括源極/汲極區域60的閘極結構40(交叉耦合反相器)。字元線80堆疊在閘極結構40的源極/汲極區域60上，並且位元線100實質上垂直於字元線80。第一奈米線28a被用作第三奈米線48a、第五奈米線68a以及第七奈米線88a的模板。第二奈米線28b被用作第四奈米線48b和第六奈米線68b的模板。第一型奈米線基礎層242和第二型奈米線基礎層244的特徵在每個奈米線生長過程中被傳遞到下一層。
透過插入不同類型的奈米線基礎層來代替原始半導體鰭片，以形成緊湊的垂直型閘極全環圖案。這種模式使得靜態隨機存取記憶體面積可縮小到小於0.005μm2。奈米線基礎層允許使用在下面的奈米線(奈米線基礎層)作為下一級模板的由下而上的生長方式。不需要在不同高度的多個金屬層即可以連接上拉閘極和下拉閘級。奈米線的核心可使用例如具有高電子遷移率的砷化銦(InAs)的通道材料。此垂直型閘極全環靜態隨機存取記憶體也可以與常規邏輯互補式金屬氧化物半導體整合，其中邏輯互補式金屬氧化物半導體處於第一高度，而垂直型閘極全環靜態隨機存取記憶體處以單塊的方式處於第二高度。
根據部分實施例，製造半導體裝置的方法包括 在半導體基板上形成奈米線基礎層。第一奈米線形成於奈米線基礎層上。閘極結構形成於奈米線基礎層上並纏繞第一奈米線。第二奈米線以由下而上的方式形成在第一奈米線上並與第一奈米線接觸。源極/汲極區域形成在閘極結構上並纏繞第二奈米線。
在部分實施例中，此方法還包括在閘極結構和第一奈米線上形成間隔物。移除間隔物的一部分以暴露第一奈米線，其中第二奈米線生長在間隔物上。
在部分實施例中，此方法還包括在移除部分的間隔物之前，形成層間介電質層於奈米線基礎層上並圍繞閘極結構和間隔物。
在部分實施例中，此方法還包括在形成奈米線基礎層之前在半導體基板上形成鰭片。
在部分實施例中，此方法還包括凹陷鰭片，且奈米線基礎層形成於凹陷的鰭片上。
在部分實施例中，此方法還包括在奈米線基礎層上形成介電質層。圖案化介電質層以形成暴露一部分的奈米線基礎層的通孔，且一部分的第一奈米線形成在通孔中。
在部分實施例中，形成第一奈米線包括以由下而上的方式從奈米線基礎層的暴露部分生長第一奈米線。
在部分實施例中，形成源極/汲極區域包括在第二奈米線上共形地形成接觸金屬層。在接觸金屬層上形成填充金屬。移除部分的接觸金屬層和填充金屬以暴露第二奈米線的一端。
根據部分實施例，製造半導體裝置的方法包括在半導體基板上方形成垂直型閘極全環電晶體。第二奈米線以由下而上的方式生長在垂直型閘極全環電晶體的第一奈米線上並與其接觸。在垂直型閘極全環電晶體上形成字元線並纏繞第二奈米線。
在部分實施例中，此方法還包括在形成第二奈米線之前在垂直型閘極全環電晶體上方形成第一間隔物。圖案化第一間隔物以暴露垂直型閘極全環電晶體的第一奈米線。
在部分實施例中，形成字元線包括在垂直型閘極全環電晶體上方形成至少一個金屬層並且纏繞第二奈米線。在至少一個金屬層上形成間隔層。圖案化至少一個金屬層和間隔層以形成字元線和在字元線上的第二間隔物。
在部分實施例中，此方法還包括移除第二間隔物的一部分以暴露第二奈米線。
在部分實施例中，此方法還包括在第二奈米線上生長第三奈米線並與其接觸。在字元線上形成位元線並纏繞第三奈米線。
在部分實施例中，此方法還包括在位元線上形成第三間隔物並與其接觸。移除第三間隔物的一部分以暴露第三奈米線。
根據部分實施例，半導體裝置包括半導體基板、N型底部垂直型閘極全環電晶體、P型底部垂直型閘極全環電晶體和頂部垂直型閘極全環電晶體。N型底部垂直型 閘極全環電晶體位於半導體基板之上並且包括由砷化銦(InAs)製成的第一奈米線。P型底部垂直型閘極全環電晶體位於半導體基板之上並且包括由鍺(Ge)製成的第二奈米線。頂部垂直型閘極全環電晶體位於N型底部垂直型閘極全環電晶體的上方。頂部垂直型閘極全環電晶體包括第三奈米線、第四奈米線和位元線。第三奈米線與N型底部垂直型閘極全環電晶體接觸。第四奈米線位於第三奈米線上並與其接觸。位元線纏繞第四奈米線。
在部分實施例中，N型底部垂直型閘極全環電晶體的第一奈米線與頂部垂直型閘極全環電晶體的第三奈米線接觸。
在部分實施例中，N型底部垂直型閘極全環電晶體更包括纏繞N型底部垂直型閘極全環電晶體的第一奈米線的源極/汲極區域，並且N型底部垂直型閘極全環電晶體的源極/汲極區域也作為頂部垂直型閘極全環電晶體的源極/汲極區域。
在部分實施例中，N型底部垂直型閘極全環電晶體還包括在N型底部垂直型閘極全環電晶體的第一奈米線之下並與之接觸的第五奈米線。
在部分實施例中，N型底垂直型閘極全環電晶體還包括纏繞N型底垂直型閘極全環電晶體的第五奈米線的閘極結構。
在部分實施例中，其中頂部垂直型閘極全環電晶體還包括纏繞頂部垂直型閘極全環電晶體的第三奈米線 的字元線。
以上概述了若干實施例的特徵，以便本領域技術人員可以更好地理解本揭露的各方面。本領域的技術人員應該理解，他們可以容易地使用本揭露作為用於設計或修改用於實現相同目的和/或實現本文介紹的實施例的相同優點的其他過程和結構的基礎。本領域技術人員還應該認識到，這樣的等同構造不脫離本揭露的精神和範圍，並且可以在不脫離本揭露的精神和範圍的情況下進行各種改變、替換和變更。

Claims (1)

  1. 一種半導體裝置之製造方法，包含：形成一奈米線基礎層於一半導體基板上；形成一第一奈米線於該奈米線基礎層上；形成一閘極結構於該奈米線基礎層上並纏繞該第一奈米線；以由下而上的方式生長一第二奈米線於該第一奈米線上並與該第一奈米線接觸；以及形成一源極/汲極區域於該閘極結構上並纏繞該第二奈米線。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10475929B2 (en) * 2017-11-30 2019-11-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
EP4053880A1 (en) * 2018-04-22 2022-09-07 Epinovatech AB Reinforced thin-film device
EP3866189B1 (en) 2020-02-14 2022-09-28 Epinovatech AB A mmic front-end module
US11335806B2 (en) * 2020-08-11 2022-05-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
DE102023131585A1 (de) 2023-04-21 2024-10-24 Taiwan Semiconductor Manufacturing Co., Ltd. Stapelbare speicherbauelemente mit verikalen kanälen und verfahren zum herstellen davon

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4724231B2 (ja) 2009-01-29 2011-07-13 株式会社東芝 半導体装置およびその製造方法
US8455334B2 (en) 2009-12-04 2013-06-04 International Business Machines Corporation Planar and nanowire field effect transistors
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9006829B2 (en) 2012-08-24 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Aligned gate-all-around structure
US9209247B2 (en) 2013-05-10 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned wrapped-around structure
US9136332B2 (en) 2013-12-10 2015-09-15 Taiwan Semiconductor Manufacturing Company Limited Method for forming a nanowire field effect transistor device having a replacement gate
US9177924B2 (en) * 2013-12-18 2015-11-03 Taiwan Semiconductor Manufacturing Company Limited Vertical nanowire transistor for input/output structure
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9608116B2 (en) 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
US9306019B2 (en) * 2014-08-12 2016-04-05 GlobalFoundries, Inc. Integrated circuits with nanowires and methods of manufacturing the same
US9412817B2 (en) 2014-12-19 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide regions in vertical gate all around (VGAA) devices and methods of forming same
US9536738B2 (en) 2015-02-13 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) devices and methods of manufacturing the same
US9502265B1 (en) 2015-11-04 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) transistors and methods of forming the same
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US10475929B2 (en) * 2017-11-30 2019-11-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof

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