CN113593625A - 存储器装置 - Google Patents

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Abstract

一种存储器装置，包括形成于一基板的第一区域中的第一晶体管。第一晶体管包括自上述基板突出的突出结构，以及耦接至突出结构的第一端的第一源极/漏极(S/D)结构。上述存储器装置包括形成于上述基板的第二区域中的第二晶体管。第二晶体管包括垂直地彼此间隔的多个第一半导体层、耦接至多个第一半导体层的第一端的第二源极/漏极结构、以及耦接至多个第一半导体层的第二端的第三源极/漏极结构。第一区域与第二区域通过隔离结构彼此横向地分隔。

Description

存储器装置
技术领域
本公开涉及一种半导体装置，特别涉及一种包括一个非栅极全环(non-GAA)晶体管与一或多个栅极全环(gate-all-around,GAA)晶体管的存储器装置。
背景技术
集成电路(integrated circuit,IC)有时会包括一次性可编程(one-time-programmable,OTP)存储器以提供非易失性存储器(non-volatile memory,NVM)，非易失性存储器中的数据并不会因为IC的电源中断而遗失。OTP装置的其中一种类型包括抗熔丝(anti-fuse)存储器。抗熔丝存储器包括一定数量的抗熔丝存储器单元(cell,或位元单元(bit cell))，它们的端子(terminal)在编程之前是未连接的，且在编程之后是短路的(例如：连接的)。抗熔丝存储器可以是基于金属氧化物半导体(metal-oxide-semiconductor,MOS)技术。举例来说，抗熔丝存储器单元可包括编程MOS晶体管(或是MOS电容)及至少一个读取MOS晶体管。编程MOS晶体管的栅极介电质可被崩溃(break down)，以使编程MOS晶体管的栅极与源极或漏极区域互连(interconnect)。根据编程MOS晶体管的栅极介电质是否崩溃，经由读取流经编程MOS晶体管与读取MOS晶体管的合成电流(resultant current)，抗熔丝存储器单元可表示不同的数据位元。抗熔丝存储器单元具有逆向工程防护(reverse-engineering proofing)的有利特征，因为无法经由逆向工程判断抗熔丝单元的编程状态。
发明内容
本公开实施例提供一种存储器装置。上述存储器装置包括形成于一基板的第一区域中的第一晶体管。第一晶体管包括自上述基板突出的突出结构，以及耦接至突出结构的第一端的第一源极/漏极(S/D)结构。上述存储器装置包括形成于上述基板的第二区域中的第二晶体管。第二晶体管包括垂直地彼此间隔的多个第一半导体层、耦接至多个第一半导体层的第一端的第二源极/漏极结构、以及耦接至多个第一半导体层的第二端的第三源极/漏极结构。第一区域与第二区域通过隔离结构彼此横向地分隔。
本公开实施例提供一种一次性可编程(OTP)存储器装置。上述一次性可编程存储器装置包括形成于一基板的第一区域中的编程晶体管。上述一次性可编程存储器装置包括串联地电性连接至编程晶体管且形成于上述基板的第二区域中的第一读取晶体管。第一区域通过隔离结构与第二区域横向分隔。编程晶体管包括第一栅极结构，第一栅极结构跨坐于突出自上述基板的突出结构，而第一读取晶体管包括第二栅极结构，第二栅极结构包裹环绕多个第一纳米结构的每一者，其中多个第一纳米结构彼此间垂直地分隔。
本公开实施例提供一种存储器装置的制造方法。上述存储器装置的制造方法包括在一基板上定义第一主动区与第二主动区。第一主动区与第二主动区通过隔离结构彼此横向地分隔。上述存储器装置的制造方法包括在第一主动区中形成第一晶体管。第一晶体管包括自上述基板突出的突出结构所形成的第一通道、跨坐于第一通道上方的第一主动栅极结构、以及至少包括耦接至第一通道的一端的第一源极/漏极结构。上述存储器装置的制造方法包括在第二主动区中形成第二晶体管。第二晶体管包括设置于上述基板上方的一或多个半导体层所共同形成的第二通道、包裹围绕第二通道的第二主动栅极结构、耦接至第二通道的一端的第二源极/漏极结构、以及耦接至第二通道的另一端的第三源极/漏极结构。
附图说明
本公开的态样自后续实施方式及附图可更佳理解。须强调的是，依据产业的标准作法，各种特征并未按比例绘制。事实上，各种特征的尺寸可能任意增加或减少以清楚论述。
图1是根据一些实施例所示，存储器单元的范例性电路示意图。
图2是根据一些实施例所示，另一个存储器单元的范例性电路示意图。
图3是根据一些实施例所示，包含图1所示的存储器单元的存储器装置的透视图。
图4是根据一些实施例所示，包含图2所示的存储器单元的存储器装置的透视图。
图5是根据一些实施例所示，用于形成存储器装置的各种范例性布局。
图6是根据一些实施例所示，用于形成存储器装置的各种范例性布局。
图7是根据一些实施例所示，用于形成存储器装置的各种范例性布局。
图8是根据一些实施例所示，用于形成存储器装置的各种范例性布局。
图9是根据一些实施例所示，用于形成存储器装置的各种范例性布局。
图10是根据一些实施例所示，用于形成存储器装置的各种范例性布局。
图11是根据一些实施例所示，定义存储器装置的第一主动区与第二主动区的范例性方法的流程图。
图12是根据一些实施例所示，由图11的方法所制造的存储器装置在各个制造阶段的截面图。
图13是根据一些实施例所示，由图11的方法所制造的存储器装置在各个制造阶段的截面图。
图14是根据一些实施例所示，由图11的方法所制造的存储器装置在各个制造阶段的截面图。
图15是根据一些实施例所示，由图11的方法所制造的存储器装置在各个制造阶段的截面图。
图16是根据一些实施例所示，由图11的方法所制造的存储器装置在各个制造阶段的截面图。
图17是根据一些实施例所示，定义存储器装置的第一主动区与第二主动区的另一种范例性方法的流程图。
图18是根据一些实施例所示，遵循图11或图17的方法以制造存储器装置的范例性方法的流程图。
图19A至图19C是根据一些实施例所示，由图18的方法所制造的存储器装置在各个制造阶段的截面图。
图20至图26是根据一些实施例所示，由图18的方法所制造的存储器装置在各个制造阶段的截面图。
图27A至图27C是根据一些实施例所示，由图18的方法所制造的存储器装置在各个制造阶段的截面图。
图28是根据一些实施例所示，由图18的方法所制造的存储器装置在各个制造阶段的截面图。
图29是根据一些实施例所示，由图18的方法所制造的存储器装置的另一个实施例的截面图。
图30是根据一些实施例所示，由图18的方法所制造的存储器装置的又一个实施例的截面图。
图31是根据一些实施例所示，由图18的方法所制造的存储器装置的又一个实施例的截面图。
图32是根据一些实施例所示，由图18的方法所制造的存储器装置的又一个实施例的截面图。
其中，附图标记说明如下：
100：存储器单元
110：第一晶体管
110G：栅极
110S：源极
110D：漏极
120：第二晶体管
120G：栅极
120S：源极
120D：漏极
130：编程字元线
132：读取字元线
134：位元线
136：电阻器
200：存储器单元
210：第一晶体管
210G：栅极
210S：源极
210D：漏极
220：第二晶体管
220G：栅极
220S：源极
220D：漏极
230：第三晶体管
230G：栅极
230S：源极
230D：漏极
240：编程字元线
242：第一读取字元线
244：第二读取字元线
250：位元线
300：存储器装置
302：编程晶体管
304：读取晶体管
306：半导体基板
306A：第一主动区
306B：第二主动区
308：栅极结构
310：栅极结构
310a～310d：栅极堆叠
316～322：源极/漏极结构
332：突出结构
342：半导体层
342a～342c：半导体层
A-A’：线段
400：存储器装置
402：编程晶体管
404：第一读取晶体管
406：第二读取晶体管
408：半导体基板
408A：第一主动区
408B：第二主动区
410～414：栅极结构
416～424：源极/漏极结构
432：突出结构
442：半导体层
442a～442c：半导体层
452：半导体层
452a～452c：半导体层
500：布局
501：单元边界
502A：主动特征
502B：主动特征
504：栅极特征
506：栅极特征
508～514：次主动特征
520～532：特征
534：互连结构
536：位元线
538：编程字元线
540：读取字元线
W1：宽度
W2：宽度
600：布局
602：虚拟栅极结构
604：虚拟栅极结构
700：布局
702：特征
704：互连结构
800：布局
802A：主动区
900：布局
901：单元边界
902A：主动特征
902B：主动特征
904～908：栅极特征
910～918：次主动特征
920～928：特征
930～934：特征
940：互连结构
942：位元线
944：编程字元线
946：第一读取字元线
948：第二读取字元线
W3：宽度
W4：宽度
1000：布局
1002：虚拟栅极结构
1004：虚拟栅极结构
1100：方法
1102～1110：操作
1200：存储器装置
1202：半导体基板
1202A：第一区域
1202B：第二区域
1203：顶部表面
1304：图案化遮罩
1306：硬遮罩
1308：图案化光阻层
1205：底部表面
1207：侧壁
1306：硬遮罩
1402：凹槽
1502：第一半导体层
1502a～1502c：第一半导体层
1504：第二半导体层
1504a～1504c：第二半导体层
1602A：第一主动结构
1602B：第二主动结构
1603A：第一主动区
1603B：第二主动区
1610：半导体层
1610a～1610c：半导体层
1620：半导体层
1620a～1620c：半导体层
1625A：图案化遮罩
1625B：图案化遮罩
1630：隔离结构
1700：方法
1702～1712：操作
1800：方法
1802～1820：操作
1902：第一虚拟栅极结构
1904：虚拟栅极介电质
1906：虚拟栅极
1908：硬遮罩
1910：栅极间隔物
1912：第二虚拟栅极结构
1914：虚拟栅极介电质
1916：虚拟栅极
1918：硬遮罩
1920：栅极间隔物
2001：阻挡遮罩
2010：半导体层
2010a～2010c：半导体层
2020：半导体层
2020a～2020c：半导体层
2102：内部间隔物
2202：源极/漏极结构
2204：源极/漏极结构
2210：GAA晶体管
H1：高度
H2：高度
2301：阻挡遮罩
2402：源极/漏极结构
2404：源极/漏极结构
2410：非GAA晶体管
H3：高度
2500：层间介电质
2702：第一主动栅极结构
2704：栅极介电质
2706：栅极金属
2712：第二主动栅极结构
2714：栅极介电质
2716：栅极金属
2800：层间介电质
2802：互连结构
2803：介电质硬遮罩
2804～2812：互连结构
2813：介电质硬遮罩
2814：互连结构
2816：互连结构
2900：虚拟栅极结构
2902：虚拟栅极介电质
2904：虚拟栅极
2906：间隔物
2908：介电质硬遮罩
2920：虚拟栅极结构
2922：虚拟栅极介电质
2924：虚拟栅极
2926：间隔物
2928：介电质硬遮罩
3000：GAA晶体管
3002：半导体层
3004：源极/漏极结构
3006：主动栅极结构
3008：互连结构
3010：互连结构
3100：虚拟栅极结构
3102：虚拟栅极介电质
3104：虚拟栅极
3106：间隔物
3108：介电质硬遮罩
3120：虚拟栅极结构
3122：虚拟栅极介电质
3124：虚拟栅极
3126：间隔物
3128：介电质硬遮罩
3200：非GAA晶体管
3202：主动栅极结构
3204：栅极介电质
3206：栅极金属
3208：栅极间隔物
具体实施方式
以下的公开提供许多不同实施例或范例，用以实施本公开的不同特征。本公开的各部件及排列方式，其特定范例叙述于下以简化说明。理所当然的，这些范例并非用以限制本公开。举例来说，若叙述中有着第一特征成形于第二特征之上或上方，其可能包含第一特征与第二特征以直接接触成形的实施例，亦可能包含有附加特征形成于第一特征与第二特征之间，而使第一特征与第二特征间并非直接接触的实施例。此外，本公开可在多种范例中重复参考数字及/或字母。该重复的目的是为简化及清晰易懂，且本身并不规定所讨论的多种实施例及/或配置间的关系。
进一步来说，本公开可能会使用空间相对术语，例如“在…下方”、“下方”、“低于”、“在…上方”、“高于”及类似词汇，以便于叙述图式中一个元件或特征与其他元件或特征间的关系。除了图式所描绘的方位外，空间相对术语亦欲涵盖使用中或操作中的装置其不同方位。设备可能会被转向不同方位(旋转90度或其他方位)，而此处所使用的空间相对术语则可相应地进行解读。
在当代的半导体装置制造制程中，单一晶圆上会制造有大量的半导体装置，例如硅通道n型场效晶体管(n-type field effect transistor,nFET)以及硅锗通道p型场效晶体管(pFET)。非平面晶体管装置的构造，例如鳍式(fin-based)晶体管(通常被称为“FinFET”)，可提供比平面晶体管(planar transistor)更高的装置密度与更好的性能。一些先进的非平面晶体管构造，例如纳米片(nanosheet)(或纳米线(nanowire))晶体管，可进一步提供更胜于FinFET的性能。与通道被栅极结构部分包裹(wrap)(例如：跨坐(straddle))的FinFET相比，纳米片晶体管通常包括包裹环绕(wrap around)一或多个纳米片的整个周长的栅极结构，以改进通道电流的控制。举例来说，在具有相似尺寸的FinFET与纳米片晶体管中，纳米片晶体管可提供较大的驱动电流(driving current,Ion)以及较小的次临界漏电流(subthreshold leakage current,Ioff)。具有完全包裹环绕其通道的栅极结构的晶体管通常称为栅极全环(gate-all-around,GAA)晶体管；具有部分包裹环绕或覆盖其通道的栅极结构的晶体管，包括FinFET以及平面晶体管，通常被称为非栅极全环(non-GAA)晶体管。
鉴于纳米片晶体管与FinFET相较的下的相对性能，一些现行的存储器装置已在纳米片晶体管的配置中配置对应的存储器单元(cell)。举例来说，抗熔丝(anti-fuse)存储器单元可包括编程(programming)晶体管与读取(reading)晶体管，它们中的每一者被配置为GAA晶体管。然而，因为GAA晶体管通常具有多个独立的纳米结构(例如：纳米片、纳米线)，因此当对抗熔丝存储器单元进行编程时，可能仅有一部分的栅极介电质(例如：耦接至其中一个纳米片)被破坏，这会不利地导致抗熔丝存储器单元具有高电阻及/或大范围变化的崩溃电压(breakdown voltage,VBD)。因此，现行的已采用了GAA配置的存储器单元并非是完全令人满意的。
本公开提供存储器单元的各种实施例。在一些实施例中，所公开的存储器单元包括抗熔丝存储器单元，抗熔丝存储器单元包括编程晶体管以及一或多个读取晶体管。编程晶体管被配置为非GAA晶体管(例如：FinFET、平面晶体管)，而一或多个读取晶体管的每一者被配置为GAA晶体管。在基板上方，非GAA晶体管与一或多个GAA晶体管通过至少一个隔离结构(例如：浅沟槽隔离(shallow trench isolation,STI))彼此分隔。换句话说，非GAA晶体管可被形成在基板的第一主动区(active region)中，而GAA晶体管可被形成在第二主动区中，其中第一主动区与第二主动区通过STI彼此分隔(例如：电性隔离)。通过将编程晶体管配置为非GAA晶体管，以及将每个读取晶体管配置为GAA晶体管，如同本文所公开的，存储器单元可具有更加可控的崩溃电压(例如：变化范围较窄的崩溃电压)，同时在编程存储器单元后维持GAA晶体管的性能。
图1是根据一些实施例所示，存储器单元100的范例性电路示意图。如图所示，存储器单元(有时称作存储器位元单元、存储器位元、或是位元)100包括第一晶体管110以及第二晶体管120。第一晶体管110及第二晶体管120中的每一者，可包括n型金属氧化物半导体场效晶体管(metal-oxide-semiconductor field-effect-transistor,MOSFET)。第一晶体管110及第二晶体管120中的每一者，可包括另一种类型的MOSFET，例如：p型MOSFET。在一些其他实施例中，第一晶体管110及第二晶体管120中的至少一者，可由另一种类型的电子装置(例如：MOS电容)所取代，但仍包含在本公开的范围中。第一晶体管110与第二晶体管120彼此串联地电性耦接。举例来说，第一晶体管110的漏极110D连接至第二晶体管120的源极120S。
存储器单元100可被配置为一次性可编程(one-time-programmable,OTP)存储器单元，例如抗熔丝单元。应理解的是，存储器单元100可被配置为任何类型的存储器单元，这些存储器单元包括彼此串联地电性耦接的两个晶体管，这些存储器单元例如NOR型非易失性存储器单元、动态随机存取存储器(dynamic random-access memory,DRAM)单元、双晶体管静态随机存取存储器(static random-access memory,SRAM)单元等。
当存储器单元100被配置为抗熔丝单元时，第一晶体管110可用作编程晶体管(因此亦可称为编程晶体管110)，而第二晶体管120可用作读取晶体管(因此亦可称为读取晶体管120)。如此一来，第一晶体管的源极110S是浮动的(floating)(例如：未耦接至任何东西)，而第一晶体管的栅极110G耦接至编程字元线(programming word line,WLP)130；另一方面，第二晶体管的栅极120G耦接至读取字元线(reading word line,WLR)132，而第二晶体管的漏极120D耦接至位元线(BL)134。
为了使存储器单元100编程，经由读取字元线132向栅极120G提供电压(例如：对应逻辑高(logic high)状态的正电压)以导通读取晶体管120。在读取晶体管120被导通之前、导通的同时或导通之后，足够高的电压(例如：崩溃电压(VBD)被施加到编程字元线130，且低电压(例如：对应逻辑低(logic low)的正电压)被施加到位元线134。低电压(施加在位元线134上)可被传送到漏极110D，以产生跨越漏极110D与栅极110G的VBD，以使编程晶体管110的栅极介电质的一部分(例如：漏极110D与栅极110G之间的部分)崩溃。在编程晶体管110的栅极介电质崩溃之后，互连栅极110与漏极110D的部分展现出相当于电阻的行为。举例来说，此部分可作为电阻器136，如图1中所象征性地显示的。在编程之前(在编程晶体管110的栅极介电质崩溃之前)，当读取晶体管120被导通时，不会有导电路径存在于位元线134与编程字元线130之间；而在编程之后，当读取晶体管120被导通时，会有导电路径存在于位元线134与编程字元线130之间(例如：经由电阻器136)。
为了读取存储器单元100，与编程操作类似，读取晶体管120被导通且位元线134被耦接到对应逻辑低状态的电压。作为响应，正电压被施加到编程晶体管的栅极110G。如上所述，若编程晶体管110的栅极介电质并未崩溃，则在位元线134与编程字元线130之间不会存在导电路径。因此，相对低的电流自编程字元线130传导，穿过第一晶体管110及第二晶体管120并到达位元线134。若编程晶体管110的栅极介电质是崩溃的，则在位元线134与编程字元线130之间存在导电路径。因此，相对高的电流自编程字元线130传导，穿过第一晶体管110(现在等效于电阻器136)以及第二晶体管120，并到达位元线134。这种低电流以及高电流有时分别被称为存储器单元110的Ioff以及Ion。耦接至位元线134的电路组件(例如：感测放大器(sensingamplifier))可差分(differentiate)Ioff与Ion(反之亦然)，并因此判断存储器单元100是呈现逻辑高(“1”)还是呈现逻辑低(“0”)。举例来说，当Ion被读取时，存储器单元100可代表1；而当Ioff被读取时，存储器单元100可代表0。
图2是根据一些实施例所示，另一个存储器单元200的范例性电路示意图。存储器单元200与图1的存储器单元100相似，除了存储器单元200包括额外的读取晶体管。如图所示，存储器单元200包括第一晶体管210、第二晶体管220、以及第三晶体管230。第一晶体管210、第二晶体管220、以及第三晶体管230中的每一者，可包括n型MOSFET。在一些其他实施例中，第一晶体管210、第二晶体管220、以及第三晶体管230中的每一者，可包括p型MOSFET，但仍包含在本公开的范围中。第一晶体管210、第二晶体管220、以及第三晶体管230彼此串联地电性耦接。举例来说，第一晶体管210的漏极210D连接至第二晶体管220的源极220S，且第二晶体管220的漏极220D连接至第三晶体管230的源极230S。存储器单元200可作为抗熔丝单元(如上所述)，其中第一晶体管210作为抗熔丝单元的编程晶体管，而第二晶体管220与第三晶体管230共同作为抗熔丝单元的读取晶体管。与存储器单元100相似，第一晶体管210(编程晶体管)的栅极210G耦接至编程字元线240，而第二晶体管220及第三晶体管230(读取晶体管)的栅极220G及230G分别耦接至第一读取字元线(WLR1)242及第二读取字元线(WLR2)244，且第三晶体管230(读取晶体管)的漏极230D耦接至位元线250。其中第一晶体管210还包括源极210S。存储器单元200的操作基本上与存储器单元100的操作相似，因此不再赘述。
参照图3，图3显示范例性的存储器装置300的透视图。根据一些实施例，存储器装置300可为抗熔丝存储器单元的一部分，该抗熔丝存储器单元包括一个编程晶体管以及一个读取晶体管，例如图1的存储器单元100。图3的透视图是为抗熔丝存储器单元的概观，因此，抗熔丝存储器单元的一些特征在图3中可能无法辨识。存储器装置300(或与存储器装置300相似的存储器装置)的更多详细特征，将在下文中参照图19A至图29及图32的截面图进行图示与讨论。
如图3所示，存储器装置300包括编程晶体管302以及读取晶体管304。在一些实施例中，编程晶体管302被配置为非GAA晶体管(例如：FinFET)，而读取晶体管被配置为GAA晶体管(例如：纳米片晶体管)。编程晶体管302以及读取晶体管304可被形成在半导体基板306上、各别的不同的主动区中。举例来说，编程晶体管302被形成在半导体基板306的第一主动区306A(亦称为主动区306A)上方；而读取晶体管304被形成在半导体基板306的第二主动区306B(亦称为主动区306B)上方，其中第一主动区306A与第二主动区306B通过隔离结构(未显示于图3中)横向地(例如：沿着X方向)彼此分隔。这种主动区有时被称为氧化扩散(oxidediffusion,OD)区。
具体来说，编程晶体管302包括设置于第一主动区306A上方的栅极结构308；而读取晶体管304包括设置于第二主动区306B上方的栅极结构310。彼此平行的栅极结构308与310可沿着横向方向(例如：Y方向)指向(orientate)以及伸长(elongate)。在第一主动区306A中，编程晶体管302包括分别形成在栅极结构308的侧面上的源极/漏极结构316以及源极/漏极结构318。在第二主动区306B中，读取晶体管304包括分别形成在栅极结构310的侧面上的源极/漏极结构320以及源极/漏极结构322。
栅极结构308被形成为跨坐(straddle)于自基板306突出的结构332(下文中的鳍式或突出结构332)，其中源极/漏极结构316与源极/漏极结构318分别耦接至突出结构332的两端，例如沿着X方向耦接至突出结构332的两端。突出结构332可作为编程晶体管302的通道。栅极结构310被形成为包裹围绕多个纳米结构342a、342b及342c(例如：纳米片、纳米线、或其他具有纳米尺度的尺寸的半导体层，因此亦称为半导体层342a-342c)，且具有耦接至它们各自的末端的源极/漏极结构320与源极/漏极结构322，例如沿着X方向耦接至它们各自的末端。半导体层342a-342c(有时可被称为半导体层342)可共同作为读取晶体管304的通道。突出结构332以及半导体层342a-342c可沿着横向方向(例如：X方向)指向与伸长，此横向方向与源极/漏极结构316-322彼此对准的方向相同。如此一来，形成有源极/漏极结构316-318与突出结构332的第一主动区306A，以及形成有源极/漏极结构320-322与半导体层342a-342c的第二主动区306B，尽管两者在横向上彼此分隔，但是它们可沿着横向方向(例如：X方向)彼此对准。
仍旧参照图3，且更详细地来说，在一些实施例中，栅极结构310可包括多个栅极堆叠。栅极堆叠的每一者可包括一或多个栅极介电质以及一或多个栅极金属(为使说明清晰而未显示于图3中)。栅极堆叠中的两个被配置以共同包裹围绕一或多个半导体层342a-342c中的对应的一者。举例来说，栅极结构310包括栅极堆叠310a、310b、310c以及310d。栅极堆叠310a-310d可具有与栅极结构310的宽度(沿着Y方向)基本相似的宽度(沿着Y方向)，而半导体层342a-342c的特征在于宽度(沿着Y方向)小于栅极堆叠310a-310d的宽度。栅极堆叠310a-310d中的每一者可进一步包括沿着Z方向延伸的部分，以与相邻的栅极堆叠接触。如此一来，栅极堆叠310a-310d中相邻的两者可包裹半导体层342a-342c中对应的一者的整个周长(perimeter)。
举例来说，栅极堆叠310a与栅极堆叠310b可共同地包裹围绕半导体层342a的至少四个侧面，且半导体层342a的两个侧面(或末端)分别耦接至源极/漏极结构320与源极/漏极结构322；栅极堆叠310b与栅极堆叠310c可共同地包裹围绕半导体层342b的至少四个侧面，且半导体层342b的两个侧面(或末端)分别耦接至源极/漏极结构320与源极/漏极结构322；且栅极堆叠310c与栅极堆叠310d可共同地包裹围绕半导体层342c的至少四个侧面，且半导体层342c的两个侧面(或末端)分别耦接至源极/漏极结构320与源极/漏极结构322。
参照图4，图4显示范例性的存储器装置400的透视图。根据一些实施例，存储器装置400可为抗熔丝存储器单元的一部分，该抗熔丝存储器单元包括一个编程晶体管以及两个读取晶体管，例如图2的存储器单元200。图4的透视图是为抗熔丝存储器单元的概观，因此，抗熔丝存储器单元的一些特征在图4中可能无法辨识。存储器装置400(或与存储器装置400相似的存储器装置)的更多详细特征，将在下文中参照图30以及图31的截面图进行图示及讨论。
如图4所示，存储器装置400包括编程晶体管402、第一读取晶体管404(亦称为读取晶体管404)、以及第二读取晶体管406(亦称为读取晶体管406)。在一些实施例中，编程晶体管402被配置为非GAA晶体管(例如：FinFET)，而第一及第二读取晶体管404及406的每一者被配置为GAA晶体管(例如：纳米片晶体管)。编程晶体管402以及第一读取晶体管404、第二读取晶体管406可被形成在半导体基板408上、各别的不同的主动区中。举例来说，编程晶体管402被形成在半导体基板408的第一主动区408A(亦称为主动区408A)上方；而第一读取晶体管404、第二读取晶体管406被形成在半导体基板408的第二主动区408B(亦称为主动区408B)上方，其中第一主动区408A与第二主动区408B通过隔离结构(未显示于图4中)横向地(例如：沿着X方向)彼此分隔。这种主动区有时被称为氧化扩散(OD)区。
具体来说，编程晶体管402包括设置于第一主动区408A上方的栅极结构410；而第一读取晶体管404及第二读取晶体管406分别包括设置于第二主动区408B上方的栅极结构412及栅极结构414。彼此平行的栅极结构410、412与414可沿着横向方向(例如：Y方向)指向以及伸长。在第一主动区408A中，编程晶体管402包括分别形成在栅极结构410的各别侧面上的源极/漏极结构416以及源极/漏极结构418。在第二主动区408B中，第一读取晶体管404包括分别形成在栅极结构412的各别侧面上的源极/漏极结构420以及源极/漏极结构422；而第二读取晶体管406包括分别形成在栅极结构414的各别侧面上的源极/漏极结构422以及源极/漏极结构424。在图4所示的实施例中，第一读取晶体管404与第二读取晶体管406可共享相同的源极/漏极结构422。不过，在本公开的范围内，同样包括了第一读取晶体管404与第二读取晶体管406并未共享相同的源极/漏极结构的实施例。
栅极结构410被形成为跨坐自基板408突出的结构432(下文中的鳍式或突出结构432)，其中源极/漏极结构416与418分别耦接至突出结构432的两端，例如沿着X方向耦接至突出结构432的两端。突出结构432可作为编程晶体管402的通道。栅极结构412被形成为包裹围绕多个纳米结构442a、442b及442c(例如：纳米片、纳米线、或其他具有纳米尺度的尺寸的半导体层，因此亦称为半导体层442a-442c)，且具有耦接至它们各自的末端的源极/漏极结构420与源极/漏极结构422，例如沿着X方向耦接至它们各自的末端。半导体层442a-442c(有时可被称为半导体层442)可共同作为第一读取晶体管404的通道。栅极结构414被形成为包裹围绕多个其他纳米结构452a、452b及452c(例如：半导体层，因此亦称为半导体层452a-452c)，且具有耦接至它们各自的末端的源极/漏极结构422与源极/漏极结构424，例如沿着X方向耦接至它们各自的末端。半导体层452a-452c(有时可被称为半导体层452)可共同作为第二读取晶体管406的通道。突出结构432以及半导体层442a-442c还有半导体层452a-452c可沿着横向方向(例如：X方向)指向与伸长，此横向方向与源极/漏极结构416-424彼此对准的方向相同。如此一来，形成有源极/漏极结构416-418与突出结构432的第一主动区408A，以及形成有源极/漏极结构420-424与半导体层442a-442c还有半导体层452a-452c的第二主动区408B，尽管两者在横向上彼此分隔，但是它们可沿着横向方向(例如：X方向)彼此对准。
在一些实施例中，栅极结构412及414的每一者可包括多个栅极堆叠。栅极堆叠的每一者可包括一或多个栅极介电质以及一或多个栅极金属(为使说明清晰而未显示于图4中)。栅极堆叠中的两个被配置以共同包裹围绕一或多个半导体层中对应的一者。因为栅极结构412及414与参照图3所讨论的栅极结构310相似，因此将不再重复对栅极结构412及414的讨论。
图5、图6、图7及图8是根据一些实施例所示，用于制造抗熔丝单元的设计布局的各种范例。图5至图8的布局可各自用于制造具有一个编程晶体管以及一个读取晶体管的抗熔丝存储器单元，例如图1的存储器单元100。此外，在一些实施例中，编程晶体管可被形成为非GAA的晶体管，而读取晶体管可被形成为GAA晶体管。举例来说，非GAA的编程晶体管可为FinFET，而GAA读取晶体管可为纳米片晶体管。然而，应理解的是，图5至图8的布局可被用于制造各种其他晶体管组合中的任何一种。举例来说，非GAA的编程晶体管可为平面晶体管，而GAA读取晶体管可为纳米线晶体管。在另一个范例中，非GAA的编程晶体管可为FinFET，而GAA读取晶体管可为纳米线晶体管。在又一个范例中，非GAA的编程晶体管可为FinFET，而GAA读取晶体管可为垂直(vertical)晶体管。
作为代表性范例，图5至图8的布局的每一者，被配置以制造类似于图3所示的存储器装置300的抗熔丝存储器装置，其中存储器装置300包括非GAA的编程晶体管以及GAA读取晶体管。因此，下文将结合图3提供对图5至图8的讨论。应理解的是，出于说明的目的，已经简化了图5至图8所示的布局。因此，每个布局可包括一或多个其他特征，且这些其他特征同样维持在本公开的范围内。
参照图5，图5根据一些实施例显示了布局500。布局500包括定义了抗熔丝存储器单元的边界的特征501(下文中称为单元边界501)。在单元边界501上，布局500包括各种特征，每个特征对应一或多个图案化制程(例如：微影(photolithography)制程)以形成物理性的装置特征。
举例来说，布局500包括主动特征502A及主动特征502B还有栅极特征504及栅极特征506。沿着X方向延伸的主动特征502A可被配置以定义第一主动区，例如图3的第一主动区306A。沿着X方向延伸的主动特征502B可被配置以定义第二主动区，例如图3的第二主动区306B。在下文中，主动特征502A及502B有时可分别被称为主动区502A(306A)及502B(306B)。沿着Y方向延伸的栅极特征504可被配置以形成第一栅极结构，例如图3的栅极结构308。沿着Y方向延伸的栅极特征506可被配置以形成第二栅极结构，例如图3的栅极结构310。在下文中，栅极特征504及506有时可分别被称为栅极结构504(308)及506(310)。在一些实施例中，栅极结构504(308)的宽度W1(沿着X方向延伸)，可宽于栅极结构506(310)的宽度W2(沿X着方向延伸)，如图5所示。在一些其他实施例中，宽度W1可以等于宽度W2。
每个栅极特征可行进(travel)跨越对应的一个主动特征，以在栅极特征的侧面上形成一或多个次主动(sub-active)特征，次主动特征可被配置以形成对应的源极/漏极结构。举例来说，在图5中，栅极特征504行进跨越主动特征502A，以形成次主动特征508及510，其中次主动特征508及510可被用于形成源极/漏极结构，例如图3的源极/漏极结构316及318。栅极特征506行进跨越主动特征502B，以形成次主动特征512及514，其中次主动特征508及510可被用于形成源极/漏极结构，例如图3的源极/漏极结构320及322。在下文中，次主动特征508、510、512以及514有时可分别被称为源极/漏极结构508(316)、510(318)、512(320)以及514(322)。
在一些实施例中，主动区502A(306A)的被栅极结构504(308)所覆盖的部分，被配置以形成非GAA晶体管的通道，例如图3的突出结构332。主动区502B(306B)的被栅极结构506(310)所覆盖的部分，被配置以形成GAA晶体管的通道，例如图3的半导体层342a-342c。如此一来，可基于布局500的主动特征502A与栅极特征504，来形成非GAA的编程晶体管302(图3)；以及可基于布局500的主动特征502B与栅极特征506，来形成GAA读取晶体管304(图3)。
在形成非GAA的编程晶体管302以及GAA读取晶体管304时，可形成多个互连结构以操作编程晶体管302以及读取晶体管304。举例来说，编程晶体管302的漏极(例如：源极/漏极结构510(318))与读取晶体管304的源极(例如：源极/漏极结构512(320))通过互连结构相互连接；编程晶体管302的栅极(例如：栅极结构504(308))以及读取晶体管304的栅极(例如：栅极结构506(310))可分别连接至作为WLP(例如：图1的编程字元线130)以及WLR(例如：图1的读取字元线132)的互连结构；而读取晶体管304的漏极(例如：源极/漏极结构514(322))可连接至作为BL(例如：图1的位元线134)的互连结构。
如图5的范例所示，布局500包括形成这些互连结构(例如：WLP、WLR、BL等)的多个特征，以及连接那些互连结构的附加互连结构。举例来说，布局500包括沿着Y方向延伸的特征520、522、524以及526。特征520、522、524以及526被配置以形成互连结构，以分别连接至源极/漏极结构508(316)、源极/漏极结构510(318)、源极/漏极结构512(320)、以及源极/漏极结构514(322)。连接至源极/漏极结构的这些互连结构有时被称为MD，其中MD可被形成为狭缝(slot)或沟槽(trench)结构。因此，特征520、522、524以及526在下文中可分别被称为MD 520、MD 522、MD 524以及MD 526。
布局500进一步包括特征528、530以及532，这些特征被配置以形成互连结构，以分别连接至MD 522、524以及526。这种互连结构有时被称为VD，其中VD可被形成为通孔(via)结构。因此，特征528、530以及532在下文中可分别被称为VD 528、VD 530以及VD 532。
布局500进一步包括特征534及536，两者均沿着X方向延伸。特征534被配置以形成将编程晶体管302与读取晶体管304互连在一起的互连结构，特征534在下文中被称为互连结构534。举例来说，经由MD 522、VD 528、互连结构534、VD 530以及MD 524，编程晶体管302的源极/漏极结构510(318)可连接至读取晶体管304的源极/漏极结构512(320)。特征536被配置以形成作为BL的互连结构，特征536在下文中被称为位元线536。位元线536可经由VD532与MD 526连接至读取晶体管304的源极/漏极结构514(322)。
布局500进一步包括特征538及540，两者均沿着Y方向延伸。特征538及540被配置以分别形成作为WLP及WLR的互连结构，特征538以及540在下文中被称为编程字元线(WLP)538以及读取字元线(WLR)540。编程字元线538可经由有时被称为VG(未图示)的一个互连结构连接至编程晶体管302的栅极结构504(308)，而读取字元线540可经由另一个VG(未图示)连接至读取晶体管304的栅极结构506(310)。在一些实施例中，这些VG可被形成为通孔结构。
在一些实施例中，MD 520-526、VD 528-532以及未图示的VG，可被设置于中段制程(middle-end-of-line,MEOL)网状系统(network)中。互连结构534以及位元线536可被设置于后段制程(back-end-of-line,BEOL)网状系统的第一金属化(metallization)层中。编程字元线538以及读取字元线540可被设置于后段制程(BEOL)网状系统的第二金属化层中。第二金属化层可被设置在第一金属化层上方，且第一金属化层可被设置在MEOL网状系统上方。
参照图6，图6根据一些实施例显示了布局600。布局600与布局500相似，不同之处在于布局600还包括了形成一或多个虚拟(dummy)栅极结构的特征。因此，在下文中图6的讨论将再次使用图5的一些参考符号。
如图所示，布局600进一步包括特征602及604，两者均沿着Y方向延伸。特征602及604可被配置以形成虚拟栅极结构，特征602及604在下文中被称为虚拟栅极结构602及604。在一些实施例中，虚拟栅极结构602-604可类似于图3的栅极结构308-310(例如：沿着Y方向延伸)，但可能不会行进跨越任何主动区。因此，虚拟栅极结构602-604将不会被用作主动栅极结构以电性控制完成的半导体装置(例如：图3的存储器装置300)中的电流。如图6所示，虚拟栅极结构602被沿着单元边界501的其中一侧设置。虚拟栅极结构604被设置在主动区502A(306A)与502B(306B)之间。
参照图7，图7根据一些实施例显示了布局700。布局700与布局600相似，不同之处在于布局700还包括了形成一或多个互连结构的特征。因此，在下文中图7的讨论将再次使用图6的一些参考符号。
图所示，布局700进一步包括特征702，特征702被配置以形成互连结构(例如：VD)。在下文中，特征702可被称为VD 702。与VD 528及530相似，VD 702配置以连接至对应的MD(例如：MD 520)。布局700进一步包括与特征534相似的特征704，不同之处在于除了连接到VD 528及530之外，特征704还被配置以形成连接到VD 702的互连结构。换句话说，特征704可进一步延伸跨越栅极结构504(308)，例如沿着X方向延伸跨越栅极结构504(308)。在下文中，特征704有时可被称为互连结构704。通过形成互连结构704，连接至MD 520的源极/漏极结构508(316)、连接至MD 522的源极/漏极结构510(318)、以及连接至MD 524的源极/漏极结构512(320)，可被彼此互连。
参照图8，图8根据一些实施例显示了布局800。布局800与布局600相似，不同之处在于布局800还包括了形成被对应的栅极结构所部分覆盖的主动区的特征。因此，在下文中图8的讨论将再次使用图6的一些参考符号。
如图所示，布局800包括特征802A，特征802A被配置以形成主动区。在下文中，特征802A有时可被称为主动区802A。主动区802A与图5至图7所示的主动区502A(306A)相似，不同之处在于主动区802A被栅极结构504(308)部分地覆盖。具体来说，在一些实施例中，主动区802A被栅极结构504(308)所覆盖的部分向主动区502B(306B)偏移。如此一来，当使用布局800来形成图3中的存储器装置300时，存储器装置300不具有源极/漏极结构316。进一步地，由主动区802A的被栅极结构504(308)所覆盖的部分形成的突出结构332，可具有同样由栅极结构504(308)所覆盖的额外侧壁。此侧壁应该已经耦接到源极/漏极结构316。仅具有耦接到其通道(例如：突出结构332)的一个源极/漏极结构(例如：源极/漏极结构318)的编程晶体管302，有时可被称为MOS(或MOSFET)电容器。
图9及图10是根据一些实施例所示，用于制造抗熔丝单元的设计布局的各种范例。图9及图10的布局可各自用于制造具有一个编程晶体管以及两个读取晶体管的抗熔丝存储器单元，例如图2的存储器单元200。此外，在一些实施例中，编程晶体管可被形成为非GAA的晶体管，而读取晶体管可被形成为GAA晶体管。举例来说，非GAA的编程晶体管可为FinFET，而每个GAA读取晶体管可为纳米片晶体管。然而，应理解的是，图9及图10的布局可被用于制造各种其他晶体管组合中的任何一种，且这些实施例同样包括在本公开的范围中。
作为代表性范例，图9及图10的布局的每一者，被配置以制造类似于图4所示的存储器装置400的抗熔丝存储器装置，其中存储器装置400包括非GAA的编程晶体管以及两个GAA读取晶体管。因此，下文将结合图4提供对图9及图10的讨论。应理解的是，出于说明的目的，已经简化了图9及图10所示的布局。因此，每个布局可包括一或多个其他特征，且这些其他特征同样维持在本公开的范围内。
参照图9，图9根据一些实施例显示了布局900。布局900包括定义了抗熔丝存储器单元的边界的特征901(下文中称为单元边界901)。在单元边界901上方，布局900包括各种特征，每个特征对应一或多个图案化制程(例如：微影制程)以形成物理性的装置特征。
举例来说，布局900包括主动特征902A及主动特征902B，还包括栅极特征904、栅极特征906及栅极特征908。沿着X方向延伸的主动特征902A可被配置以定义第一主动区，例如图4的第一主动区408A。沿着X方向延伸的主动特征902B可被配置以定义第二主动区，例如图4的第二主动区408B。在下文中，主动特征902A以及902B有时可分别被称为主动区902A(408A)以及902B(408B)。沿着Y方向延伸的栅极特征904可被配置以形成第一栅极结构，例如图4的栅极结构410。沿着Y方向延伸的栅极特征906可被配置以形成第二栅极结构，例如图4的栅极结构412。沿着Y方向延伸的栅极特征908可被配置以形成第三栅极结构，例如图4的栅极结构414。在下文中，栅极特征904、906及908有时可分别被称为栅极结构904(410)、906(412)及908(414)。在一些实施例中，栅极结构904(410)的宽度W3(沿着X方向延伸)，可宽于栅极结构906(412)及908(414)的宽度W4(沿X着方向延伸)，如图9所示。在一些其他实施例中，宽度W3可以等于宽度W4。
每个栅极特征可行进跨越对应的一个主动特征，以在栅极特征的侧面上形成一或多个次主动特征，次主动特征可被配置以形成对应的源极/漏极结构。举例来说，在图9中，栅极特征904行进跨越主动特征902A以形成次主动特征910及912，次主动特征910及912可被用于形成源极/漏极结构，例如图4的源极/漏极结构416及418。栅极特征906及908分别行进跨越主动特征902B以形成次主动特征914、916及918，次主动特征914、916及918可分别被用于形成源极/漏极结构，例如图4的源极/漏极结构420、422及424。在下文中，次主动特征910、912、914、916以及918，有时可分别被称为源极/漏极结构910(416)、912(418)、914(420)、916(422)以及918(424)。
在一些实施例中，主动区902A(408A)的被栅极结构904(410)所覆盖的部分，被配置以形成非GAA晶体管的通道，例如图4的突出结构432。主动区902B(408B)的被栅极结构906(412)所覆盖的部分，被配置以形成第一GAA晶体管的通道，例如图4的半导体层442a-442c。主动区902B(408B)的被栅极结构908(414)所覆盖的部分，被配置以形成第二GAA晶体管的通道，例如图4的半导体层452a-452c。如此一来，可基于布局900的主动特征902A与栅极特征904来形成非GAA的编程晶体管402(图4)；可基于布局900的主动特征902B与栅极特征906来形成GAA读取晶体管404(图4)；以及可基于布局900的主动特征902B与栅极特征908来形成GAA读取晶体管406(图4)。
在形成非GAA的编程晶体管402以及GAA读取晶体管404-406时，可形成多个互连结构以操作编程晶体管402以及读取晶体管404-406。举例来说，编程晶体管402的漏极(例如：源极/漏极结构912(418))与读取晶体管404的源极(例如：源极/漏极结构914(420))通过互连结构相互连接；编程晶体管402的栅极(例如：栅极结构904(410))、读取晶体管404的栅极(例如：栅极结构906(412))、以及读取晶体管406的栅极(例如：栅极结构908(414))可分别连接至作为WLP(例如：图2的编程字元线240)、WLR1(例如：图2的第一读取字元线242)、以及WLR2(例如：图2的第二读取字元线244)的互连结构；而读取晶体管406的漏极(例如：源极/漏极结构918(424))可连接至作为BL(例如：图2的位元线250)的互连结构。
如图9的范例所示，布局900包括形成这些互连结构(例如：WLP、WLR1、WLR2、BL等)的多个特征，以及连接那些互连结构的附加互连结构。举例来说，布局900包括沿着Y方向延伸的特征920、922、924、926以及928。特征920、922、924、926以及928被配置以形成互连结构，以分别连接至源极/漏极结构910(416)、源极/漏极结构912(418)、源极/漏极结构914(420)、源极/漏极结构916(422)、以及源极/漏极结构918(424)。连接至源极/漏极结构的这些互连结构有时被称为MD。因此，特征920、922、924、926以及928在下文中可分别被称为MD920、MD 922、MD 924、MD 926以及MD 928。
布局900进一步包括特征930、932及934，这些特征被配置以形成互连结构，以分别连接至MD 922、924及928。这种互连结构有时被称为VD。因此，特征930、932及934在下文中可分别被称为VD 930、VD 932及VD 934。
布局900进一步包括特征940及942，两者均沿着X方向延伸。特征940被配置以形成将编程晶体管402与读取晶体管404互连在一起的互连结构，特征940在下文中被称为互连结构940。举例来说，经由MD 922、VD 930、互连结构940、VD 932以及MD 924，编程晶体管402的源极/漏极结构912(418)可连接至读取晶体管404的源极/漏极结构914(420)。特征942被配置以形成作为BL的互连结构，特征942在下文中被称为位元线942。位元线942可经由VD934与MD 928连接至读取晶体管406的源极/漏极结构918(424)。
布局900进一步包括特征944、946及948，三者均沿着Y方向延伸。特征944、946及948被配置以分别形成作为WLP、WLR1及WLR2的互连结构，特征944、946以及948在下文中分别被称为编程字元线(WLP)944、第一读取字元线(WLR1)946、以及第二读取字元线(WLR2)948。编程字元线944可经由有时被称为VG(未图示)的一个互连结构，连接至编程晶体管402的栅极结构904(410)，第一读取字元线946可经由另一个VG(未图示)连接至读取晶体管404的栅极结构906(412)，而第二读取字元线948可经由又一个VG(未图示)连接至读取晶体管406的栅极结构908(414)。
在一些实施例中，MD 920-928、VD 930-934以及未图示的VG，可被设置于中段制程(MEOL)网状系统中。互连结构940以及位元线942可被设置于后段制程(BEOL)网状系统的第一金属化层中。编程字元线538、第一读取字元线946、以及第二读取字元线948，可被设置在后段制程(BEOL)网状系统的第二金属化层中。第二金属化层可被设置在第一金属化层上方，且第一金属化层可被设置在MEOL网状系统上方。
照图10，图10根据一些实施例显示了布局1000。布局1000与布局900相似，不同之处在于布局1000还包括了形成一或多个虚拟栅极结构的特征。因此，在下文中图10的讨论将再次使用图9的一些参考符号。
如图所示，布局1000进一步包括特征1002及1004，两者均沿着Y方向延伸。特征1002及1004可被配置以形成虚拟栅极结构，特征1002及1004在下文中被称为虚拟栅极结构1002及1004。在一些实施例中，虚拟栅极结构1002-1004可类似于图4的栅极结构410-414(例如：沿着Y方向延伸)，但可能不会行进跨越任何主动区。因此，虚拟栅极结构1002-1004将不会被用作主动栅极结构以电性控制完成的半导体装置(例如：图4的存储器装置400)中的电流。如图10所示，虚拟栅极结构1002被沿着单元边界901的其中一侧设置。虚拟栅极结构1004被设置在主动区902A(408A)与902B(408B)之间。
图11根据本公开一或多个实施例，显示方法1100的流程图，方法1100在基板上定义第一主动区与第二主动区。第一主动区与第二主动区可通过至少一个隔离结构横向地彼此分隔。在一些实施例中，第一主动区可包括自基板突出的结构(例如：鳍式结构)，而第二主动区可包括交替地堆叠在另一者顶部上的多个纳米结构(例如：纳米片、纳米线、或其他具有纳米尺度的尺寸的半导体层)。在定义了第一主动区与第二主动区之后，方法1100可由图18的方法1800接续，以分别在第一主动区及第二主动区中形成一或多个非GAA晶体管以及一或多个GAA晶体管，这将在下文中进行进一步的讨论。
方法1100的操作可与如图12、图13、图14、图15及图16所示的各个制造阶段的存储器装置1200的截面图相关。举例来说，存储器装置1200可类似于图3的存储器装置300或图4的存储器装置400。图12至图16的截面图，可为沿着图3及图4的线段A-A’切割的截面图。在一些实施例中，存储器装置1200可被包括在微处理器、另一个存储器装置及/或其他集成电路(IC)中，或是另外耦接至微处理器、另一个存储器装置及/或其他集成电路(IC)。此外，图12至图16经过简化，以更好地理解本公开的概念。尽管图式显示了存储器装置1200，但应理解的是，IC可包括许多其他装置，例如电感器(inductor)、电阻器、电容器(capacitor)、晶体管等，为使说明清晰易懂，这些装置并未显示于图12至图16中。
简要地对方法1100进行概述，方法1100从操作1102开始，在操作1102中提供半导体基板。接着，方法1100进入操作1104，在操作1104中，半导体基板的第一区域被遮蔽(mask)。接着，方法1100进入操作1106，在操作1106中，半导体基板的第二区域被蚀刻以形成凹槽。接着，在操作1108中，多个第一半导体层与多个第二半导体层在凹槽中外延生长(epitaxially grow)，以交替地堆叠在另一者的顶部上。在第二区域中生长第一半导体层以及第二半导体层之后，方法1100进入操作1110，在操作1110中，定义了第一主动区及第二主动区。
对应图11的操作1102，图12是为处于各个制造阶段之一的存储器装置1200的截面图，其中存储器装置1200包括半导体基板1202。
半导体基板1202包括半导体材料基板，例如硅。替代性地，半导体基板1202可包括其他元素(elementary)半导体材料，例如锗。半导体基板1202亦可包括化合物(compound)半导体，例如碳化硅、砷化镓、砷化铟及磷化铟。半导体基板1202可包括合金(alloy)半导体，例如硅锗、碳化硅锗、磷砷化镓及磷化铟镓。在一个实施例中，半导体基板1202包括外延层。举例来说，半导体基板1202可具有覆盖体(bulk)半导体的外延层。此外，半导体基板1202可包括绝缘层上半导体(semiconductor-on-insulator,SOI)结构。举例来说，半导体基板1202可包括埋入式氧化物(buried oxide,BOX)层，形成BOX层的制程例如布植氧分离(separation by implanted oxygen,SIMOX)或其他合适的技术，例如晶圆接合(bonding)及研磨(grinding)。
对应图11的操作1104，图13是为处于各个制造阶段之一的存储器装置1200的截面图，其中存储器装置1200包括形成在半导体基板1202的顶部表面1203上的图案化遮罩1304。
图案化遮罩1304覆盖半导体基板1202的第一区域1202A(亦称为区域1202A)，且图案化遮罩1304包括曝露半导体基板1202的第二区域1202B(亦称为区域1202B)的开口。在一个实施例中，第一区域1202A可包括被定义以用于形成一或多个非GAA晶体管(例如：图3的编程晶体管302、图4的编程晶体管402)的主动区，其中非GAA晶体管被配置为n型晶体管，而第二区域1202B可包括被定义以用于形成一或多个GAA晶体管(例如：图3的读取晶体管304、图4的第一读取晶体管404及第二读取晶体管406)的主动区，其中GAA晶体管被配置为n型晶体管。如此一来，第一区域1202A及第二区域1202B可被以p型掺杂物掺杂。应理解的是，存储器装置1200可替代地具有形成在第一区域1202A及第二区域1202B中的p型晶体管。
图案化遮罩1304可为诸如图案化光阻(resist)层的软遮罩，或是诸如介电材料层的硬遮罩，或者为其组合。在图13所示的实施例中，图案化遮罩1304包括设置在第一区域1202A上的硬遮罩1306，以及包括以微影制程形成在硬遮罩1306上的图案化光阻层1308。硬遮罩1306被蚀刻以将开口自图案化光阻层1308转移到硬遮罩1306。举例来说，硬遮罩1306包括氧化硅、氮化硅、氮氧化硅(silicon oxynitride)、碳化硅、碳氮化硅(siliconcarbide nitride)、碳氮氧化硅(silicon carbide oxynitride)、其他半导体材料、及/或其他介电材料。在一个实施例中，硬遮罩1306的厚度处于约1纳米(nm)至约40nm的范围内。可通过下列方法形成硬遮罩1306：热氧化(thermal oxidation)、化学气相沉积(chemicalvapor deposition,CVD)、原子层沉积(atomic layer deposition,ALD)、或是任何其他适当的方法。范例性的微影制程可包括形成光阻层、通过微影曝光制程来曝光光阻、执行曝后烤(post-exposure bake)制程、以及显影(develope)光阻层以形成图案化的光阻层。微影制程可替代性地以其他技术取代，例如电子束写入(e-beam writing)、离子束写入(ion-beam writing)、无光罩图案化(maskless patterning)、或是分子印刷(molecularprinting)。在一些实施例中，图案化光阻层1308可在后续的蚀刻制程中直接被用作蚀刻遮罩。在将硬遮罩1306图案化之后，可通过合适的制程移除图案化光阻层1308，例如湿式剥离(wet stripping)或是等离子体灰化(plasma ashing)。
对应图11的操作1106，图14是为处于各个制造阶段之一的存储器装置1200的截面图，其中存储器装置1200被蚀刻以形成凹槽1402。
第二区域1202B中的半导体基板1202被蚀刻，以形成凹槽1402。蚀刻制程经过设计，以使用硬遮罩1306作为蚀刻遮罩来选择性地移除第二区域1202B中的半导体基板1202。蚀刻制程可持续执行，以确保半导体基板1202的底部表面1205在凹槽1402中曝露。第一区域1202A中的半导体基板1202的侧壁1207也被曝露，并定义了凹槽1402的边缘。蚀刻制程可包括干式蚀刻、湿式蚀刻或其组合。图案化的硬遮罩1306在蚀刻中保护第一区域1202A之中的半导体基板1202。在各种范例中，蚀刻制程可包括使用合适的蚀刻剂的干式蚀刻，例如使用含氟(fluorine-containing)的蚀刻气体或含氯(chlorine-containing)的蚀刻气体，这些蚀刻气体例如Cl2、CCl2F2、CF4、SF6、NF3、CH2F2或其他合适的蚀刻气体。在一些其他范例中，蚀刻制程可包括使用合适的蚀刻剂的湿式蚀刻，例如基于氢氟酸(hydrofluoric acid,HF)的溶液、基于硫酸(H2SO4)的溶液、基于盐酸(HCl)的溶液、基于氢氧化铵(ammoniumhydroxide,NH4OH)的溶液、其他合适的蚀刻溶液、或其组合。蚀刻制程可包括一个以上的步骤。
对应图11的操作1108，图15是为处于各个制造阶段之一的存储器装置1200的截面图，其中存储器装置1200包括多个第一半导体层1502(例如：第一半导体层1502a、1502b及1502c)以及多个第二半导体层1504(例如：第二半导体层1504a、1504b及1504c)。
在一些实施例中，第一半导体层1502a-1502c以及第二半导体层1504a-1504c于凹槽1402(图14)中被交替地设置在另一者的顶部上(例如：沿着Z方向交替地设置)，以形成堆叠。举例来说，其中一个第二半导体层(例如：第二半导体层1504a)被设置在其中一个第一半导体层(例如：第一半导体层1502a)上方，接着，另一个第一半导体层(例如：第一半导体层1502b)被设置在第二半导体层1504a上方，依此类推。
在各种实施例中，堆叠可包括任何数量的交替设置的第一半导体层1502与第二半导体层1504。第一半导体层1502与第二半导体层1504可具有不同的厚度。第一半导体层1502中的一层与另一层之间可具有不同的厚度。第二半导体层1504中的一层与另一层之间可具有不同的厚度。第一半导体层1502与第二半导体层1504中的每一者的厚度，可处于自数纳米到数十纳米的范围内。堆叠中的第一层可厚于其他的第一半导体层1502及第二半导体层1504。举例来说，第一半导体层1502a可厚于第一半导体层1502b-1502c以及第二半导体层1504a-1504c。在一个实施例中，第一半导体层1502a-1502c的每一者的厚度，处于约5nm至约20nm的范围内，而第二半导体层1504a-1504c的每一者的厚度，处于约5nm至约20nm的范围内。
第一半导体层1502与第二半导体层1504两者可具有不同的组成(composition)。在各种实施例中，第一半导体层1502与第二半导体层1504两者所具有的组成，在层与层之间提供了不同的氧化速率及/或不同的蚀刻选择性(selectivity)。在一个实施例中，第一半导体层1502包括硅锗(Si1-xGex)，而第二半导体层1504包括硅(Si)。在一个实施例中，第二半导体层1504的每一者为硅，且可以是未掺杂或是实质上不含掺杂物的(即：所具有的外质(extrinsic)掺杂物浓度自约0cm-3至约1x1017cm-3)，其中作为范例，当形成第二半导体层1504(例如：硅)时，并未进行有意的(intentional)掺杂。替代性地，第二半导体层1504可被有意地掺杂。举例来说，第二半导体层1504的每一者可为硅，且被以诸如硼(B)、铝(Al)、铟(In)及镓(Ga)的p型掺杂物掺杂，以形成p型通道，或者是被以诸如磷(P)、砷(As)、锑(Sb)的n型掺杂物掺杂，以形成n型通道。在一些实施例中，第一半导体层1502的每一者为Si1-xGex，其包括莫耳比(molar ratio)小于50％(x＜0.5)的Ge。举例来说，以莫耳比来看，Ge可占Si1-xGex组成的第一半导体层1502的约15％至35％。此外，对于第一半导体层1502，在它们之间可包括不同的组成，而对于第二半导体层1504，在它们之间亦可包括不同的组成。
在各种实施例中，第一半导体层1502或是第二半导体层1504可包括其他材料，举例来说，诸如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟的化合物半导体，以及诸如GaAsP、AlInAs、AlGaAs、InGaAs、GaInP、及/或GaInAsP的合金半导体、或其组合。可基于提供不同的氧化速率及/或蚀刻选择性来选择第一半导体层1502及第二半导体层1504的材料。如上所述，第一半导体层1502及第二半导体层1504可以是经掺杂的或是未掺杂的。
在各种实施例中，第一半导体层1502及第二半导体层1504自第二区域1202B中的底部表面1205外延生长。举例来说，第一半导体层1502及第二半导体层1504中的每一者，可通过下列制程进行生长：分子束外延(molecular beam epitaxy,MBE)制程、诸如金属有机化学气相沉积(metal organic CVD,MOCVD)制程的化学气相沉积(CVD)制程、及/或其他合适的外延生长制程。在外延生长期间，半导体基板1202的晶体结构(crystal structure)向上(例如：沿着Z方向)延伸，作为结果，第一半导体层1502及第二半导体层1504具有与半导体基板1202相同的晶体方向(crystal orientation)。
在第一区域1202A中，硬遮罩1306(图14)可作为半导体基板1202的顶部表面1203上的覆盖层，以阻止外延生长发生在第一区域1202A中。尽管并未图示，但可选择用的介电层可被形成为沿着侧壁1207延伸。如此一来，此介电层可以覆盖侧壁1207，进而阻止自侧壁1207开始的外延生长，使得在从侧壁1207进入第二区域1202B的横向方向上不会发生外延生长。因此，在一些实施例中，第一半导体层1502及第二半导体层1504的外延生长被限制在第二区域1202B中。在一些实施例中，在形成所需数量的第一半导体层1502及第二半导体层1504(例如：第三个第二半导体层1504c)之后，可执行抛光(polishing)制程(例如：化学机械研磨(chemical mechanical polishing,CMP)制程)，以使第一区域1202A与第二区域1202B齐平(level)。
对应图11的操作1110，图16是为处于各个制造阶段之一的存储器装置1200的截面图，其中存储器装置1200包括第一主动结构1602A以及第二主动结构1602B。
第一主动结构1602A可被形成在并未形成交替堆叠的半导体层(例如：第一半导体层1502与第二半导体层1504)的第一区域1202A中，而第二主动结构1602B被形成在形成有交替堆叠的半导体层(例如：第一半导体层1502与第二半导体层1504)的第二区域1202B中。如同将在下文中讨论的，第一主动结构1602A的对应区域(在下文中被称为“第一主动区1603A”)被定义为将形成一或多个非GAA晶体管(例如：图3的编程晶体管302、图4的编程晶体管402)的区域或覆盖区(footprint)，而第二主动结构1602B的对应区域(在下文中被称为“第二主动区1603B”)则被定义为将形成一或多个GAA晶体管(例如：图3的读取晶体管304、图4的第一读取晶体管404及第二读取晶体管406)的区域或覆盖区。
如图16所示，第一主动结构1602A被形成为自半导体基板1202突出的鳍式结构，而第二主动结构1602B被形成为设置于半导体基板1202上方的交替半导体层行(column)。在一些实施例中，第一主动结构1602A可为自半导体基板1202延伸的整体连续的结构。第一主动结构1602A可沿着横向方向(例如：X方向)伸长。第二主动结构1602B包括彼此交错的半导体层1610与半导体层1620的堆叠。
在第一主动结构1602A及第二主动结构1602B的形成中，图案化遮罩1625A及图案化遮罩1625B(以虚线显示)可分别被形成在半导体基板1202上方的第一区域1202A及第二区域1202B中。图案化遮罩1625A及图案化遮罩1625B可定义第一主动结构1602A及第二主动结构1602B的覆盖区(例如：通过遮蔽将要形成的第一主动结构1602A或第二主动结构1602B)，且一或多个蚀刻制程可被分别施加到第一区域1202A中的半导体基板1202以及第二区域1202B中的第一半导体层1502与第二半导体层1504，以形成第一主动结构1602A及第二主动结构1602B。因此，可定义第一主动区1603A及第二主动区1603B。在一些实施例中，半导体层1610a、1620a、1610b、1620b、1610c以及1620c，可分别为第一半导体层1502a、第二半导体层1504a、第一半导体层1502b、第二半导体层1504b、第一半导体层1502c以及第二半导体层1504c的剩余部分。在形成第一主动结构1602A及第二主动结构1602B之后，图案化遮罩1625A及图案化遮罩1625B可被移除。
一或多个蚀刻制程可包括一或多个干式蚀刻制程、湿式蚀刻制程、以及其他合适的蚀刻技术。举例来说，干式蚀刻制程可实施含氧气体、含氟气体(例如：CF4、SF6、CH2F2、CHF3及/或C2F6)、含氯气体(例如：Cl2、CHCl2、CCl4及/或BCl3)、含溴(bromine-containing)气体(例如：HBr及/或CHBR3)、含碘(iodine-containing)气体、其他合适的气体及/或等离子体、及/或其组合。举例来说，湿式蚀刻制程可包括在下列溶液中进行蚀刻：稀氢氟酸(dilutedhydrofluoric acid,DHF)、氢氧化钾(potassium hydroxide,KOH)溶液、氨(ammonia)、含氢氟酸(HF)溶液、硝酸(nitric acid,HNO3)、及/或乙酸(acetic acid,CH3COOH)、或是其他合适的湿式蚀刻剂。
在一些实施例中，可根据布局的各个主动特征来形成用于形成第一主动结构1602A及第二主动结构1602B的图案化遮罩1625A及图案化遮罩1625B。在各种实施例中，图5至图10的布局500-1000中的任何一者，均可用于形成第一主动结构1602A及第二主动结构1602B，以及形成对应的第一主动区1603A及第二主动区1603B。举例来说，在半导体基板上方的对应区域中生长第一半导体层1502及第二半导体层1504(图15)之后，如图5至图8所示的主动特征502A及502B可分别被用于形成第一主动结构1602A及第二主动结构1602B，并因此分别定义第一主动区1603A及第二主动区1603B。在另一个范例中，在半导体基板上方的对应区域中生长第一半导体层1502及第二半导体层1504(图15)之后，如图9至图10所示的主动特征902A及主动特征902B可分别被用于形成第一主动结构1602A及第二主动结构1602B，并因此分别定义第一主动区1603A及第二主动区1603B。
在形成第一主动结构1602A及第二主动结构1602B之后，一或多个隔离结构1630可被形成于第一主动结构1602A与第二主动结构1602B之间。由绝缘材料所形成的隔离结构1630，可将相邻的主动结构彼此电性隔离。绝缘材料可为诸如氧化硅的氧化物、氮化物等、或其组合，且可由高密度等离子体化学气相沉积(high density plasma chemical vapordeposition,HDP-CVD)、流动式化学气相沉积(flowable CVD,FCVD)(例如：在远程等离子体系统中进行基于CVD的材料沉积，并进行后硬化(post curing)以使其转变为另一种材料，例如氧化物)等、或其组合来形成。亦可使用其他绝缘材料及/或其他形成制程。在一个范例中，绝缘材料为通过FCVD制程形成的氧化硅。一旦绝缘材料被形成，便可执行退火制程(anneal process)。诸如化学机械研磨(CMP)制程的平坦化制程，可移除任何多余的绝缘材料，并形成共面(coplanar)的绝缘材料的顶部表面与图案化遮罩1625A及1625B的顶部表面(未图示)。亦可通过平坦化制程移除图案化遮罩1625A及1625B。
接着，绝缘材料被掘入(recess)以形成如图16所示的隔离结构1630，隔离结构1630有时被称为浅沟槽隔离(shallow trench isolation,STI)。隔离结构1630被掘入，使得第一主动结构1602A及第二主动结构1602B自相邻的隔离结构1630之间突出。各别隔离结构(STI)1630的顶部表面可具有平坦表面(如图所示)、凸出表面、凹陷表面(例如：碟压(dishing))、或其组合。隔离结构1630的顶部表面可通过适当的蚀刻而被形成为平坦的、凸起的及/或凹陷的。可使用可接受的蚀刻制程来掘入隔离结构1630，例如使用对隔离结构1630的材料具有选择性的蚀刻制程。举例来说，可执行干式蚀刻或使用稀氢氟酸(DHF)的湿式蚀刻制程，以掘入隔离结构1630。
图17是根据本公开一或多个实施例所示的流程图，显示用于定义第一主动区1603A以及第二主动区1603B的另一种方法1700。与图11的方法1100相似，方法1700可由图18的方法1800接续，以分别在第一主动区及第二主动区中形成一或多个非GAA晶体管及一或多个GAA晶体管，这将在下文中进行进一步的讨论。方法1700的操作将在下文中参照图12至图16的截面图简洁地进行讨论。
举例来说，方法1700从操作1702开始，在操作1702中提供半导体基板1202(图12)。接着，不同于方法1100(例如：不同于在凹槽1402中生长第一半导体层1502以及第二半导体层1504)，方法1700进入操作1704，在操作1704中，第一半导体层1502以及第二半导体层1504在半导体基板1202上方被外延生长。第一半导体层1502与第二半导体层1504交替地堆叠在另一者的顶部上。接着，方法1700进入操作1706，在操作1706中，第二区域1202B被遮蔽，紧接着在操作1708中，第一区域1202A被蚀刻以形成凹槽。接着，在操作1710中，与第二半导体层相似的第三半导体层被外延生长于第一区域的凹槽中。在第一区域中生长第三半导体层之后，与方法1100相似，方法1700进入操作1712，在操作1712中，定义了第一主动结构1602A及第二主动结构1602B。
如上所述，在方法1100(图11)以及方法1700(图17)的任一者之后，可接续方法1800(图18)。在各种实施例中，方法1800的操作可分别在第一主动区1603A以及第二主动区1603B中形成一或多个非GAA晶体管以及一或多个GAA晶体管。
参照图18，图18根据本公开一或多个实施例绘制了方法1800的流程图，方法1800用于分别在第一主动区1603A以及第二主动区1603B中形成至少一个非GAA晶体管以及至少一个GAA晶体管。方法1800的操作可与如图19A、图19B、图19C、图20、图21、图22、图23、图24、图25、图26、图27A、图27B、图27C及图28所示的各个制造阶段的存储器装置1200的截面图相关。图19A、图20至图27A以及图28的截面图可沿着图3及图4所示的线段A-A’截取；图19B以及图27B的截面图可沿着图3及图4所示的线段B-B’截取；而图19C以及图27C的截面图可沿着图3及图4所示的线段C-C’截取。图19A至图28经过简化，以更好地理解本公开的概念，且因此，应理解的是，存储器装置1200可包括许多其他装置，例如电感器、电阻器、电容器、晶体管等，为使说明清晰易懂，这些装置并未显示于图19A至图28中。
简要地对方法1800进行概述，方法1800从操作1802开始，在操作1802中形成虚拟栅极结构。接着，方法1800进入操作1804，在操作1804中，移除第二主动结构的末端部分。接着，方法1800继续进行到操作1806，在操作1806中，在第二主动结构中形成内部间隔物。接着，方法1800继续进行到操作1808，在操作1808中，形成耦接至第二主动结构的源极/漏极结构。接着，方法1800继续进行到操作1810，在操作1810中，移除第一主动结构的末端部分。接着，方法1800继续进行到操作1812，在操作1812中，形成耦接至第一主动结构的源极/漏极结构。接着，方法1800继续进行到操作1814，在操作1814中，形成层间介电质。接着，方法1800继续进行到操作1816，在操作1816中，首先移除虚拟栅极结构，接着自第二主动结构移除第一半导体层。接着，方法1800继续进行到操作1818，在操作1818中，形成主动栅极结构。接着，方法1800继续进行到操作1820，在操作1820中，形成互连结构。
对应图18的操作1802，图19A是为处于各个制造阶段之一的存储器装置1200的沿着线段A-A’截取的截面图，其中存储器装置1200包括第一虚拟栅极结构1902(亦称为虚拟栅极结构1902)以及第二虚拟栅极结构1912(亦称为虚拟栅极结构1912)。为使说明清晰易懂，图19B显示存储器装置1200沿着线段B-B’(例如：如图3至图4所示)截取的对应截面图，而图19C则显示存储器装置1200沿着线段C-C’(例如：如图3至图4所示)截取的对应截面图。
每个虚拟栅极结构包括虚拟栅极介电质、虚拟栅极以及硬遮罩。举例来说，在图19A及图19B中，第一虚拟栅极结构1902包括形成在第一主动结构1602A上方的虚拟栅极介电质1904、形成在虚拟栅极介电质1904上方的虚拟栅极1906、以及形成在虚拟栅极1906上方的硬遮罩1908；而在图19A及图19C中，第二虚拟栅极结构1912包括形成在第二主动结构1602B上方的虚拟栅极介电质1914、形成在虚拟栅极介电质1914上方的虚拟栅极1916、以及形成在虚拟栅极1916上方的硬遮罩1918。
如图19A至图19C所示，虚拟栅极结构1902被形成在第一主动结构1602A的顶部表面上，并围绕第一主动结构1602A的侧壁；而虚拟栅极结构1912被形成在第二主动结构1602B的顶部表面上，并围绕第二主动结构1602B的侧壁。为了形成虚拟栅极结构1902(虚拟栅极结构1902的形成作为代表性的范例)，介电层被形成在第一主动结构1602A上方。举例来说，介电层可为氧化硅、氮化硅、其多层等，且介电层可被沉积或热生长。栅极层被形成在介电层上方，而遮罩层被形成在栅极层上方。栅极层可被沉积在介电层上方，并接着被平坦化，例如通过CMP平坦化。遮罩层可被沉积在栅极层上方。在形成这些薄层(例如：介电层、栅极层以及遮罩层)之后，可使用可接受的微影与蚀刻技术来图案化遮罩层，以形成硬遮罩1908。然后可通过可接受的蚀刻技术，将硬遮罩1908的图案转移到栅极层及介电层，以分别形成虚拟栅极1906以及下方的虚拟栅极介电质1904。使用如上所述的相似操作，可同时或另外形成虚拟栅极结构1912。
在形成第一虚拟栅极结构1902及第二虚拟栅极结构1912之后，栅极间隔物1910以及栅极间隔物1920可被分别形成为沿着第一虚拟栅极结构1902以及第二虚拟栅极结构1912的各自的侧壁延伸，如图19A所示。可使用间隔物下拉(pull down)形成制程来形成栅极间隔物1910及1920。亦可通过顺应性(conformal)的沉积介电材料(例如：氧化硅、氮化硅、氮氧化硅、SiBCN、SiOCN、SiOC、或这些材料的任何合适组合)以及接着执行的指向性蚀刻(例如：反应式离子蚀刻(RIE))，来形成栅极间隔物1910以及1920。
在一些实施例中，可根据布局500-1000(图5至图10)的每一者的栅极特征，来形成虚拟栅极结构1902及1912。以图5的布局500为例，可分别根据栅极特征504及506形成硬遮罩1908及1918的图案。如此一来，虚拟栅极结构1902可跨坐或以其他方式覆盖第一主动结构1602A的中央部分(例如：随后形成的存储器装置1200的非GAA晶体管的通道)，其中第一主动结构1602A是基于主动特征502A形成的；而虚拟栅极结构1912可跨坐或以其他方式覆盖第二主动结构1602B的中央部分(例如：随后形成的存储器装置1200的GAA晶体管的通道)，其中第二主动结构1602B是基于主动特征502B形成的。此外，虚拟栅极结构1902及1912的每一者所具有的纵向方向(例如：沿着Y方向)，可基本上垂直于第一主动结构1602A及第二主动结构1602B的纵向方向(例如：沿着X方向)。在各种实施例中，虚拟栅极结构1902及1912可随后被各自的主动栅极结构所取代，其中栅极间隔物1910及1920基本上保持完整。因此，当完成存储器装置1200时，这些主动栅极结构可分别被用作存储器装置1200(类似于图3的存储器装置300)的非GAA晶体管与GAA晶体管的栅极，这将进一步显示于图27A至图27C中。
尽管在图19A至图19C中显示了两个虚拟栅极结构，但应理解的是，存储器装置1200可具有多于两个的虚拟栅极结构，且这些实施例同样维持在本公开的范围内。举例来说，当使用图6至图7的布局600-700来形成虚拟栅极结构时，除了主动结构之上的虚拟栅极结构(基于栅极特征504及506形成的)之外，还有至少一个虚拟栅极结构可基于栅极特征604而形成在主动结构之间。此等额外的虚拟栅极结构同样具有沿着其侧壁的栅极间隔物，且可被形成在第一主动结构1602A与第二主动结构1602B之间的隔离结构1630上方，并且不会被主动栅极结构所取代。因此，当存储器装置1200完成时，此“剩余的”虚拟栅极结构可被设置在存储器装置1200的非GAA晶体管与GAA晶体管之间(类似于图3的存储器装置300，不同之处在于至少包括一个额外的虚拟栅极结构)，这将进一步显示于图29中。
在另一个范例中，当使用图9的布局900来形成虚拟栅极结构时，可形成至少三个虚拟栅极结构。可分别根据栅极特征904及906来形成图19A至图19C所示的硬遮罩1908及1918的图案。如此一来，虚拟栅极结构1902可跨坐或以其他方式覆盖第一主动结构1602A的中央部分(例如：随后形成的存储器装置1200的非GAA晶体管的通道)，其中第一主动结构1602A是基于主动特征902A形成的；而虚拟栅极结构1912可跨坐或以其他方式覆盖第二主动结构1602B的第一部分(例如：随后形成的存储器装置1200的两个GAA晶体管的其中一者的通道)，其中第二主动结构1602B是基于主动特征902B形成的。此外，可根据栅极特征908形成第三硬遮罩(未图示)的图案，且因此，另一个虚拟栅极结构(未图示)可跨坐或以其他方式覆盖第二主动结构1602B的第二部分(例如：随后形成的存储器装置1200的两个GAA晶体管的另一者的通道)。在各种实施例中，这三个虚拟栅极结构可随后被各自的主动栅极结构所取代，其中栅极间隔物基本上保持完整。因此，当完成存储器装置1200时，这些主动栅极结构可分别被用作存储器装置1200(类似于图4的存储器装置400)的非GAA晶体管、第一GAA晶体管、以及第二GAA晶体管的栅极，这将进一步显示于图30中。
在又一个范例中，当使用图10的布局1000来形成虚拟栅极结构时，除了主动结构上方的三个虚拟栅极结构(基于栅极特征904、906及908形成的)之外，可基于栅极特征1004在主动结构之间形成至少一个虚拟栅极结构。此等额外的虚拟栅极结构同样具有沿着其侧壁的栅极间隔物，且可被形成在第一主动结构1602A与第二主动结构1602B之间的隔离结构1630上方，并且不会被主动栅极结构所取代。因此，当存储器装置1200完成时，此“剩余的”虚拟栅极结构可被设置在存储器装置1200的非GAA晶体管与两个GAA晶体管之间(类似于图4的存储器装置400，不同之处在于包括至少一个额外的虚拟栅极结构)，这将进一步显示于图31中。
尽管图19A至图19C所示的虚拟栅极结构1902跨坐第一主动结构1602A，其中第一主动结构1602A的侧壁沿着X方向曝露，但应理解的是，存储器装置1200可包括沿着X方向进一步延伸至其中一个侧壁的虚拟栅极结构，且这些实施例均维持在本公开的范围内。举例来说，当使用图8的布局800来形成虚拟栅极结构时，因为栅极特征504仅行进跨越主动特征802A(用于形成第一主动结构1602A)，因此虚拟栅极结构1902除了跨坐第一主动结构1602A的顶部表面及侧壁(沿着Y方向)之外，还可以沿着其中一个侧壁延伸(沿着X方向)，其中该侧壁是面对第二主动结构1602B的一侧的相对侧。在各种实施例中，虚拟栅极结构1902及1912可随后被各自的主动栅极结构所取代，其中栅极间隔物1910及1920基本上保持完整。因此，当完成存储器装置1200时，这些主动栅极结构可分别被用作存储器装置1200的非GAA晶体管与GAA晶体管的栅极。具体来说，非GAA晶体管可能仅具有一个源极/漏极结构，其中对应的主动栅极结构沿着一个侧壁延伸(类似于图3的存储器装置300，不同之处在于并未包括源极/漏极结构316)，而该源极/漏极结构形成在与该侧壁相对的另一个侧壁处，这将进一步显示图32中。在一些实施例中，这种仅具有一个源极/漏极结构的晶体管，有时被称为MOS电容器。
在下文中，用于制造存储器装置1200的方法1800的讨论，将聚焦在图5的布局500。换句话说，在图20至图28中的存储器装置1200的截面图，将不会显示第一主动结构1602A与第二主动结构1602B之间额外的虚拟栅极结构、形成于第二主动结构1602B上方的第三主动/虚拟栅极结构、或是MOS电容器。这些存储器装置1200的其他实施例的截面图，可基于图6至图10所示的布局来形成，且将分别显示于图29至图32中。
对应图18的操作1804，图20是为处于各个制造阶段之一的存储器装置1200的沿着线段A-A’(例如：如图3至图4所示)截取的截面图，其中第二主动结构1602B的末端部分被移除。
在一些实施例中，在移除第二主动结构1602B的末端部分时，第一主动结构1602A(或第一主动区1603A)可被阻挡遮罩2001所覆盖。阻挡遮罩2001被形成以覆盖第一主动结构1602A，同时保持第二主动结构1602B的曝露。阻挡遮罩2001可被形成为具有足够大的厚度(或高度)，使得第一主动结构1602A的顶部表面与侧壁被完全覆盖，如图20所示。阻挡遮罩2001的形成，可允许一或多个制程仅被执行于第二主动结构1602B，这将在下文中进行讨论。阻挡遮罩2001可由相对于蚀刻剂(可蚀刻SiGe)具有抗性的材料所形成，例如氧化硅、氮化硅、氮氧化硅、SiBCN、SiOCN、SiOC、或这些材料的任何合适的组合。
在以阻挡遮罩2001覆盖第一主动结构1602A(或第一主动区1603A)之后，虚拟栅极结构1912与栅极间隔物1920可一起被用作遮罩，以蚀刻第二主动结构1602B的末端部分，作为结果，第二主动区1603B中的第二主动结构1602B具有半导体层1610与1620的剩余部分的交替堆叠。举例来说，如图20所示，第二主动结构1602B的半导体层2010a、2020a、2010b、2020b、2010c以及2020c，分别为半导体层1610a、1620a、1610b、1620b、1610c以及1620c的剩余部分。半导体层2010a-2010c以及2020a-2020c可分别被统称为半导体层2010以及2020。在一些实施例中，半导体层2010a-2010c以及半导体层2020a-2020c有时可被称为纳米结构2010a-2010c以及纳米结构2020a-2020c。
对应图18的操作1806，图21是为处于各个制造阶段之一的存储器装置1200的沿着线段A-A’(例如：如图3至图4所示)截取的截面图，其中存储器装置1200包括内部间隔物2102，内部间隔物2102被沿着每个半导体层2010a-2010c的各自的被蚀刻的末端形成。
为了形成内部间隔物2102，可首先移除每个半导体层2010a-2010c的各自的末端部分。在移除半导体层2010a-2010c的各自的末端部分期间，第一主动结构1602A可维持被阻挡遮罩2001覆盖的状态，这允许第一主动结构1602A保持完整。可使用“回拉(pull-back)”制程来移除(例如：蚀刻)半导体层2010a-2010c的末端部分，以将半导体层2010a-2010c回拉到初始回拉距离，使得半导体层2010a-2010c的末端部分终止于栅极间隔物1920的下方(例如：与栅极间隔物1920对齐)。尽管在图21所示的实施例中，每个半导体层2010a-2010c的被蚀刻的末端约略与栅极间隔物1920的侧壁对准，但应理解的是，回拉距离(即：每个半导体层2010a-2010c被蚀刻或回拉的程度)可被任意地增加或减少。在半导体层2020a-2020c包括Si而半导体层2010a-2010c包括Si1-xGex的范例中，回拉制程可包括氯化氢(HCl)气体等向性(isotropic)蚀刻制程，其在蚀刻SiGe的同时不会伤害Si。如此一来，在此制程期间，半导体层2020a-2020c得以保持完整。
接着，可沿着每个半导体层2010a-2010c的被蚀刻的末端形成内部间隔物2102，其中第一主动结构1602A被阻挡遮罩2001所覆盖。在一些实施例中，内部间隔物2102可通过化学气相沉积(CVD)，或是通过氮化物的单层掺杂(MLD)并接续间隔物RIE来顺应性地形成。可使用例如顺应性的沉积制程来沉积内部间隔物2102，并接着执行等向性或非等向性(anisotropic)回蚀刻(etch back)，以移除第二主动结构1602B的侧壁上以及半导体基板1202的表面上的过量间隔物材料。可由与栅极间隔物1920相同或不同的材料(例如：氮化硅)来形成内部间隔物2102的材料。举例来说，内部间隔物2102可由下列材料形成：氮化硅、硅硼碳氮化物(silicoboron carbonitride)、碳氮化硅、碳氮氧化硅(silicon carbonoxynitride)、或任何其他类型的适合形成晶体管的绝缘栅极侧壁间隔物的介电材料(例如：所具有的介电常数k小于约5的介电材料)。
对应图18的操作1808，图22是为处于各个制造阶段之一的存储器装置1200的沿着线段A-A’(例如：如图3至图4所示)截取的截面图，其中存储器装置1200包括第二主动区1603B中的源极/漏极结构2202及2204。源极/漏极结构2202及2204耦接至第二主动结构1602B的对应的末端。
在形成源极/漏极结构2202及2204的期间，第一主动结构1602A可保持被阻挡遮罩2001所覆盖的状态。可使用外延层生长制程在每个半导体层2020a-2020c的曝露末端上形成源极/漏极结构2202及2204。在一些实施例中，源极/漏极结构2202及2204的底部表面，可与隔离结构1630的顶部表面齐平，如图22的实线所示。因此，源极/漏极结构2202及2204可具有高度H1。在一些其他实施例中，源极/漏极结构2202及2204的底部表面，可低于隔离结构1630的顶部表面，如图22的虚线所示。因此，源极/漏极结构2202及2204可具有高度H2。
源极/漏极结构2202及2204电性耦接至半导体层2020a-2020c。在各个实施例中，半导体层2020a-2020c可共同作为GAA晶体管(在下文中称为GAA晶体管2210)的通道。应注意的是，在一些实施例中，在制造的这个阶段，GAA晶体管2210尚未完成。再次参考图3，GAA晶体管2210在完成时可类似于作为GAA晶体管的读取晶体管304。因此，半导体层2020a-2020c可分别对应半导体层342a-342c；而源极/漏极结构2202及2204可分别对应源极/漏极结构320及322。
可施加原位掺杂(in-situ doping,ISD)以形成掺杂的源极/漏极结构2202及2204，进而创造用于GAA晶体管2210的接面(junction)。n型FET与p型FET是通过将不同类型的掺杂物布植(implant)到装置的被选定的区域(例如：源极/漏极结构2202及2204)以形成接面而形成的。n型装置可通过布植砷(As)或磷(P)来形成，而p型装置可通过布植硼(B)来形成。
对应图18的操作1810，图23是为处于各个制造阶段之一的存储器装置1200的沿着线段A-A’(例如：如图3至图4所示)截取的截面图，其中第一主动结构1602A的末端部分(沿着X方向)被移除。
在一些实施例中，在移除第一主动结构1602A的末端部分时，部分形成的GAA晶体管2210可被阻挡遮罩2301所覆盖。阻挡遮罩2301被形成以覆盖部分形成的GAA晶体管2210，同时维持第一主动结构1602A是曝露的。阻挡遮罩2301可被形成为具有足够大的厚度(或高度)，使得部分形成的GAA晶体管2210被完全覆盖，如图23所示。阻挡遮罩2301的形成，可允许一或多个制程仅被执行于第一主动结构1602A，这将在下文讨论。阻挡遮罩2301可由相对于蚀刻剂(可蚀刻SiGe)具有抗性的材料所形成，例如氧化硅、氮化硅、氮氧化硅、SiBCN、SiOCN、SiOC、或这些材料的任何合适的组合。
在以阻挡遮罩2301覆盖部分形成的GAA晶体管2210之后，虚拟栅极结构1902与栅极间隔物1910可一起被用作遮罩，以蚀刻第一主动结构1602A的末端部分，作为结果，第一主动结构1602A所具有的沿着X方向的侧壁(或末端)被曝露以形成对应的源极/漏极结构。
对应图18的操作1812，图24是为处于各个制造阶段之一的存储器装置1200的沿着线段A-A’(例如：如图3至图4所示)截取的截面图，其中存储器装置1200包括第一主动区1603A中的源极/漏极结构2402及2404。源极/漏极结构2402及2404耦接至第一主动结构1602A的对应的末端。
在形成源极/漏极结构2402及2404的期间，部分形成的GAA晶体管2210可维持被阻挡遮罩2301覆盖的状态。可使用外延层生长制程在第一主动结构1602A的曝露末端上形成源极/漏极结构2402及2404。在一些实施例中，源极/漏极结构2402及2404的底部表面，可与隔离结构1630的顶部表面齐平，如图24所示。。因此，源极/漏极结构2402及2404可具有的高度H3，其中高度H3约略等于高度H1但低于高度H2(图22)。
源极/漏极结构2402及2404电性耦接至第一主动结构1602A。在各种实施例中，第一主动结构1602A可作为非GAA晶体管(下文中称为非GAA晶体管2410)的通道。应注意的是，在一些实施例中，在制造的这个阶段，非GAA晶体管2410尚未完成。再次参照图3，在完成之后，非GAA晶体管2410可类似于作为非GAA晶体管的编程晶体管302。因此，第一主动结构1602A可对应突出结构332；而源极/漏极结构2402及2404可分别对应源极/漏极结构316及318。
可施加原位掺杂(ISD)以形成被掺杂的源极/漏极结构2402及2404，进而创造用于非GAA晶体管2410的接面。n型FET与p型FET是通过将不同类型的掺杂物布植到装置的被选定的区域(例如：源极/漏极结构2402及2404)以形成接面而形成的。n型装置可通过布植砷(As)或磷(P)来形成，而p型装置可通过布植硼(B)来形成。
对应图18的操作1814，图25是为处于各个制造阶段之一的存储器装置1200的沿着线段A-A’(例如：如图3至图4所示)截取的截面图，其中存储器装置1200包括层间介电质(ILD)2500。层间介电质2500有时可被称为层间介电质0(ILD0)。可通过下列方式形成层间介电质2500：在部分形成的GAA晶体管2210以及非GAA晶体管2410上方大量(in bulk)沉积介电材料，接着将整体氧化物抛光(例如：使用CMP)回到与虚拟栅极1906及1916齐平，这使得硬遮罩1908及1918被移除。如此一来，虚拟栅极1906及1916可被曝露。层间介电质2500的介电材料包括氧化硅、磷硅酸盐玻璃(phosphosilicate glass,PSG)、硼硅酸盐玻璃(borosilicate glass,BSG)、硼掺杂的磷硅酸盐玻璃(boron-doped phosphosilicateGlass,BPSG)、未掺杂的硅酸盐玻璃(undoped silicate glass,USG)、及其组合。
对应图18的操作1816，图26是为处于各个制造阶段之一的存储器装置1200的沿着线段A-A’(例如：如图3至图4所示)截取的截面图，其中虚拟栅极结构1902及1912首先被移除，接着半导体层2010a-2010c也被移除。
在形成层间介电质2500并曝露虚拟栅极1906及1916(图25)之后，虚拟栅极结构1902及1912被移除。可通过已知的蚀刻制程，例如RIE或化学氧化移除(chemical oxideremoval,COR)，来移除虚拟栅极结构1902及1912。在移除虚拟栅极结构1902之后，第一主动结构1602A的顶部表面被曝露。尽管并未显示于图26的截面图中，但应理解的是，除了顶部表面之外，第一主动结构1602A的侧壁(面向Y方向)亦可被曝露。相似地，在移除虚拟栅极结构1912之后，半导体层2020c的顶部表面被曝露。尽管并未显示于图26的截面图中，但应理解的是，除了顶部表面之外，半导体层2010a-2010c以及2020a-2020c的每一者的侧壁(面向Y方向)亦可被曝露。接着，通过施加选择性蚀刻(例如：盐酸(HCl)来移除半导体层2010a-2010c。在移除半导体层2010a-2010c之后，半导体层2020a-2020c的每一者各自的底部表面以及顶部表面可被曝露。
对应图18的操作1818，图27A是为处于各个制造阶段之一的存储器装置1200的沿着线段A-A’(例如：如图3至图4所示)截取的截面图，其中存储器装置1200包括第一主动栅极结构2702(亦称为主动栅极结构2702)以及第二主动栅极结构2712(亦称为主动栅极结构2712)。为使说明清晰易懂，图27B显示了存储器装置1200的沿着线段B-B’(例如：如图3至图4所示)截取的截面图；而图27C显示了存储器装置1200的沿着线段C-C’(例如：如图3至图4所示)截取的截面图。
在一些实施例中，每个主动栅极结构包括栅极介电质以及栅极金属。举例来说，第一主动栅极结构2702包括栅极介电质2704以及栅极金属2706；而第二主动栅极结构2712包括栅极介电质2714以及栅极金属2716。
栅极介电质2704与第一主动结构1602A直接接触。栅极介电质2714包裹环绕半导体层2020a-2020c的每一者。如同进一步分别显示于图27B至图27C的，栅极介电质2704被形成为跨坐第一主动结构1602A的顶部表面及侧壁；而栅极介电质2714被形成为包裹环绕半导体层2020a-2020c的每一者(例如：顶部/底部表面以及与Y方向垂直的侧壁)。栅极介电质2704与2714可由不同的高k值介电材料或相似的高k值介电材料形成。范例性的高k值介电材料包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb及其组合的金属氧化物或硅酸盐。栅极介电质2704与2714可包括多个高k值介电材料的堆叠。可使用任何合适的方法同时或分别沉积栅极介电质2704及2714，包括例如分子束沉积(molecular beam deposition,MBD)、原子层沉积(ALD)、等离子体增强型化学气相沉积(PECVD)等。在一些实施例中，栅极介电质2704及2714可以选择性地包括相当薄的氧化物(例如：SiOx)层。
栅极金属2706可跨坐第一主动结构1602A的顶部表面及侧壁，其中栅极介电质2704被设置在栅极金属2706与第一主动结构1602A之间。栅极金属2716可包裹环绕半导体层2020a-2020c的每一者，其中栅极介电质2714被设置在栅极金属2716与半导体层2020a-2020c之间。如同进一步分别显示于图27B至图27C的，栅极金属2706被形成为跨坐第一主动结构1602A的顶部表面及侧壁，其中栅极介电质被设置于栅极金属2706与第一主动结构1602A之间；而栅极金属2716被形成为包裹环绕半导体层2020a-2020c的每一者(例如：顶部/底部表面以及与Y方向垂直的侧壁)，其中栅极介电质2714被设置在栅极金属2716与半导体层2020a-2020c之间。具体来说，栅极金属2716可包括沿着Z方向彼此邻接(abut)的多个栅极金属部分。每个栅极金属部分不仅可以沿着水平平面(例如：由X方向与Y方向扩展的平面)延伸，还可以沿着垂直方向(例如：Z方向)延伸。如此一来，两个相邻的栅极金属部分可以毗连(adjoin)在一起，以围绕对应的其中一个半导体层2020a-2020c，其中栅极介电质2714被设置于栅极金属部分与半导体层2020a-2020c之间。
栅极金属2706及2716可由不同的金属材料或相似的金属材料形成。栅极金属2706及2716的每一者可包括多个金属材料的堆叠。举例来说，栅极金属2706及2716的每一者可为p型功函数层、n型功函数层、其多层、或其组合。功函数层亦可被称为功函数金属。可包括在栅极结构中以用于p型装置的范例性p型功函数金属包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其他合适的p型功函数材料、或其组合。可包括在栅极结构中以用于n型装置的范例性n型功函数金属包括Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他合适的n型功函数材料、或其组合。功函数数值与功函数层的材料组成有关，且因此，功函数层的材料被选择以调谐(tune)其功函数数值，使得在将要形成的装置中能够达成目标临界电压Vt。功函数层可通过化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、及/或其他合适的制程来沉积。
在一些实施例中，在形成主动栅极结构2702以及主动栅极结构2712之后，GAA晶体管2210与非GAA晶体管2410可被完成。举例来说，GAA晶体管2210可包括分别作为它的栅极、源极以及漏极的栅极结构2712、源极/漏极结构2202、以及源极/漏极结构2204；而非GAA晶体管2410可包括分别作为它的栅极、源极以及漏极的栅极结构2702、源极/漏极结构2402、以及源极/漏极结构2404。
为了操作GAA晶体管2210与非GAA晶体管2410，例如作为抗熔丝存储器单元操作，可形成各种互连结构。举例来说，非GAA晶体管2410可作为抗熔丝存储器单元的编程晶体管(例如：图1的编程晶体管110)，而GAA晶体管2210可作为抗熔丝存储器单元的读取晶体管(例如：图1的读取晶体管120)。举例来说，各种互连结构可被形成以允许非GAA编程晶体管的漏极(源极/漏极结构2404)与GAA读取晶体管的源极(源极/漏极结构2202)之间的电性连接、将非GAA编程晶体管的栅极(主动栅极结构2702)电性连接至WLP、将GAA读取晶体管的栅极(主动栅极结构2712)电性连接至WLR、以及将GAA读取晶体管的漏极(源极/漏极结构2204)电性连接至BL。
对应图18的操作1820，图28是为处于各个制造阶段之一的存储器装置1200的沿着线段A-A’(例如：如图3至图4所示)截取的截面图，其中存储器装置1200包括多个互连结构(例如：接点(contact))2802、2804、2806、2812、2814及2816。在一些实施例中，互连结构2802、2804、2806提供通往(to)非GAA编程晶体管(非GAA晶体管2410)的电性连接；而互连结构2812、2814及2816提供通往GAA读取晶体管(GAA晶体管2210)的电性连接。
如图所示，互连结构2802耦接至主动栅极结构2702(或栅极金属2706)；互连结构2804耦接至源极/漏极结构2402；互连结构2806耦接至源极/漏极结构2404；互连结构2812耦接至主动栅极结构2712(或栅极金属2716)；互连结构2814耦接至源极/漏极结构2202；而互连结构2816耦接至源极/漏极结构2204。
在各种实施例中，为了分别将GAA晶体管2210及非GAA晶体管2410操作为抗熔丝存储器单元的读取晶体管及编程晶体管，可分别经由互连结构2806与2814在源极/漏极结构2404(其作为非GAA晶体管2410的漏极)与源极/漏极结构2202(其作为GAA晶体管2210的源极)之间建立互连结构(例如：可由图5的特征534形成，但并未显示于图28中)；WLP可电性连接至主动栅极结构2702(其作为非GAA晶体管2410的栅极)；WLR可电性连接至主动栅极结构2712(其作为GAA晶体管2210的栅极)；BL可电性连接至源极/漏极结构2204(其作为GAA读取晶体管(GAA晶体管2210)的漏极)。
每个互连结构可延伸穿过另一个层间介电质2800以耦接到对应的结构。相对于ILD 0(层间介电质2500)，由与层间介电质2500相似的介电材料形成的层间介电质2800有时可被称为层间介电质1(ILD 1)。互连结构2802可进一步延伸穿过介电质硬遮罩2803(例如：氮化硅)以耦接到主动栅极结构2702；而互连结构2812可进一步延伸穿过介电质硬遮罩2813(例如：氮化硅)以耦接到主动栅极结构2712。这些介电质硬遮罩可在形成主动栅极结构之后且在形成互连结构之前形成。举例来说，在形成主动栅极结构2702及2712之后，可执行蚀刻制程以掘入主动栅极结构2702及2712。被掘入的主动栅极结构可接着被以介电材料(例如：氮化硅)填充，然后再进行平坦化制程(例如：CMP)，如此以形成介电质硬遮罩2803及2813。
互连结构2802-2816的每一者可包括含金属的材料，例如铜、铝、钨等、其组合、或其多层。举例来说，在形成介电质硬遮罩2803及2813之后，可在存储器装置1200上方沉积层间介电质2800。接着，一或多个接点孔洞(hole)被形成(例如：通过至少一个图案化制程)，以延伸穿过层间介电质2800，并选择性地使介电质硬遮罩2803或2813曝露每个结构(例如：主动栅极结构2702、源极/漏极结构2402、源极/漏极结构2404、主动栅极结构2712、源极/漏极结构2202、源极/漏极结构2204)。这些接点孔洞接着被以含金属的材料填充以形成互连结构2802-2816，例如通过电镀(electroplating)、无电电镀(electroless plating)或其他合适的方法填充。在形成互连结构之后，可执行诸如CMP的平坦化制程，以移除含金属材料的多余分。
尽管每个互连结构2802-2816在图28中被显示为单一通孔结构，但应理解的是，一些互连结构2802-2816可包括由相似的含金属材料所形成且彼此连接的多个结构。举例来说，互连结构2804、2806、2814及2816中的每一者，可包括MD(被形成为狭缝或沟槽结构)与VD(被形成为通孔结构)，如同前文参照图5至图10所述。
尽管并未图示，但每个互连结构可进一步包括阻障层(barrier layer)。举例来说，每个互连结构的底部表面以及侧壁可被这种阻障层所围绕。阻障层可包括诸如氮化钛的导电材料，但可以替代性地利用诸如氮化钽、钛、钽等的其他材料。可使用CVD制程来形成阻障层，例如使用PECVD制程。不过，亦可替代性地使用其他替代性方法，例如溅镀(sputtering)、金属有机化学气相沉积(MOCVD)、或是ALD。
图29显示了存储器装置1200的另一个实施例的截面图，此实施例可基于图6的布局600或图7的布局700来制造。再度参照图6至图7，布局600及700的每一者包括一或多个特征(例如：特征602及604)，这些特征被用于形成不会被主动栅极结构取代的虚拟栅极结构。
如图29所示，当与基于图5的布局500制造的图28所示的实施例相比时，存储器装置1200进一步包括虚拟栅极结构2900及2920。可分别使用特征602及604(图6至图7)在图18的操作1802中形成虚拟栅极结构2900及2920。举例来说，可在形成将于操作1816及1818被对应的主动栅极结构所取代的虚拟栅极结构1902与1912的同时，形成虚拟栅极结构。因此，虚拟栅极结构2900及2920的每一者包括与虚拟栅极结构1902及1912相似的配置，不同之处在于虚拟栅极结构2900及2920被形成在隔离结构1630上方(例如：并未覆盖任何主动区)。
举例来说，形成在第二主动区1603B的与第一主动区1603A相对的一侧的隔离结构1630上方的虚拟栅极结构2900，包括虚拟栅极介电质2902以及虚拟栅极2904，其中间隔物2906沿着虚拟栅极结构2900的侧壁延伸；而形成在第一主动区1603A与第二主动区1603B之间的隔离结构1630上方的虚拟栅极结构2920，包括虚拟栅极介电质2922以及虚拟栅极2924，其中间隔物2926沿着虚拟栅极结构2920的侧壁延伸。不过，虚拟栅极结构2900及2920将不会在操作1816及1818中被主动栅极结构所取代，举例来说，通过在操作1816及1818中遮蔽虚拟栅极结构2900及2920，虚拟栅极结构2900及2920将不会被主动栅极结构所取代。在形成主动栅极结构2702及2712之后，主动栅极结构2702及2712还有虚拟栅极结构2900及2920均可被掘入，以被对应的介电质硬遮罩所覆盖。举例来说，虚拟栅极结构2900及2920分别被介电质硬遮罩2908及2928所覆盖。
图30显示了存储器装置1200的另一个实施例的截面图，此实施例可基于图9的布局900来制造。再度参照图9，布局900包括额外的栅极特征908(相对于图5的布局500)，栅极特征908行进跨越主动特征902B，这使得存储器装置1200形成了另一个GAA晶体管的主动栅极结构。举例来说，在图19A至图19C中，于图18的操作1802处使用栅极特征908形成额外的虚拟栅极结构(相对于虚拟栅极结构1902及1912)之后，图18的方法1800的剩余操作可被用于形成存储器装置1200，其中存储器装置1200包括一个非GAA晶体管与两个GAA晶体管。
如图30所示，除了可分别由栅极特征904及906所形成的非GAA晶体管2410及GAA晶体管2210的主动栅极结构之外，存储器装置1200还包括另一个GAA晶体管3000的主动栅极结构3006，其中主动栅极结构3006可通过栅极特征908形成。因为栅极特征906及908均行进穿过主动特征902B，因此形成的GAA晶体管2210及3000可共享源极/漏极结构2204，但具有各自的通道。举例来说，GAA晶体管3000包括共同作为它的通道的多个半导体层3002。GAA晶体管3000包括连接至半导体层3002的一端的共享的源极/漏极结构2204，以及包括连接至半导体层3002的另一端的源极/漏极结构3004。主动栅极结构3006及源极/漏极结构3004通过各自的互连结构3008及3010连接，以致能(enable)包括一个非GAA编程晶体管与两个GAA读取晶体管的存储器装置1200的操作。举例来说，第二读取字元线(WLR2)经由互连结构3008连接至GAA晶体管3000的主动栅极结构3006(其中第一读取字元线(WLR1)连接至GAA晶体管2210的主动栅极结构)，而BL经由互连结构3010连接至GAA晶体管3000的源极/漏极结构3004。
图31显示了存储器装置1200的另一个实施例的截面图，此实施例可基于图10的布局1000来制造。再度参照图10，当与图9的布局900相比时，布局1000包括一或多个附加特征(例如：特征1002及1004)。特征1002及1004可被配置以形成不会被主动栅极结构所取代的虚拟栅极结构。
如图31所示，当与基于图9的布局900制造的图30所示的实施例相比时，存储器装置1200进一步包括虚拟栅极结构3100及3120。可分别使用特征1002及1004(图10)在图18的操作1802中形成虚拟栅极结构3100及3120。举例来说，在图19A至图19C中，可在形成将于操作1816及1818被对应的主动栅极结构所取代的虚拟栅极结构1902与1912的同时，形成虚拟栅极结构。因此，虚拟栅极结构3100及3120的每一者包括与虚拟栅极结构1902及1912相似的配置，不同之处在于虚拟栅极结构3100及3120被形成在隔离结构1630上方(例如：并未覆盖任何主动区)。
举例来说，形成在第二主动区1603B的与第一主动区1603A相对的一侧的隔离结构1630上方的虚拟栅极结构3100，包括虚拟栅极介电质3102以及虚拟栅极3104，其中间隔物3106沿着虚拟栅极结构3100的侧壁延伸；而形成在第一主动区1603A与第二主动区1603B之间的隔离结构1630上方的虚拟栅极结构3120，包括虚拟栅极介电质3122以及虚拟栅极3124，其中间隔物3126沿着虚拟栅极结构3120的侧壁延伸。不过，虚拟栅极结构3100及3120将不会在操作1816及1818中被主动栅极结构所取代，举例来说，通过在操作1816及1818中遮蔽虚拟栅极结构3100及3120，虚拟栅极结构3100及3120将不会被主动栅极结构所取代。在形成主动栅极结构2702、2712及3006之后，主动栅极结构2702、2712及3006还有虚拟栅极结构3100及3120均可被掘入，以被对应的介电质硬遮罩所覆盖。举例来说，虚拟栅极结构3100及3120分别被介电质硬遮罩3108及3128所覆盖。
图32显示了存储器装置1200的另一个实施例的截面图，此实施例可基于图8的布局800来制造。再度参照图8，布局800包括由栅极特征504所部分覆盖的特征802A(主动特征)(相对于图5至图7的布局500-700)，这使得所形成的非GAA晶体管仅具有一个源极/漏极结构(MOS电容器)。举例来说，在图19A至图19C中，在使用特征802A于图11的操作1110(或图17的操作1712)中形成第一主动结构1602A，并接着使用栅极特征504于图18的操作1802中形成虚拟栅极结构1902之后，虚拟栅极结构1902可不仅是跨坐第一主动结构1602A，还可以在X方向上沿着第一主动结构1602A的其中一个侧壁延伸。图18的方法1800的剩余操作可被用于形成存储器装置1200，此存储器装置1200包括一个被形成为MOS电容器的非GAA晶体管以及一个GAA晶体管。
如图32所示，存储器装置1200包括被形成为MOS电容器的非GAA晶体管3200。非GAA晶体管3200包括主动栅极结构3202，主动栅极结构3202取代了如上所述由栅极特征504所形成的虚拟栅极结构1902。包括栅极介电质3204及栅极金属3206的主动栅极结构3202不仅跨坐第一主动结构1602A，还在X方向上沿着第一主动结构1602A的其中一个侧壁延伸。主动栅极结构3202的各个侧壁(沿着X方向)亦被栅极间隔物3208所覆盖。如此一来，非GAA晶体管3200可仅包括沿着第一主动结构1602A的其中一个侧壁(沿着X方向)形成的源极/漏极结构2404，其中该侧壁并未被主动栅极结构3202所覆盖。
在本公开的一个态样中，公开了一种存储器装置。上述存储器装置包括形成于一基板的第一区域中的第一晶体管。第一晶体管包括自上述基板突出的突出结构，以及耦接至突出结构的第一端的第一源极/漏极(S/D)结构。上述存储器装置包括形成于上述基板的第二区域中的第二晶体管。第二晶体管包括垂直地彼此间隔的多个第一半导体层、耦接至多个第一半导体层的第一端的第二源极/漏极结构、以及耦接至多个第一半导体层的第二端的第三源极/漏极结构。第一区域与第二区域通过隔离结构彼此横向地分隔。
在一或多个实施例中，第一晶体管被配置为抗熔丝存储器单元的编程晶体管，而第二晶体管被配置为抗熔丝存储器单元的读取晶体管。在一或多个实施例中，第一晶体管经由互连结构串联地电性耦接至第二晶体管，互连结构被设置于上述基板上方，且将第一源极/漏极结构连接至第二源极/漏极结构或第三源极/漏极结构中的至少一者。
在一或多个实施例中，第一晶体管包括第一栅极结构，第一栅极结构跨坐于突出结构的中心部分，而第二晶体管包括第二栅极结构，第二栅极结构包括有效地与第一半导体层关联的多个全环栅极堆叠。在一或多个实施例中，第一晶体管包括第四源极/漏极结构，耦接至突出结构的第二端，其中与第一源极/漏极结构相比，第四源极/漏极结构被设置为更加远离隔离结构。
在一或多个实施例中，第一晶体管包括鳍式晶体管，而第二晶体管包括栅极全环晶体管。在一或多个实施例中，上述存储器装置还包括至少一个虚拟栅极结构，至少一个虚拟栅极结构设置于第一区域与第二区域之间。
在一或多个实施例中，上述存储器装置还包括形成在上述基板的第二区域中的第三晶体管，第三晶体管包括：多个第二半导体层，垂直地彼此分隔，第三源极/漏极结构耦接至多个第二半导体层的第一端；以及第五源极/漏极结构，电性耦接至第二半导体层的第二端。
在一或多个实施例中，第一晶体管被配置为抗熔丝存储器单元的编程晶体管，第二晶体管被配置为抗熔丝存储器单元的第一读取晶体管，而第三晶体管被配置为抗熔丝存储器单元的第二读取晶体管。
在一或多个实施例中，第一源极/漏极结构具有第一垂直高度，而第二源极/漏极结构以及第三源极/漏极结构具有第二垂直高度，其中第二垂直高度大于第一垂直高度。
在本公开的另一个态样中，公开了一种一次性可编程(OTP)存储器装置。上述一次性可编程存储器装置包括形成于一基板的第一区域中的编程晶体管。上述一次性可编程存储器装置包括串联地电性连接至编程晶体管且形成于上述基板的第二区域中的第一读取晶体管。第一区域通过隔离结构与第二区域横向分隔。编程晶体管包括第一栅极结构，第一栅极结构跨坐于突出自上述基板的突出结构，而第一读取晶体管包括第二栅极结构，第二栅极结构包裹环绕多个第一纳米结构的每一者，其中多个第一纳米结构彼此间垂直地分隔。
在一或多个实施例中，突出结构被配置以作为编程晶体管的通道，而第一纳米结构被配置以作为第一读取晶体管的通道。在一或多个实施例中，编程晶体管包括耦接至突出结构的第一端的第一源极/漏极结构，而第一读取晶体管包括分别耦接至多个第一纳米结构的第一端以及第二端的第二源极/漏极结构以及第三源极/漏极结构。
在一或多个实施例中，第一源极/漏极与第二源极/漏极接近地彼此相邻，但通过隔离结构彼此分隔。在一或多个实施例中，第一源极/漏极结构具有第一垂直高度，而第二源极/漏极结构与第三源极/漏极结构具有第二垂直高度，其中第二垂直高度大于第一垂直高度。
在一或多个实施例中，上述一次性可编程存储器装置还包括互连结构，互连结构设置于上述基板上方，且将第一源极/漏极结构连接至第二源极/漏极结构或第三源极/漏极结构中的至少一者。
在一或多个实施例中，上述一次性可编程存储器装置还包括第二读取晶体管，串联地电性耦接至第一读取晶体管且形成于上述基板的第二区域中，其中第二读取晶体管包括第三栅极结构，第三栅极结构包裹围绕多个第二纳米结构的每一者，多个第二纳米结构彼此垂直分隔。
在一或多个实施例中，上述一次性可编程存储器装置还包括至少一个虚拟栅极结构，至少一个虚拟栅极结构设置于第一区域与第二区域之间。
在本公开的又一个态样中，公开了一种存储器装置的制造方法。上述存储器装置的制造方法包括在一基板上定义第一主动区与第二主动区。第一主动区与第二主动区通过隔离结构彼此横向地分隔。上述存储器装置的制造方法包括在第一主动区中形成第一晶体管。第一晶体管包括自上述基板突出的突出结构所形成的第一通道、跨坐于第一通道上方的第一主动栅极结构、以及至少包括耦接至第一通道的一端的第一源极/漏极结构。上述存储器装置的制造方法包括在第二主动区中形成第二晶体管。第二晶体管包括设置于上述基板上方的一或多个半导体层所共同形成的第二通道、包裹围绕第二通道的第二主动栅极结构、耦接至第二通道的一端的第二源极/漏极结构、以及耦接至第二通道的另一端的第三源极/漏极结构。
在一或多个实施例中，第一晶体管被配置为抗熔丝存储器单元的编程晶体管，而第二晶体管被配置为抗熔丝存储器单元的读取晶体管。
前述内文概述多项实施例或范例的特征，如此可使于本技术领域中具有通常知识者更佳地了解本公开的态样。本技术领域中具有通常知识者应当理解他们可轻易地以本公开为基础设计或修改其他制程及结构，以完成相同的目的及/或达到与本文介绍的实施例或范例相同的优点。本技术领域中具有通常知识者亦需理解，这些等效结构并未脱离本公开的精神及范围，且在不脱离本公开的精神及范围的情况下，可对本公开进行各种改变、置换以及变更。

Claims (1)

1.一种存储器装置，包括：
一第一晶体管，形成于一基板的一第一区域中，上述第一晶体管包括：一突出结构，自上述基板突出；以及
一第一源极/漏极结构，耦接至上述突出结构的一第一端；以及
一第二晶体管，形成于上述基板的一第二区域中，上述第二晶体管包括：多个第一半导体层，垂直地彼此间隔；
一第二源极/漏极结构，耦接至上述第一半导体层的一第一端；以及
一第三源极/漏极结构，耦接至上述第一半导体层的一第二端；
其中上述第一区域及上述第二区域通过一隔离结构彼此横向地分隔。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220359545A1 (en) * 2021-05-07 2022-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor memory devices with dielectric fin structures
US11830827B2 (en) * 2021-08-30 2023-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor memory devices with dielectric fin structures
KR20230038342A (ko) * 2021-09-10 2023-03-20 삼성전자주식회사 반도체 메모리 장치 및 그의 제조 방법
US20230371249A1 (en) * 2022-05-12 2023-11-16 Ememory Technology Inc. Antifuse-type one time programming memory cell with gate-all-around transistor

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102320820B1 (ko) * 2015-02-24 2021-11-02 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US10269803B2 (en) * 2017-08-31 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid scheme for improved performance for P-type and N-type FinFETs
US10950609B2 (en) * 2019-07-15 2021-03-16 Qualcomm Incorporated Gate-all-around (GAA) and fin field-effect transistor (FinFet) hybrid static random-access memory (SRAM)
US11031292B2 (en) * 2019-09-29 2021-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-gate device and related methods
US11094803B1 (en) * 2020-01-29 2021-08-17 International Business Machines Corporation Nanosheet device with tall suspension and tight contacted gate poly-pitch
US20210249307A1 (en) * 2020-02-06 2021-08-12 Globalfoundries U.S. Inc. Transistors with asymmetrically-positioned source/drain regions
US11600528B2 (en) * 2020-05-28 2023-03-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and method for forming the same

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