CN113113413A - 半导体装置的形成方法 - Google Patents

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CN113113413A CN202110208680.6A CN202110208680A CN113113413A CN 113113413 A CN113113413 A CN 113113413A CN 202110208680 A CN202110208680 A CN 202110208680A CN 113113413 A CN113113413 A CN 113113413A
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杨柏峰
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Abstract

本文公开了一种半导体装置的形成方法，包括提供结构，结构具有基板、栅极堆叠、及位于基板上方的源极/漏极(source/drain，S/D)部件、位于S/D部件上方的S/D接触件、位于栅极堆叠及S/D接触件上方的一或多个介电层、以及穿过一或多个介电层并电性连接至栅极堆叠及S/D接触件之一的导孔结构。方法还包括于结构上方形成铁电(ferroelectric，FE)堆叠，其中FE堆叠包括FE层、及位于FE层上方的顶电极层，其中FE堆叠直接接触导孔结构；并且将FE堆叠图案化，得到图案化的FE堆叠，包括图案化的FE部件及位于图案化的FE部件上方的图案化的顶电极。

Description

半导体装置的形成方法
技术领域
本发明实施例涉及一种半导体装置的形成方法，特别是涉及一种具有嵌入式铁电式场效晶体管的半导体装置的形成方法。
背景技术
半导体集成电路(integrated circuit，IC)产业已历经了指数成长。IC材料及设计的技术性进步已产生了数个世代的ICs，其中各世代都比前一世代具有更小且更复杂的电路。在IC演进的历程中，功能密度(即单位芯片面积的内连线装置数目)通常会增加，而几何尺寸(即可使用制程生产的最小元件(或线))却减少。此微缩化(scaling down)的制程通常借由提高生产效率及降低相关成本来提供效益。这种微缩化也已增加了ICs加工及制造的复杂性。因此，半导体制造制程需要持续的进步。改善的领域之一为如何更有效地整合铁电场效晶体管(ferroelectric field effect transistors，FeFET或FE)与CMOS装置。
发明内容
本发明实施例提供一种半导体装置的形成方法，包括：提供结构，具有基板、多个栅极堆叠及多个源极/漏极(source/drain，S/D)部件位于基板上方、多个S/D接触件位于所述S/D部件上方、一或多个介电层位于所述栅极堆叠及所述S/D接触件上方、以及导孔结构穿过一或多个介电层并电性连接至所述栅极堆叠及所述S/D接触件之一；形成铁电(ferroelectric，FE)堆叠于结构上方，其中FE堆叠包括FE层及位于FE层上方的顶电极层，其中FE堆叠直接接触导孔结构；及图案化FE堆叠，得到图案化的FE堆叠，包括图案化的FE部件及图案化的顶电极于图案化的FE部件上方。
本发明实施例提供一种半导体装置的形成方法，包括：提供结构，具有基板、多个栅极堆叠及多个源极/漏极(source/drain，S/D)部件位于基板上方、多个S/D接触件位于所述S/D部件上方、一或多个介电层位于所述栅极堆叠及所述S/D接触件上方、以及导孔结构穿过一或多个介电层并电性连接至所述栅极堆叠及所述S/D接触件之一；形成铁电(ferroelectric，FE)堆叠于结构上方，其中FE堆叠包括底电极层、FE层、及顶电极层，FE层位于底电极层上方，顶电极层位于FE层上方，其中FE堆叠直接接触导孔结构；及图案化FE堆叠，得到图案化的FE堆叠，包括图案化的底电极、图案化的FE部件、及图案化的顶电极，图案化的FE部件位于图案化的底电极上方，图案化的顶电极位于图案化的FE部件上方；及形成介电衬层，围绕图案化的FE堆叠的侧壁。
本发明实施例提供一种半导体装置，包括：基板；多个栅极堆叠及多个源极/漏极(source/drain，S/D)部件，位于基板上方；多个S/D接触件，位于所述S/D部件上方；一或多个介电层，位于所述栅极堆叠及所述S/D接触件上方；导孔结构，穿过一或多个介电层并电性接触所述栅极堆叠及所述S/D接触件之一；及铁电(ferroelectric，FE)堆叠，位于导孔结构上方并直接接触导孔结构，其中FE堆叠包括FE部件及位于FE部件上方的顶电极。
附图说明
本公开的各面向从以下详细描述中配合附图可最好地被理解。应强调的是，依据业界的标准做法，各种部件并未按照比例绘制且仅用于说明的目的。事实上，为了清楚讨论，各种部件的尺寸可任意放大或缩小。
图1是根据本公开的各方面，用于形成具有与MOSFET装置整合的铁电FETs的半导体装置的方法的流程图。
图2A是根据图1的方法的实施例，绘示在制造的中间步骤中半导体装置的一部分的俯视图。图2B是根据一实施例，绘示出图2A中半导体装置的一部分101的透视图。
图2C、图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A、图18A、图19、及图20是根据一些实施例，绘示出沿着图2A及图2B中A—A线的半导体装置的一部分的剖面图。
图2D、图3B、图4B、图5B、图6B、图7B、图8B、图9B、图10B、图11B、图12B、图13B、图14B、图15B、图16B、图17B、及图18B是根据一些实施例，绘示出沿着图2A及图2B中B—B线的半导体装置的一部分的剖面图。
其中，附图标记说明如下：
10：方法
12，14，16，18，20，22，24：操作
100：装置
101：半导体装置的一部分
102：基板
103：鳍片
104：S/D部件
105：隔离结构
106：栅极堆叠
106a：栅极介电层
106b：栅极电极层
107：侧壁间隔物
108：栅极间隔物
109:介电盖
110：S/D接触件
111：介电盖
112：介电层
114：介电层
116：栅极导孔
118：S/D接触导孔
130：FE堆叠
130'：FeFETs
132：底电极层
132'：底电极
134：FE层
134'：FE部件
136：顶电极层
136'：顶电极
138：介电衬层
140：介电层
142：导电部件
150：胶层
152:胶层
w1：宽度
w2：宽度
w3：宽度
w4：宽度
t1：厚度
t2：厚度
t3：厚度
t4：厚度
L1：长度
L2：长度
L3：长度
d1：高度差
LA1：长度
LA2：长度
LA3：长度
TOL1：FeFET的左侧
TOL2：FeFET的右侧
TS1：侧壁厚度
TS2：侧壁厚度
TB1：底部厚度
TB2：底部厚度
θ1：角度
θ2：角度
θ3：角度
A—A：线
B—B：线
具体实施方式
以下公开提供了许多的实施例或范例，用于实施所提供的标的物的不同元件。各元件和其配置的具体范例描述如下，以简化本发明实施例的说明。当然，这些仅仅是范例，并非用以限定本发明实施例。举例而言，叙述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接触的实施例，也可能包含额外的元件形成在第一和第二元件之间，使得它们不直接接触的实施例。此外，本发明实施例可能在各种范例中重复参考数值以及/或字母。如此重复是为了简明和清楚的目的，而非用以表示所讨论的不同实施例及/或配置之间的关系。
再者，此处可能使用空间相对用语，例如“在……之下”、“在……下方”、“下方的”、“在……上方”、“上方的”等类似的用语，以便描述图式中一部件或部件与另一(些)部件或部件之间的关系。空间相对用语除了包含图示绘示的方位外，也意图包含使用中或操作中的装置的不同方位。更进一步，当使用“约”、“大约”等描述一个数字或一个数字范围时，用语是根据本领域具有通常知识者所理解的知识，意图概括包括所述数字的合理范围内(例如在所述的数字+/-10％之内)的数字，除非另有定义。举例而言，用语“约5nm”概括从4.5nm至5.5nm、4.0nm至5.0nm的尺寸范围。
本公开涉及一种半导体制造制程及其结构，并且更具体地涉及形成同时具有MOSFETs以及铁电FETs(ferroelectric FETs，FeFETs)的半导体装置的制程。可整合FeFETs与MOSFET(例如，CMOSFETs、FinFETs、纳米线FET、纳米片FETs、或其他类型的多栅极FETs)，以增强IC的功能。举例而言，FeFETs可用作单晶体管非易失性存储器。一些方法于MOSFETs的后段产线(back-end-of-line，BEOL)制程中整合FeFETs。在那些方法中，FeFETs并未直接接触MOSFETs的栅极导孔、以及源极/漏极(source/drain，S/D)接触导孔。相反，它们形成于高层级(high-level)金属内连线层中，并穿过金属线及导孔的一或多层级连接至栅极导孔、以及S/D接触导孔。在这些方法中，布线(routing)有时会很长且复杂。此外，那些FeFETs通常具有较大的覆盖区(footprint)，因为它们形成于(多层)上层级内连线层中。在BEOL制程中整合FeFETs的另一个缺点为有限的热预算(thermal budget)。铁电材料通常需要例如在高于400℃的温度下退火。热预算限制了可于FeFETs下方的内连线层中使用的金属类型。举例而言，在BEOL中整合FeFETs时，铜可能会受到不利影响，上述铜为内连线层中金属线及导孔常用的材料。相反地，本公开的实施例在中段产线(middle-end-of-line，MEOL)制程中整合FeFETs与MOSFETs，其中FeFETs直接接触MOSFETs的栅极导孔、以及S/D接触导孔。栅极导孔及S/D接触导孔并未具有铜或其他低熔点金属，因此可放宽FeFET的热预算。此外，由于FeFETs是在MEOL中制造的，因此它们的覆盖区可很小，并且可缩短及简化FeFETs及MOSFETs之间的布线。借由参照附图进一步描述本公开的这些及其他面向。
图1是根据本公开的各个面向，用于制造半导体装置的方法10的流程图。以下简要描述方法10。方法10在操作12处提供具有经过了用于CMOS的前段产线(front-end-of-line，FEOL)制程的结构。举例而言，结构可包括基板、位于基板内或基板上的主动区(例如，鳍片)、位于基板上方并位于主动区之间的隔离结构、位于隔离结构上方并齿合(engage)主动区以形成晶体管的栅极堆叠，上述晶体管例如MOSFETs(包括平面MOSFETs、FinFETs、纳米线FETs、纳米片FETs、或其他类型的多栅极FETs)。结构还包括位于每个栅极堆叠两侧的S/D部件、至S/D部件的S/D接触件、位于栅极堆叠及S/D接触件上方的一或多个介电层、以及穿过一或多个介电层电性连接至栅极堆叠及S/D接触件的栅极导孔及S/D接触导孔。方法10在操作14处于结构上方沉积FE堆叠。FE堆叠包括铁电材料层、及位于铁电材料层上方的电极(顶电极)。FE堆叠可选地包括于铁电材料层下方的另一个电极(底电极)。具体而言，FE堆叠直接接触栅极导孔、及S/D接触导孔。根据设计要求，方法10在操作16处将FE堆叠图案化，以形成各种图案化的FE堆叠(或FeFETs)。方法10在操作18处于FeFETs的侧壁周围形成介电衬层。方法10在操作20处形成覆盖FeFETs的介电层。方法10在操作22处于介电层中形成导电部件(例如，金属线及导孔)并电性连接至FeFETs。方法10在操作24处进行进一步的步骤以完成制造。本公开考虑了额外的制程。可在方法10之前、期间、及之后提供额外操作，并且对于方法10的额外实施例，可移动、替换、或消除所述的某些操作。
后文结合图2A至图20进一步描述方法10，图2A至图20是根据一些实施例，绘示出根据方法10的各个制造步骤中半导体装置100的各种俯视图、透视图、及剖面图。在一些实施例中，装置100为IC芯片、系统单芯片(system on chip，SoC)的一部分或其部分，包括各种被动及主动微电子装置，例如电阻器、电容器、电感器、二极管、p型场效晶体管(p-typefield effect transistors，PFETs)、n型场效晶体管(n-type field effecttransistors，NFETs)、FinFET、纳米片FETs、纳米线FETs、其他类型的多栅极FETs、金属氧化物半导体场效晶体管(metal-oxide semiconductor field effect transistors，MOSFETs)、互补式金属氧化物半导体(complementary metal-oxide semiconductor，CMOS)晶体管、双极性接面晶体管(bipolar junction transistors，BJT)、横向扩散MOS(laterally diffused MOS，LDMOS)晶体管、高压晶体管、高频晶体管、其他合适的组件、或其组合。在一些实施例中，装置100被包括在非易失性存储器中，例如非易失性随机存取存储器(non-volatile random access memory，NVRAM)、快闪存储器、电子可抹除可编程只读存储器(electrically erasable programmable read only memory，EEPROM)、电子可编程只读存储器(electrically programmable read-only memory，EPROM)、其他合适的存储器类型、或其组合。为清楚起见，已将图2A至图20简化，以更好地理解本公开的发明构思。可在装置100中添加额外的部件，并且于装置100的其他实施例中可替换、修改、或消除后文所述的某些部件。
方法10在操作12处(图1)提供了装置100的结构，其实施例绘示于图2A、图2B、图2C、及图2D中。具体而言，图2A及图2B是根据一实施例，分别绘示出装置100的一部分的俯视图及透视图；图2C是根据一实施例，绘示出沿着图2A及图2B中A—A线的装置100的一部分的剖面图；且图2D是根据一实施例，绘示出沿着图2A及图2B中B—B线的装置100的一部分的剖面图。
参照图2A，装置100包括沿着“x”方向纵向定向的主动区103、及沿着一般垂直于“x”方向的“y”方向纵向定向的栅极堆叠(或栅极结构)106。在本实施例中，主动区103为半导体鳍片。在后文中，主动区103也称作半导体鳍片103或鳍片103。在其他实施例中，主动区103可具有其他形状或构造。
总体上参照图2A至图2D，装置100包括基板102，鳍片103及栅极堆叠106在其上方形成。装置100包括用于隔离鳍片103的隔离结构105。鳍片103从基板102延伸并且位于隔离结构105上方。栅极堆叠106设置于隔离结构105上方并且于每个鳍片103的三个侧面上。装置100还包括位于栅极堆叠106的侧壁上的栅极间隔物108、及位于鳍片103的一些侧壁上的可选鳍片侧壁间隔物107。装置100还包括位于鳍片103之上、以及位于栅极堆叠106两侧上的S/D部件104。装置100还包括位于栅极堆叠106之上的介电盖109、位于S/D部件104之上的S/D接触件110、位于S/D接触件110之上的另一介电盖111、以及位于介电盖109及111上方的介电层112及114。装置100还包括穿过一或多个介电层并电性连接至栅极堆叠106的栅极导孔116、以及穿过一或多个介电层并电性连接至S/D接触件110的S/D接触导孔118(绘示出一个)。后文进一步描述装置100的各种部件(或组件)。
在本实施例中，基板102为硅(silicon，Si)基板，例如硅芯片。在替代实施例中，基板102包括其他元素半导体、化合物半导体、或合金半导体，上述元素(单元素)半导体例如锗(germanium，Ge)；上述化合物半导体例如碳化硅(silicon carbide，SiC)、砷化镓(gallium arsenide，GaAs)、砷化铟(indium arsenide，InAs)、及磷化铟(indiumphosphide，InP)；上述合金半导体例如硅锗(silicon germanium，SiGe)、碳化硅锗(silicon germanium carbide，SiGeC)、磷砷化镓(gallium arsenic phosphide，GaAsP)、及磷化镓铟(gallium indium phosphide，GaInP)。在实施例中，基板102可包括绝缘体上覆硅(silicon-on-insulator，SOI)基板，经应变及/或被施加应力以提高性能，包括外延区、掺杂区、及/或包括其他合适的部件及层。
鳍片103可包括一或多层半导体材料，例如硅或硅锗。鳍片103可借由任何合适的方法来图案化。举例而言，可使用一种或多种光学微影制程来将鳍片103图案化，上述光学微影制程包括双重图案化或多重图案化制程。一般来说，双重图案化或多重图案化制程结合了光学微影制程与自对准制程，以创建出例如，比使用单一、直接光学微影制程所得的节距更小的图案。举例而言，在一实施例中，在基板上方形成牺牲层，并使用光学微影制程对其进行图案化。使用自对准制程在图案化的牺牲层旁边形成间隔物。之后移除牺牲层，然后可使用剩余的间隔物或心轴作为遮罩元件来图案化鳍片103。举例而言，遮罩元件可用于将凹槽蚀刻到半导体层中，在基板102上留下鳍片103，上述半导体层位于基板102上方或基板102中。蚀刻制程可包括干式蚀刻、湿式蚀刻、反应性离子蚀刻(reactive ion etching，RIE)、及/或其他合适的制程。举例而言，干式蚀刻制程可实施含氧气体、含氟气体(例如，CF4、SF6、CH2F2、CHF3、及/或C2F6)、含氯气体(例如，Cl2、CHCl3、CCl4、及/或BCl3)、含溴气体(例如，HBr、及/或CHBr3)、含碘气体、其他合适的气体、及/或等离子体、及/或其组合。举例而言，湿式蚀刻制程可包括在下列湿式蚀刻剂中进行蚀刻：稀氢氟酸(diluted hydrofluoricacid，DHF)；氢氧化钾(potassium hydroxide，KOH)溶液；氨(ammonia)；含有氢氟酸(hydrofluoric acid，HF)、硝酸(nitric acid，HNO3)、及/或乙酸(acetic acid，CH3COOH)的溶液；或其他合适的湿蚀刻剂。形成鳍片103的方法的许多其他实施例可能是合适的。在装置100包括例如纳米片装置或纳米线装置的全绕式栅极(gate-all-around)晶体管的一些实施例中，鳍片103包括(沿着“z”方向)垂直堆叠的复数层半导体材料(例如，硅)、以及包绕每一层位于晶体管的通道区中的多层半导体材料的栅极堆叠106部分。
S/D部件104包括外延成长的半导体材料，例如外延成长的硅、锗、或硅锗。可借由包括例如下列的任何外延制程来形成S/D部件104：化学气相沉积(chemical vapordeposition，CVD)技术(例如，气相外延(vapor phase epitaxy)、及/或超高真空CVD)、分子束外延(molecular beam epitaxy)、其他合适的外延成长制程、或其组合。S/D部件104可掺杂n型掺质、及/或p型掺质。在一些实施例中，对于n型晶体管而言，S/D部件104包括硅并且可掺杂碳、磷、砷、其他n型掺质、或其组合(例如，形成Si：C外延S/D部件、Si：P外延S/D部件、或Si：C：P外延S/D部件)。在一些实施例中，对于p型晶体管而言，S/D部件104包括硅锗或锗，并且可掺杂硼、其他p型掺质或其组合(例如，形成Si：Ge：B外延S/D部件)。S/D部件104可包括具有不同程度的掺质密度的复数个外延半导体层。在一些实施例中，进行退火制程(例如，快速热退火(rapid thermal anneal，RTA)、及/或激光退火(laser annealing))以活化外延S/D部件104中的掺质。
隔离结构105可包括氧化硅(silicon oxide，SiO2)、氮化硅(silicon nitride，Si3N4)、氮氧化硅(silicon oxynitride，SiON)、掺氟硅酸盐玻璃(fluoride-dopedsilicate glass，FSG)、低k介电材料、及/或其他合适的绝缘材料。在一实施例中，借由下列制程来形成隔离结构105：蚀刻基板102中或基板102上方的沟槽(例如，作为形成鳍片103的制程的一部分)，用绝缘材料填充沟槽并进行化学机械平坦化(chemical mechanicalplanarization，CMP)制程、及/或对绝缘材料进行回蚀刻制程，留下剩余的绝缘材料作为隔离结构105。其他类型的隔离结构也可能适用，例如场氧化物、及硅局部氧化(LOCalOxidation of Silicon，LOCOS)。隔离结构105可包括多层结构，例如在基板102及鳍片103的表面上具有一或多个衬层(例如，氮化硅)、以及在一或多个衬层上方具有主要隔离层(例如，二氧化硅)。
在一实施例中，每个栅极堆叠106包括栅极介电层106a、及位于栅极介电层106a上方的栅极电极层106b。栅极介电层106a可包括高k介电材料，例如氧化铪(hafnium oxide)、氧化锆(zirconium oxide)、氧化镧(lanthanum oxide)、氧化钛(titanium oxide)、氧化钇(yttrium oxide)、及钛酸锶(strontium titanate)。可借由例如下列任何合适的方法来形成栅极介电层106a：化学氧化、热氧化、原子层沉积(atomic layer deposition，ALD)、化学气相沉积CVD(chemical vapor deposition，CVD)、及/或其他合适的方法。在一些实施例中，栅极堆叠106还包括位于栅极介电层106a及鳍片103之间的界面层。界面层可包括二氧化硅、氮氧化硅、或其他合适的材料。在一些实施例中，栅极电极层106b包括n型或p型功函数层、及金属填充层。举例而言，n型功函数层可包括具有足够低的有效功函数的金属，例如：钛(titanium)、铝(aluminum)、碳化钽(tantalum carbide)、氮碳化钽(tantalumcarbide nitride)、氮硅化钽(tantalum silicon nitride)、或其组合。举例而言，p型功函数层可包括具有足够大的有效功函数的金属，例如：氮化钛(titanium nitride)、氮化钽(tantalum nitride)、钌(ruthenium)、钼(molybdenum)、钨(tungsten)、铂(platinum)、或其组合。举例而言，金属填充层可包括铝(aluminum)、钨(tungsten)、钴(cobalt)、铜(copper)、及/或其他合适的材料。可借由CVD、PVD、电镀、及/或其他合适的制程来形成栅极电极层106b。在图2C及图2D所示的实施例中，栅极导孔116电性接触栅极堆叠106的栅极电极层106b。
每个鳍片侧壁间隔物107及栅极间隔物108可为单层或多层结构。在一些实施例中，每个间隔物107及108包括例如下列的介电材料：氧化硅(silicon oxide，SiO2)、氮化硅(silicon nitride，Si3N4)、氮氧化硅(silicon oxynitride，SiON)、其他介电材料、或其组合。在一示例中，借由下列制程来形成间隔物107及108：于包括栅极堆叠106及鳍片103的装置100上方沉积第一介电层(例如，具有实质上均匀的厚度的SiO2层)作为衬层，且于第一介电层上方沉积第二介电层(例如，Si3N4层)作为主要D形间隔物，然后非等向性蚀刻以移除介电层的部分，以形成间隔物107及108。此外，可在成长S/D部件104之前，在形成凹槽到鳍片103中的蚀刻制程期间，部分地移除鳍片侧壁间隔物107。在一些实施例中，可借由这种蚀刻制程完全移除鳍片侧壁间隔物107。
S/D接触件110可包括一种或多种金属材料或金属氮化物，上述金属材料例如钨(tungsten，W)、钴(cobalt，Co)、钌(ruthenium，Ru)、其他金属，上述金属氮化物例如氮化钛(titanium nitride，TiN)、氮化铝钛(titanium aluminum nitride，TiAlN、氮化钨(tungsten nitride，WN)、氮化钽(tantalum nitride，TaN)、或其组合，并且可借由CVD、PVD、电镀、及/或其他合适的制程来形成S/D接触件110。在一些实施例中，S/D接触件110包括金属氮化物层(例如，TiN、TiAlN、WN、或TaN)、及位于金属氮化物层上方的金属层(例如，W、Co、或Ru)。对于进一步的这些实施例，金属氮化物层直接接触栅极间隔物108及S/D部件104的表面。在一些实施例中，装置100包括位于S/D部件104及S/D接触件110之间的硅化物部件。
每个介电盖109及111可包括例如下列的介电材料：La2O3、Al2O3、SiOCN、SiOC、SiCN、SiO2、SiC、ZnO、ZrN、Zr2Al3O9、TiO2、TaO2、ZrO2、HfO2、Si3N4、Y2O3、AlON、TaCN、ZrSi、或其他(多个)合适的材料。可借由原子层沉积(atomic layer deposition，ALD)、CVD、及/或其他合适的方法来形成介电盖109及111，并且介电盖109及111可包含相同或不同的介电材料。可借由凹蚀栅极堆叠106，于凹蚀的栅极堆叠106上方沉积一种或多种介电材料，并对一种或多种介电材料进行CMP制程，来形成介电盖109。可借由凹蚀S/D接触件110，在凹蚀的S/D接触件110上方沉积一种或多种介电材料，并对一种或多种介电材料进行CMP制程，来形成介电盖111。
介电层112可包括氮化硅(silicon nitride)、氮氧化硅(silicon oxynitride)、具有氧(oxygen，O)或碳(carbon，C)元素的氮化硅、及/或其他材料；并且可借由CVD、PVD、ALD、或其他合适的方法来形成介电层112。在一实施例中，将介电层112于介电盖109及111的表面上方沉积成实质上均匀的厚度。在本实施例中，介电层112为接触蚀刻停止层(contact etch stop layer，CESL)。因此，它也被称为CESL 112。
介电层114可包括四乙氧基硅烷(tetraethylorthosilicate，TEOS)氧化物、未掺杂的硅酸盐玻璃、或掺杂的氧化硅、及/或其他合适的介电材料，上述掺杂的氧化硅例如硼磷硅酸盐玻璃(borophosphosilicate glass，BPSG)、掺氟硅酸盐玻璃(fluoride-dopedsilicate glass，FSG)、磷硅酸盐玻璃(phosphosilicate glass，PSG)、掺硼硅酸盐玻璃(boron doped silicon glass，BSG)。可借由下列方法来形成介电层114：等离子体增强CVD(plasma enhanced CVD，PECVD)、流动式CVD(flowable CVD，FCVD)、或其他合适的方法。在本实施例中，介电层114为层间介电(inter-level dielectric，ILD)层。因此，它也称作ILD114。
栅极导孔116可包括例如下列一种或多种导电材料：Co、W、Ru、Al、Mo、Ti、TiN、TiSi、CoSi、NiSi、TaN、Ni、TiSiN、或其组合，并且可借由CVD、PVD、电镀、及/或其他合适的制程来形成栅极导孔116。栅极导孔116穿过栅极堆叠106顶部上的各个介电层并电性接触栅极堆叠106。在本实施例中，栅极导孔116穿过介电层114、112、及109。在一些实施例中，装置100还包括位于栅极导孔116及各种介电层之间的栅极导孔胶层(或粘着层)150(参照图9A作为示例)。
S/D接触导孔118可包括例如下列一种或多种导电材料：Co、W、Ru、Al、Mo、Ti、TiN、TiSi、CoSi、NiSi、TaN、Ni、TiSiN、或其组合，并且可借由CVD、PVD、电镀、及/或其他合适的制程来形成S/D接触导孔118。S/D接触导孔118穿过S/D接触件110顶部上的各个介电层，并且电性接触S/D接触件110。在本实施例中，S/D接触导孔118穿过介电层114、112、及111。在一些实施例中，装置100还包括位于S/D接触导孔118及各种介电层之间的S/D接触导孔胶层(或粘着层)152(参照图9A作为示例)。
可借由包括光学微影、蚀刻、沉积、及CMP制程来形成栅极导孔116、及S/D接触导孔118。举例而言，可使用光学微影制程来制造蚀刻遮罩，上述蚀刻遮罩于装置100上方提供开口。开口对应于栅极导孔116、及S/D接触导孔118的位置。然后，穿过开口蚀刻各个介电层114、112、111、及109以形成沟槽，上述沟槽露出栅极堆叠106、及/或S/D接触件110的表面。随后，将一或多个导电材料沉积至沟槽中，并进行CMP制程，以移除一或多个导电材料的多余部分并使装置100的顶表面平坦化。一或多个导电材料的剩余部分成为栅极导孔116及/或S/D接触导孔118。在各种实施例中，栅极导孔116及S/D接触导孔118可包括相同或不同的材料，并且可借由相同或不同的制程来形成栅极导孔116及S/D接触导孔118。
方法10在操作14处(图1)于栅极导孔116及S/D接触导孔118上方形成铁电(ferroelectric，FE)堆叠130。参照图3A及图3B，在本实施例中，FE堆叠130包括底电极层132、位于底电极层132上方的FE层134、及位于FE层134上方的顶电极层136。底电极层132直接接触栅极导孔116及S/D接触导孔118。底电极层132可包括例如下列的导电材料：Ru、Pt、Ta、TaN、Ti、TiO2、TiN、W、Ir、IrO2、SrRuO3、LaNiO3、或其组合。在一些实施例中，底电极层132可具有(沿着“z”方向)约0.5nm至约30nm的厚度。FE层134可包括PZT(Pb(ZrxTi1-x)O3)、SBT(SrBi2Ta2O9)、BLT((Bi，La)4Ti3O12)、BIT(Bi4Ti3O12)、HfZrO2、HfO2、及BFO(BiFeO3)、或其他合适的(多个)铁电材料。在一些实施例中，FE层134可具有(沿着“z”方向)约0.5nm至约50nm的厚度。顶电极层136可包括例如下列的介电材料：Ru、Pt、Ta、TaN、Ti、TiO2、TiN、W、Ir、IrO2、SrRuO3、LaNiO3、或其组合。在一些实施例中，顶电极层136可具有(沿着“z”方向)约0.5nm至约30nm的厚度。可借由ALD、CVD、PVD、电镀、及/或其他合适的制程来形成层132、134、及136。在一些实施例中，于FE堆叠130中省略了底电极层132(参照图10A及图10B作为示例)。在那些实施例中，FE层134直接接触栅极导孔116及S/D接触导孔118。在一些实施例中，在沉积FE层134的后，方法10将FE层134退火。退火温度取决于FE层134中的(多个)材料，并且将退火温度设计为装置100的各种结构可容忍的温度，上述结构包括栅极导孔116、S/D接触导孔118、及/或电极层132及136。在一些示例中，退火温度超过400℃。在本实施例中，由于栅极导孔116、S/D接触导孔118、以及电极层132及136并未包括铜或(多个)其他低熔点金属，因此可将退火温度设计为高的且能有效率地处理FE材料的温度。
在方法10的操作16处(图1)将FE堆叠130进行图案化，以得到各种图案化的FE堆叠130'(图4A、图4B)。在本实施例中，图案化的FE堆叠130'为FeFETs。因此，图案化的FE堆叠130'也被称作FeFETs 130'。操作16可包括各种制程，包括沉积、光学微影、及蚀刻。举例而言，操作16可例如借由旋涂于FE堆叠130上方沉积抗反射涂层(anti-reflective coating，ARC)，并且于ARC层上方沉积光阻层。在一些实施例中，可省略ARC层。随后，操作16对光阻层进行曝光制程，进行曝光后烘烤制程，并在显影剂溶液中显影曝光的光阻层。在显影之后，将光阻层图案化成光阻图案，上述光阻图案提供穿过其的开口。然后，使用干式蚀刻、湿式蚀刻、反应性离子蚀刻、或其他合适的蚀刻方法穿过开口蚀刻可选的ARC层及FE堆叠130。在一实施例中，将蚀刻制程调整成对FE堆叠130的材料具有选择性，并且不(或仅少量)蚀刻介电层114及导孔116、118。在蚀刻完成之后，操作16从装置100移除光阻图案以及可选的ARC层，举例而言，使用对光阻图案及ARC层具有选择性的光阻剥离、灰化、或其他合适的制程。在图4A及图4B所绘示的实施例中，每个FeFETs 130'包括图案化的底电极132'、图案化的FE层134'(或FE部件134')、及图案化的顶电极136'。
如图5A至图5B所示，方法10在操作18处(图1)于FeFETs 130'的侧壁上形成介电衬层138。介电衬层138可包括例如下列的材料：La2O3、Al2O3、SiOCN、SiOC、SiCN、SiO2、SiC、ZnO、ZrN、ZrAlO、Ta2O5，ZrO2、HfO2、Si3N4、Y2O3、AlON、TaCN、SiON、或其他合适的材料。在一实施例中，操作18例如借由ALD、CVD、或其他合适的方法于FeFETs 130'的顶表面及侧壁表面上方、以及于介电层114的顶表面上方沉积毯覆(blanket)介电层。随后，操作18例如借由非等向性蚀刻方法，移除FeFETs 130'的顶表面上、及介电层114的顶表面上的毯覆介电层的部分，在FeFETs 130'的侧壁上留下毯覆介电层的部分作为介电衬层138。蚀刻可为干式蚀刻、湿式蚀刻、或RIE，并且将蚀刻调整为对介电衬层138的材料具有选择性，且不(或仅少量)蚀刻FeFETs 130'及介电层114。在本实施例中，介电衬层138可具有(沿着“x”及“y”方向)约0.5nm至约35nm的厚度。
如图6A及图6B所示，在方法10操作20处(图1)于FeFETs 130'及介电层114上方形成介电层140。具体而言，将FeFETs 130'嵌入于介电层140中。在本实施例中，介电层140包括例如下列材料：La2O3、Al2O3、SiOCN、SiOC、SiCN、SiO2、SiC、ZnO、ZrN、ZrAlO、Ta2O5，ZrO2、HfO2、Si3N4、Y2O3、AlON、TaCN、SiON、或其他合适的材料。介电层140也可包括例如下列的介电材料：四乙氧基硅烷(tetraethylorthosilicate，TEOS)氧化物、未掺杂的硅酸盐玻璃、或掺杂的氧化硅、及/或其他合适的介电材料，上述掺杂的氧化硅例如硼磷硅酸盐玻璃(borophosphosilicate glass，BPSG)、掺氟硅酸盐玻璃(fluoride-doped silicateglass，FSG)、磷硅酸盐玻璃(phosphosilicate glass，PSG)、掺硼硅酸盐玻璃(boron dopedsilicon glass，BSG)。可借由下列方法来形成介电层140：CVD、等离子体增强CVD(plasmaenhanced CVD，PECVD)、流动式CVD(flowable CVD，FCVD)、或其他合适的方法。
如图7A及图7B所示，在方法10的操作22处(图1)于介电层140中形成导电部件142，并且导电部件142电性连接至FeFETs 130'。具体而言，导电部件142直接接触FeFETs 130'的顶电极136'。导电部件142可包括金属线及/或金属导孔。导电部件142可包括铜(copper)、铝(aluminum)、钨(tungsten)、钴(cobalt)、钌(ruthenium)、金属氮化物(例如，TiN、TaN、或WN)、或其他合适的材料。可使用镶嵌、双镶嵌、或其他制程来形成导电部件142。举例而言，如前文所述，操作22可进行光学微影制程以形成光阻图案。光阻图案提供与导电部件142所处位置相对应的开口。然后，操作22穿过光阻图案中的开口蚀刻介电层140以形成沟槽。将蚀刻调整成对介电层140的材料具有选择性，并且不(或仅少量)蚀刻顶电极136'及介电衬层138。随后，将一种或多种导电材料沉积至沟槽中并进行CMP制程，以移除导电材料的多余部分并将装置100的顶表面平坦化。剩余在沟槽中的(多个)导电材料的部分成为导电部件142。
图7A及图7B进一步绘示出与FeFETs 130'相关的各种几何形状。举例而言，底电极132'在其底表面具有厚度t1及宽度w1；FE部件134'在其底表面具有厚度t2及宽度w2；顶电极136'在其底表面具有厚度t3及宽度w3，并且在其顶表面具有宽度w4。沿着“z”方向测量厚度t1、t2、及t3。沿着“x”方向测量宽度w1、w2、w3、及w4。在各种实施例中，t1可在约0.5nm至约30nm的范围内，并且t3可在约0.5nm至约30nm的范围内。在一些实施例中，t2可在约0.5nm至约50nm的范围内。如果t2太厚(例如，大于50nm)，则FeFET中的压降(voltage drop)可能会很高，导致高功率消耗。如果t2太薄(例如，薄于0.5nm)，则FeFET中的压降可能会太低，并且层134'可能会失去其铁电性质。再者，在实施例中，w1可在约1nm至约40nm的范围内；w2可在约1nm至约37nm的范围内；w3可在约1nm至约34nm的范围内；w4可在约1nm至约31nm的范围内。如果宽度w1至w4太小(例如，小于1nm)，则FeFETs之间的操作差异可能很大。另一方面，如果宽度w1至w4太大(例如，大于上述值)，则可能会妨碍装置微缩化。在一实施例中，FeFET130'在“x-z”及“y-z”平面上具有大致梯形(trapezoidal)的形状(即顶电极136'比FE部件134'窄，FE部件134'比底电极132'窄，或换言之，w4<w3<w2<w1)。再者，图7A绘示出介电衬层138(沿着“x”方向或“y”方向测量)具有厚度t4，在各种实施例中，厚度t4可在约0.5nm至约35nm的范围内。在一些实施例中，如果厚度t4太小(例如，小于0.5nm)，则其可能随时间失去绝缘特性，导致可靠性问题。另一方面，如果厚度t4太大(例如，大于0.35nm)，则可能会妨碍装置微缩化。更进一步，图7A及图7B绘示出介电衬层138的侧表面及介电层114的顶表面可在“x-z”平面中形成角度θ1并且在“y-z”平面中形成角度θ2；导电部件142及介电衬层138的侧表面可在“y-z”平面中形成角度θ3。在各种实施例中，角度θ1可在约91度至约150度的范围内，角度θ2可在约91度至约150度的范围内，并且角度θ3可在约45度至约89度的范围内。在各种实施例中，如果角度θ1及θ2太大(例如，大于150度)，则底电极132'(或FE部件134')可能会非常宽，并且邻近的(nearby)FeFETs 130'之间的间隔可能会变窄。狭窄的间距随着时间可能导致可靠性问题。类似地，如果角度θ3太小(例如，小于45度)，则位于邻近的FeFET130'之间的导电部件142可能彼此之间太靠近，随着时间可能导致可靠性问题。
在方法10的操作24处(图1)对装置100进行进一步的制造。举例而言，操作24可于介电层140及导电部件142上方沉积一或多个ILD层，并于一或多个ILD层中形成金属线及金属导孔。一或多个ILD层、金属线、及金属导孔可为多层内连线层的一部分。具体而言，金属线及金属导孔将导电部件142连接至其他导电部件，上述导电部件例如栅极导孔、S/D接触导孔、或封装I/O垫(package I/O pads)、或封装引脚(package pins)，从而将FeFETs 130'与MOSFETs整合于装置100中。
图8A至图20绘示出装置100的各种实施例(或变型)。这些实施例中的大多数部件相同于参照图2A至图7B所讨论的部件，并具有相同的参考数值表示相同或相似的部件。图8A至图20简要地描述如下。
图8A绘示出装置100的实施例，其中将介电衬层138凹蚀(例如，在形成介电衬层138的非等向性蚀刻制程期间)至顶电极136'的顶表面下方的层级。在各种实施例中，介电衬层138的顶表面可在顶电极136'的顶表面下方沿着“z”方向的距离L1处，上述L1为约0nm至约30nm。再者，在此实施例中，介电衬层138具有圆化的顶角。在各种实施例中，从介电衬层138的圆角的底部到顶电极136'的顶表面沿着“z”方向的长度L2为约0nm至约30nm。在此实施例中，顶电极136'也可具有圆化的顶角。在各个实施例中，从顶电极136'的圆角的底部到顶电极136'的顶表面沿着“z”方向的长度L3为约0nm至约30nm。在各种实施例中，如果L1、L2、及L3太大(例如，它们中的任何一个大于30nm)，则FeFET 130'的铁电性质可能被导电部件142打断，或者FeFET 130'可能不会正常的运作。再者，介电衬层138在“x-z”平面及/或“y-z”平面中FeFET 130'的左侧部分及右侧部分之间可具有高度差d1。在各个实施例中，差值d1在约0nm至约15nm的范围内。图8A进一步示绘出装置100的实施例，其中FeFET 130'由于制程重叠偏移(overlay shift)而以偏离中心的一些偏移(称作底部偏移)落在栅极导孔116及/或S/D接触导孔118上。举例而言，在各种实施例中，底部偏移(其为图8A中BOL1及BOL2之间的差值)可在约-15nm至约15nm的范围内。
图8B绘示出装置100的实施例，其中一些导电部件142以一些重叠偏移落在FeFET130'上。举例而言，在各种实施例中，从FeFET 130'的左侧TOL1的重叠偏移可在约0nm至约15nm的范围内；且从FeFET 130'的右侧TOL2的重叠偏移可在约0nm至约15nm的范围内。再者，一些导电部件142可部分地落在FeFET 130'上并且部分地落在介电层114上。在各种实施例中，导电部件142可在约0nm至约1nm的范围内的长度LA1下接触FeFET 130'，并且可在约0nm至约35nm范围内的长度LA2下接触介电衬层138。在一些实施例中，当重叠偏移显著时，导电部件142可在约0nm至约10nm范围内的长度LA3下接触介电层114。在各种实施例中，如果长度LA3太大(例如，大于10nm)，则于FeFET 130'的侧面上可能存在导电部件142的很大一部分，这将干扰FeFET 130'的铁电性质。长度LA1、LA2、及LA3是在“y-z”平面中并沿着“y”方向所量测的。
图9A及图9B绘示出装置100的实施例，装置100包括位于栅极导孔116的外表面上的胶层(或粘着层)150、及位于S/D接触导孔118的外表面上的胶层(或粘着层)152。在各种实施例中，胶层150及152可包括例如下列的材料：Co、W、Ru、Al、Mo、Ti、TiN、TiSi、CoSi、NiSi、TaN、Ni、TiSiN、或其他合适的材料。再者，在各种实施例中，胶层150及152可包括相同的材料或不同的材料，并且可借由相同的制程或不同的制程来形成胶层150及152。胶层150可具有(沿着“x”或“y”方向)的侧壁厚度TS1、及(沿着“z”方向)的底部厚度TB1。在各种实施例中，TS1可在约0.1nm至约3nm的范围内，并且TB1可在约0.1nm至约3nm的范围内。胶层152可具有(沿着“x”或“y”方向)的侧壁厚度TS2、及(沿着“z”方向)的底部厚度TB2。在各种实施例中，TS2可在约0.1nm至约3nm的范围内，并且TB2可在约0.1nm至约3nm的范围内。具有胶层150及152可进一步增强栅极导孔116及S/D接触导孔118的可靠性。在各种实施例中，如果胶层150及152太厚(例如，TS1、TB1、TS2、及TB2中的任何一个大于3nm)，则胶层的电阻可能会很大，导致较差的装置性能。另一方面，如果胶层150及152太薄(例如，TS1、TB1、TS2、及TB2中的任何一个小于0.1nm)，则导孔116及118可能由于与周围结构的附着力不足，而可能会在随后的制程中遭受非预期性拉升(pull-up)。
图10A及图10B绘示出装置100的实施例，其中在FeFETs 130'中省略了底电极132'。如图所示，FE部件134'直接接触栅极导孔116及S/D接触导孔118。省略底电极132'进一步简化了制造制程并减小了装置100的总厚度。
图11A及图11B绘示出装置100的实施例，其中栅极间隔物108及栅极堆叠106具有实质上共平面的顶表面，并且将介电盖109设置于栅极间隔物108及栅极堆叠106的顶表面上方，并且并未将介电盖109横向地设置于两个相邻的栅极间隔物108之间。
图12A及图12B绘示出装置100的实施例，其中在装置100中省略了介电层112及114。将介电盖109及111横向地设置于邻近的栅极间隔物108之间。导孔116及118分别形成于介电盖109及111中。介电盖109及111、栅极间隔物108、以及导孔116及118具有实质上共平面的顶表面。FeFETs 130'直接设置于栅极间隔物108、介电盖109及111、以及导孔116及118的顶表面上。虽然图12A及图12B中并未绘示，在一些实施例中，可在FeFET130'中省略底电极132'。省略介电层112及114进一步简化了制造制程并减小了装置100的总厚度。
图13A及图13B绘示出装置100的实施例，其中在装置100中省略了介电盖111。如图所示，S/D接触件110及介电盖109具有实质上共平面的顶表面，并且将介电层112设置于S/D接触件110及介电盖109的顶表面上。S/D接触导孔118穿过介电层114及112以电性接触S/D接触件110。省略介电盖111缩短了FeFET 130'及S/D接触件110之间的连接，允许FeFET130'更快的操作。
图14A及图14B绘示出类似于图13A及图13B中所示的装置100的实施例，即在装置100中省略了介电盖111。再者，栅极间隔物108及栅极堆叠106具有实质上共平面的顶表面，并且将介电盖109设置于栅极间隔物108及栅极堆叠106的顶表面上方，并且并未将介电盖109横向地设置于两个相邻的栅极间隔物108之间。介电盖109及S/D接触件110具有实质上共平面的顶表面，并且将介电层112设置于S/D接触件110及介电盖109的顶表面上。
图15A及图15B绘示出装置100的实施例，其中类似于图12A及图12B所示的实施例，在装置100中省略了介电层112及114。两个实施例之间的区别在于介电盖109的构造。在图12A及图12B所示的实施例中，仅将介电盖109横向地设置于邻近的栅极间隔物108之间。在如图15A及图15B所示的实施例中，介电盖109不仅横向地设置于邻近的栅极间隔物108之间，而且还设置于栅极间隔物108上方。介电盖109及111具有实质上共平面的顶表面，并且FeFETs 130'直接设置于介电盖109及111的顶表面上。
图16A及图16B绘示出装置100的实施例，其中装置100还包括位于介电盖109及介电层112之间的介电层113。仅将介电盖109横向地设置于邻近的栅极间隔物108之间。介电层113及S/D接触件110具有实质上共平面的顶表面，并且将介电层112设置于介电层113及S/D接触件110的顶表面上。在各种实施例中，介电层113可包括例如下列的材料：La2O3、Al2O3、SiOCN、SiOC、SiCN、SiO2、SiC、ZnO、TaO2、ZrO2、HfO2、Si3N4、SiON、或其他(多个)合适的材料。
图17A及图17B绘示出装置100的实施例，其中装置100包括位于S/D接触导孔118的外表面上的胶层152，但是于栅极导孔116的外表面上不包括胶层。
图18A及图18B绘示出装置100的实施例，其中装置100于栅极导孔116的外表面上包括胶层150，但是于S/D接触导孔118的外表面上不包括胶层。
图19绘示出装置100的实施例，其中一些S/D接触导孔118直接连接至FeFETs 130'(图19左侧)，而另一些S/D接触导孔118并未直接连接至FeFETs 130'(图19右侧)。在各种实施例中，位于图19右侧上的S/D接触导孔118可借由导电部件142连接至FeFET 130'的顶电极136'(如图所示)，或者并未连接至导电部件142及任何FeFET 130'。
图20绘示出装置100的实施例，其中一些栅极导孔116直接连接至FeFETs 130'(图20左侧)，而另一些栅极导孔116并未直接连接至FeFETs130'(图20右侧)。在各种实施例中，位于图20右侧上的栅极导孔116可借由导电部件142(连接至FeFET 130'的顶电极136'如图所示)，或者并未连接至导电部件142及任何FeFET 130'。
应注意的是，可将装置100的以上实施例中的特征组合，以产生装置100的变型(或其他实施例)。
尽管并非意图限制，但是本公开的实施例提供以下优点的一或多个。首先，可将FeFETs的覆盖区制造的更小，允许更好的操作宽裕度。第二，将FeFETs与MOSFETs的电极(栅极、源极、及漏极)之间的布线缩短及简化。第三，由于FeFETs形成于中段产线(middle-end-of-line，MEOL)制程中且在BEOL制程之前，因此放宽了热预算，可允许更高的温度或更长的制程时间。
在一个例示性面向，本公开针对一种方法，包括提供结构，具有基板、多个栅极堆叠及多个源极/漏极(source/drain，S/D)部件位于基板上方、多个S/D接触件位于所述S/D部件上方、一或多个介电层位于所述栅极堆叠及所述S/D接触件上方、以及导孔结构穿过一或多个介电层并电性连接至所述栅极堆叠及所述S/D接触件之一。方法还包括形成铁电(ferroelectric，FE)堆叠于结构上方，其中FE堆叠包括FE层及位于FE层上方的顶电极层，其中FE堆叠直接接触导孔结构；及图案化FE堆叠，得到图案化的FE堆叠，包括图案化的FE部件及图案化的顶电极于图案化的FE部件上方。
在方法的实施例中，FE层包括下列之一：PZT(Pb(ZrxTi1-x)O3)、SBT(SrBi2Ta2O9)、BLT((Bi，La)4Ti3O12)、BIT(Bi4Ti3O12)、HfZrO2、HfO2及BFO(BiFeO3)。在一实施例中，顶电极层包括下列之一：Ru、Pt、Ta、TaN、Ti、TiO2、TiN、W、Ir、IrO2、SrRuO3及LaNiO3。
在一实施例中，方法还包括形成第一介电层于图案化的FE堆叠的侧壁上。在进一步的实施例中，第一介电层包括下列之一：La2O3、Al2O3、SiOCN、SiOC、SiCN、SiO2、SiC、ZnO、ZrN、ZrAlO、Ta2O5、ZrO2、HfO2、Si3N4、Y2O3、AlON、TaCN及SiON。
在另一实施例中，方法还包括沉积第一介电层于图案化的FE堆叠上方；及形成导电结构，穿过第一介电层并直接接触图案化的顶电极。
在方法的实施例中，FE堆叠还包括底电极层于FE层下方，且其中图案化的FE堆叠还包括图案化的底电极于图案化的FE部件下方。在方法的实施例中，导孔结构包括下列之一：Co、W、Ru、Al、Mo、Ti、TiN、TiSi、CoSi、NiSi、TaN、Ni及TiSiN。
在另一个例示性面向，本公开针对一种方法，包括提供结构，具有基板、多个栅极堆叠及多个源极/漏极(source/drain，S/D)部件位于基板上方、多个S/D接触件位于所述S/D部件上方、一或多个介电层位于所述栅极堆叠及所述S/D接触件上方、以及导孔结构穿过一或多个介电层并电性连接至所述栅极堆叠及所述S/D接触件之一。方法还包括形成铁电(ferroelectric，FE)堆叠于结构上方，其中FE堆叠包括底电极层、FE层、及顶电极层，FE层位于底电极层上方，顶电极层位于FE层上方，其中FE堆叠直接接触导孔结构；及图案化FE堆叠，得到图案化的FE堆叠，包括图案化的底电极、图案化的FE部件、及图案化的顶电极，图案化的FE部件位于图案化的底电极上方，图案化的顶电极位于图案化的FE部件上方；及形成介电衬层，围绕图案化的FE堆叠的侧壁。
在方法的实施例中，FE层包括下列之一：PZT(Pb(ZrxTi1-x)O3)、SBT(SrBi2Ta2O9)、BLT((Bi，La)4Ti3O12)、BIT(Bi4Ti3O12)、HfZrO2、HfO2及BFO(BiFeO3)。
在一实施例中，方法还包括形成第一介电层，包埋图案化的FE堆叠；及形成导电结构，穿过第一介电层并直接接触图案化的顶电极。
在一些实施例中，一或多个介电层包括介电盖直接位于所述栅极堆叠及所述S/D接触件之一上。在一些实施例中，一或多个介电层包括接触蚀刻停止层及层间介电层于接触蚀刻停止层上方。在一些实施例中，一或多个介电层包括介电盖、接触蚀刻停止层、及层间介电层，介电盖直接位于所述栅极堆叠及所述S/D接触件之一上，接触蚀刻停止层位于介电盖上方，层间介电层位于该接触蚀刻停止层上方。
在一些实施例中，FE堆叠的该图案化，包括：使用光学微影形成蚀刻遮罩；及穿过蚀刻遮罩中的多个开口蚀刻顶电极层、FE层及底电极层。
在又一个例示性面向，本公开针对一种装置，包括：基板；多个栅极堆叠及多个源极/漏极(source/drain，S/D)部件，位于基板上方；多个S/D接触件，位于所述S/D部件上方；一或多个介电层，位于所述栅极堆叠及所述S/D接触件上方；导孔结构，穿过一或多个介电层并电性接触所述栅极堆叠及所述S/D接触件之一；及铁电(ferroelectric，FE)堆叠，位于导孔结构上方并直接接触导孔结构，其中FE堆叠包括FE部件及位于FE部件上方的顶电极。
在装置的一些实施例中，FE堆叠更包底电极于FE部件下方。在一些实施例中，FE部件直接接触导孔结构。在一些实施例中，装置还包括介电衬层，围绕FE堆叠的侧壁。在一些实施例中，装置还包括第一介电层及导电部件，第一介电层包埋FE堆叠，导电部件穿过第一介电层并直接接触顶电极。
以上概述数个实施例的部件，以便在本发明所属技术领域中具有通常知识者可更加理解本发明实施例的观点。在本发明所属技术领域中具有通常知识者应理解，他们能轻易地以本发明实施例为基础，设计或修改其他制程及结构，以达到与在此介绍的实施例相同的目的及/或优势。在本发明所属技术领域中具有通常知识者也应理解，此类等效的结构并无悖离本发明的精神与范围，且他们能在不悖离本发明的精神及范围下，做各式各样的改变、取代及替换。

Claims (1)

1.一种半导体装置的形成方法，包括：
提供一结构，具有一基板、多个栅极堆叠及多个源极/漏极，部件位于该基板上方、多个源极/漏极接触件位于所述源极/漏极部件上方、一或多个介电层位于所述栅极堆叠及所述源极/漏极接触件上方、以及一导孔结构穿过该一或多个介电层并电性连接至所述栅极堆叠及所述源极/漏极接触件之一；
形成一铁电堆叠于该结构上方，其中该铁电堆叠包括一铁电层及位于该铁电层上方的一顶电极层，其中该铁电堆叠直接接触该导孔结构；及
图案化该铁电堆叠，得到一图案化的铁电堆叠，包括一图案化的铁电部件及一图案化的顶电极于该图案化的铁电部件上方。
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