TW202131518A - 半導體裝置及其製造方法 - Google Patents

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Abstract

揭露一種半導體裝置。所述半導體裝置包括形成於基板上的鰭式結構。所述半導體裝置包括形成於所述基板上的多個第一奈米片，所述多個第一奈米片彼此垂直間隔開。所述半導體裝置包括：第一源極/汲極（S/D）區，電性耦合至所述鰭式結構的第一端。所述半導體裝置包括：第二源極/汲極區，電性耦合至所述鰭式結構的第二端及所述多個第一奈米片的第一端兩者。所述半導體裝置包括：第三源極/汲極區，電性耦合至所述多個第一奈米片的第二端。所述鰭式結構具有第一晶格方向，並且所述多個第一奈米片具有不同於第一晶格方向的第二晶格方向。

Description

記憶體裝置及其製造方法
本揭露實施例大體而言是有關於一種半導體裝置，並且在一些實施例中，是有關於一種包括不同晶格方向的記憶體裝置。
積體電路（integrated circuit，IC）有時包括一次性可程式化（one-time-programmable，OTP）記憶體以提供其中當積體電路斷電時資料不會丟失的非揮發性記憶體（non-volatile memory，NVM）。OTP裝置中的一種類型包括反熔絲記憶體（anti-fuse memory）。反熔絲記憶體包括多個反熔絲記憶體胞元（或位元胞元），其端子在程式化之前斷開，並且在程式化之後短路（例如，連接）。反熔絲記憶體可基於金屬-氧化物-半導體（metal-oxide-semiconductor，MOS）技術。舉例而言，反熔絲記憶體胞元可包括程式化MOS電晶體（或MOS電容器）及至少一個讀取MOS電晶體。程式化MOS電晶體的閘極介電質可被擊穿，以使程式化MOS電晶體的閘極及源極或汲極區互連。根據程式化MOS電晶體的閘極介電質是否被擊穿，可藉由讀取流經程式化MOS電晶體及讀取MOS電晶體的合成電流（resultant current）由反熔絲記憶體胞元呈現不同的資料位元。由於反熔絲胞元的程式化狀態不能藉由逆向工程（reverse engineering）來確定，因此反熔絲記憶體具有逆向工程驗證（reverse-engineering proofing）的有利特徵。
以下揭露提供用於實施所提供標的物的不同特徵的許多不同實施例或實例。以下闡述組件及排列的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵「上方」或第二特徵「上」可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重覆使用元件標號及/或字母。此種重覆使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「位於……之下（beneath）」、「位於……下方（below）」、「下部的（lower）」、「位於……上方（above）」、「上部的（upper）」等空間相對性用語來闡述圖中所示的一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向（旋轉90度或處於其他定向），且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
在當代半導體裝置製作製程中，在單一晶圓上製作大量的半導體裝置，例如矽通道n型場效應電晶體（n-type field effect transistor，nFET）及矽鍺通道p型場效應電晶體（p-type field effect transistor，pFET）。非平面電晶體裝置架構（例如，鰭式電晶體（fin-based transistor））可提供較平面電晶體增加的裝置密度及增加的效能。一些先進的非平面電晶體裝置架構（例如，奈米片（或奈米線）電晶體）可進一步提高鰭式電晶體的效能。相較於其中通道部分地被閘極堆疊包裹的鰭式電晶體，奈米片電晶體通常包括閘極堆疊，所述閘極堆疊包圍一或多個奈米片通道的整個周界，用於改善對通道電流的控制，例如，對於類似尺寸的鰭式電晶體及奈米片電晶體，具有相對較大的驅動電流。
鑑於奈米片電晶體優於鰭式電晶體，一些現有的記憶體裝置已經在奈米片電晶體配置中配置了相應的記憶體胞元。舉例而言，反熔絲記憶體胞元可包括程式化電晶體及讀取電晶體，所述程式化電晶體及讀取電晶體中的每一者皆被配置為奈米片電晶體。然而，現有反熔絲記憶體胞元的程式化電晶體及讀取電晶體各自的主動平面（例如，傳導通道的一或多個平面）通常共享相同或實質上類似的晶格方向（結晶方向（crystallographic direction）、晶體方向或結晶方向（crystalline direction）），例如>110>晶格方向。當程式化電晶體的主動平面具有>110>晶格方向時，程式化電晶體可提供適當的程式化效能（例如，低擊穿電壓（VBD ）、快速擊穿時間（tBD ）等）。然而，當讀取電晶體的主動平面具有>110>晶格方向時，讀取電晶體的效能可能受到損害。舉例而言，在圖24的威布爾曲線圖（Weibull plot）中（其中，X軸表示tBD ，且Y軸表示概率），在主動平面沿著>110>晶格方向延伸的情況下，讀取電晶體的閘極介電質相較於使主動平面沿著>100>晶格方向延伸時可具有相對較短的tBD ，此通常是不可取的，乃因讀取電晶體被設計為不被擊穿。因此，現有的反熔絲記憶體裝置並不完全令人滿意。
本揭露提供了記憶體胞元的各種實施例。在一些實施例中，所揭露的記憶體胞元包括反熔絲記憶體胞元，所述反熔絲記憶體胞元包括程式化電晶體及一或多個讀取電晶體。程式化電晶體被配置為鰭式電晶體，並且一或多個讀取電晶體各自被配置為奈米片電晶體。鰭式電晶體及一或多個讀取電晶體經由一或多個共享源極/汲極區彼此電性耦合。此外，程式化電晶體的主動平面及一或多個讀取電晶體的主動平面彼此不同。舉例而言，鰭式程式化電晶體的主動平面可被配置為具有>110>晶格方向，並且奈米片讀取電晶體的主動平面可被配置為具有>100>晶格方向。一般而言，當主動平面具有>110>晶格方向時，奈米片電晶體可呈現出顯著擴展的tBD 。因此，在保持程式化電晶體適當的程式化效能的同時，亦可提高讀取電晶體的可靠性。
圖1根據一些實施例示出記憶體胞元100的示例性電路圖。如圖所示，記憶體胞元（或有時稱為記憶體位元胞元、記憶體位元或位元）100包括第一電晶體110及第二電晶體120。第一電晶體110及第二電晶體120中的每一者可包括n型金屬氧化物半導體場效應電晶體（metal-oxide-semiconductor field-effect-transistor，MOSFET）。電晶體110及電晶體120可各自包括另一種類型的MOSFET，例如p型MOSFET。在一些其他實施例中，電晶體110或120中的至少一者可被另一種類型的電子裝置（例如，MOS電容器）代替，同時保持在本揭露的範圍內。第一電晶體110及第二電晶體120彼此串聯電性耦合。舉例而言，第一電晶體的源極110S連接至第二電晶體的汲極120D。
記憶體胞元100可被配置為一次性可程式化（OTP）記憶體胞元，例如反熔絲胞元。應理解，記憶體胞元100可被配置為包括彼此串聯電性耦合的二個電晶體的任何類型的記憶體胞元（例如，反或（NOR）型非揮發性記憶體胞元、動態隨機存取記憶體（dynamic random-access memory，DRAM）胞元、雙電晶體靜態隨機存取記憶體（static random-access memory，SRAM）胞元等）。
當記憶體胞元100被配置為反熔絲胞元時，第一電晶體110可充當程式化電晶體，且第二電晶體120可充當讀取電晶體。因此，第一電晶體的汲極110D是浮動的（例如，不耦合），且第一電晶體的閘極110G耦合至程式化字線（programming word line，WLP）130；而第二電晶體的閘極120G耦合至讀取字線（reading word line，WLR）132，且第二電晶體的源極120S耦合至位元線（bit line，BL）134。
為了程式化記憶體胞元100，藉由經由讀取字線132向閘極120G供應高電壓（例如，對應於邏輯高狀態的正電壓）而導通讀取電晶體120。在讀取電晶體120被導通之前、同時或之後，將足夠高的電壓（例如，擊穿電壓（VBD ））施加至程式化字線130，並且將低電壓（例如，對應於邏輯低狀態的正電壓）施加至位元線134。可將低電壓（施加在位元線134上）傳遞至源極110S，使得源極110S及閘極110G的兩端產生VBD ，從而導致程式化電晶體110的閘極介電質的一部分（例如，源極110S與閘極110G之間的部分閘極介電質）被擊穿。在擊穿程式化電晶體110的閘極介電質之後，互連閘極110G及源極110S的部分的行為相當於電阻性的。舉例而言，此部分可充當電阻器136。在程式化之前（在程式化電晶體110的閘極介電質被擊穿之前），當讀取電晶體120被導通時，在位元線134與程式化字線130之間不存在傳導路徑；而在程式化之後，當讀取電晶體120被導通時，在位元線134與程式化字線130之間存在傳導路徑（例如，經由電阻器136）。
為了讀取記憶體胞元100，類似於程式化，將讀取電晶體120導通，並且將位元線134耦合至對應於邏輯低狀態的電壓。作為響應，正電壓被施加至程式化電晶體的閘極110G。如上所述，若程式化電晶體110的閘極介電質未被擊穿，則在位元線134與程式化字線130之間不存在傳導路徑。因此，相對低的電流自程式化字線130經由電晶體110及120傳導至位元線134。若程式化電晶體110的閘極介電質被擊穿，則在位元線134與程式化字線130之間存在傳導路徑。因此，相對高的電流自程式化字線130經由電晶體110（現在相當於電阻器136）及電晶體120傳導至位元線134。此種低電流及高電流有時可分別被稱為記憶體胞元100的Ioff 及Ion 。耦合至位元線134的電路組件（例如，感測放大器）可將Ioff 與Ion 區分開來（反之亦然），並因此判斷記憶體胞元100呈現出邏輯高（「1」）還是邏輯低（「0」）。舉例而言，當讀取到Ion 時，記憶體胞元100可呈現1；而當讀取到Ioff 時，記憶體胞元100可呈現0。
圖2根據一些實施例示出另一記憶體胞元200的示例性電路圖。除了記憶體胞元200包括附加的讀取電晶體之外，記憶體胞元200類似於圖1所示的記憶體胞元100。如圖所示，記憶體胞元200包括第一電晶體202、第二電晶體204及第三電晶體206。第一電晶體202、第二電晶體204及第三電晶體206中的每一者可包括n型MOSFET。在一些其他實施例中，電晶體202至206中的每一者可包括p型MOSFET，同時保持在本揭露的範圍內。第一電晶體202、第二電晶體204及第三電晶體206彼此串聯電性耦合。舉例而言，第一電晶體的源極202S連接至第二電晶體的汲極204D，且第二電晶體的源極204S連接至第三電晶體的汲極206D。記憶體胞元200可充當反熔絲胞元（如上所述），其中第一電晶體202充當反熔絲胞元的程式化電晶體，且第二電晶體204及第三電晶體206共同充當反熔絲胞元的讀取電晶體。類似於記憶體胞元100，程式化電晶體的汲極202D是浮動的（例如，不耦合），程式化電晶體的閘極202G耦合至WLP 208，且讀取電晶體的閘極204G及206G分別耦合至WLR0 210及WLR1 212，並且讀取電晶體的源極206S耦合至BL 214。記憶體胞元200的操作實質上類似於記憶體胞元100的操作，且因此對其不再予以贅述。
參照圖3，示出了包括鰭式電晶體及奈米片電晶體的示例性記憶體裝置300的立體圖。根據一些實施例，記憶體裝置300可為包括程式化電晶體及讀取電晶體的反熔絲記憶體胞元（例如，記憶體胞元100）的一部分。圖3的立體圖是記憶體裝置300的概述，且因此，在圖3中可能未示出記憶體裝置300的一些特徵。記憶體裝置300的更詳細的特徵將在以下參照圖5至圖22的剖視圖來示出及討論。
記憶體裝置300包括程式化電晶體302及讀取電晶體304。在一些實施例中，程式化電晶體302被配置為鰭式電晶體，並且讀取電晶體被配置為奈米片電晶體。程式化電晶體302及讀取電晶體304可形成在半導體結構（例如，基板）306上（或包括半導體結構的基板306上）。舉例而言，在半導體結構306上方，記憶體裝置300包括第一閘極結構308及第二閘極結構310。彼此平行的第一閘極結構308及第二閘極結構310可沿著第一橫向方向（例如，Y方向）定向及伸長。在第一閘極結構308的各側上，形成有汲極/源極區316及汲極/源極區318。在第二閘極結構310的各側上，形成有汲極/源極區318及汲極/源極區320。第一閘極結構308被形成為跨在鰭式結構312上，所述鰭式結構312在各端耦合至汲極/源極區316及318。第二閘極結構310被形成為圍繞多個奈米片314a、314b、314c及314d，所述多個奈米片在各端耦合至汲極/源極區318及320。在一些實施例中，鰭式結構312及奈米片314a-314d可沿著第二橫向方向（例如，X方向）定向及伸長，所述第二橫向方向與汲極/源極區316至320沿其彼此對齊的方向相同。因此，汲極/源極區316至320、鰭式結構312及奈米片314a-314d可形成在半導體結構306（例如，半導體基板/晶圓）上的相同主動區（有時被稱為「氧化物定義（oxide definition，OD）區」）內。如圖所示，奈米片314a-314d可用寬度（沿Y方向）W1 表徵，並且鰭式結構312可用寬度（沿Y方向）W2 表徵，其中W1 實質上大於W2 。在一些其他實施例中，W1 可等於或實質上類似於W2 。
程式化電晶體302可由閘極結構308（其充當電晶體302的閘極）、鰭式結構312（其充當電晶體302的傳導通道）、汲極/源極區316（其充當電晶體302的汲極）及汲極/源極區318（其充當電晶體302的源極）形成。讀取電晶體304可由閘極結構310（其充當電晶體302的閘極）、奈米片314a-314d（其共同充當電晶體304的傳導通道）、汲極/源極區318（其充當電晶體304的汲極）及汲極/源極區320（其充當電晶體304的源極）形成。程式化電晶體302及讀取電晶體304經由汲極/源極區318彼此串聯電性耦合。
根據本揭露的各種實施例，程式化電晶體302（鰭式結構312）及讀取電晶體304（奈米片314a-314d）各自的傳導通道可用各自不同的晶格方向來表徵。舉例而言，鰭式結構312可具有>110>晶格方向，並且奈米片314a-314d可具有>100>晶格方向。具體而言，程式化電晶體302及讀取電晶體304的傳導通道各自的「主動平面」可用各自不同的晶面來表徵。術語「主動平面」可指相應電晶體沿其傳導所述電晶體的大部分電流的平面。舉例而言，程式化電晶體302可具有沿著鰭式結構312的側壁312a的主動平面，並且讀取電晶體304可具有沿著每個奈米片的頂部邊界及底部邊界（例如，奈米片314a的頂部邊界314a2及底部邊界314a1）的主動平面。在一些實施例中，程式化電晶體302的主動平面（例如，312a）可用{110}晶面（例如，（110）晶面）來表徵，並且讀取電晶體304的主動平面（例如，314a1，314a2）可用{100}晶面（例如，（100）晶面）來表徵。
在下文中，將簡要闡釋結晶學，以便於理解本揭露的實施例。在論及晶體結構時，提及晶格平面或晶格方向是有用的。在用於描述平面或方向的符號中，採用三個整數的集合來表示平面的位置或晶格中向量的方向。用於描述晶格中某一平面的三個整數可如下所述確定。
一開始，某個平面與三個晶軸相交的交點被發現，並被表示為基本向量的整數倍。在此種情況下，平面可在保持其定向不動的同時移動，直至找到平面與晶軸之間的交點。取交點的倒數，獲得具有最小整數比的三個整數h、k及l的集合，同時保持相同的關係。三個整數h、k及l可用圓括號（）來表示。
三個整數h、k及l的集合被稱為密勒指數（Miller index），且用於定義晶格中的平行平面。自結晶學的觀點來看，晶格中的許多平面是等效的。換言之，具有給定密勒指數的某個平面可僅根據選擇單位胞元的位置及定向的方法在晶格中移動。亦即，相對於晶格軸對稱的平面在結晶學方面被稱為等效平面。結晶學上等效的平面用花括號{}而非圓括號（）來表示。舉例而言，晶面{100}包括多個等效晶面：（100）、（010）及（001）。在另一實例中，晶面{110}包括多個等效晶面：（110）、（011）及（101）。
同時，晶格中的方向被表示為三個整數的集合，所述三個整數與具有所述方向的向量的分量具有相同的關係。向量的三個分量被表示為基本向量的乘積，被轉換成最小的整數比，並使用方括號[]來表示。與晶格平面一樣，晶格中的許多方向是等效的，等效的方向用尖括號>>表示。舉例而言，晶格方向>100>包括多個等效的晶格方向：[100]、[010]、[001]、[
Figure 02_image001
00]、[0
Figure 02_image001
0]及[00
Figure 02_image001
]。在另一實例中，晶格方向>110>包括多個等效的晶格方向：[110]、[101]、[011]、[
Figure 02_image001
10]、[1
Figure 02_image001
0]、[
Figure 02_image001
01]、[10
Figure 02_image001
]、[01
Figure 02_image001
]及[0
Figure 02_image001
1]。
自結晶學的以上概述可看出，對於立方晶體（例如，矽），晶面（001）與晶面（110）成直角，此對應於晶格方向[110]。換言之，晶面{100}與晶面{110}成直角，此對應於晶格方向>110>。因此，當沿晶格方向>110>蝕刻具有晶面{100}的基板時，基板的蝕刻部分具有晶面{110}。當沿晶格方向>100>切割具有晶面{111}的基板時，基板的切割部分具有晶面{100}。當沿晶格方向>110>切割具有晶面{111}的基板時，基板的切割部分具有晶面{110}。
再次參照圖3，並且更詳細而言，閘極結構310可包括多個閘極堆疊。每個閘極堆疊可包括一或多種閘極介電質及一或多種閘極金屬（為清楚起見，圖3中未示出）。所述閘極堆疊中的二者被配置成共同包圍一或多個奈米片中的相應一者。舉例而言，閘極結構310包括閘極堆疊311a、311b、311c、311d及311e。閘極堆疊311a-311e可具有與閘極結構310的寬度（沿著Y方向）實質上類似的寬度（沿著Y方向），並且奈米片314a-314d用小於閘極堆疊311a-311e的寬度的寬度W1 （沿著Y方向）表徵。閘極堆疊311a-311e中的每一者可更包括沿著Z方向延伸以與相鄰閘極堆疊接觸的部分。因此，閘極堆疊311a-311e中的兩個相鄰的閘極堆疊可包裹奈米片314a-314d中的相應一者的整個周界。
舉例而言，閘極堆疊311a及311b可共同包圍奈米片314a的至少四個側面，奈米片314a的兩個側面分別耦合至汲極/源極區318及汲極/源極區320；閘極堆疊311b及311c可共同包圍奈米片314b的至少四個側面，奈米片314b的兩個側面分別耦合至汲極/源極區318及汲極/源極區320；閘極堆疊311c及311d可共同包圍奈米片314c的至少四個側面，奈米片314c的兩個側面分別耦合至汲極/源極區318及汲極/源極區320；並且閘極堆疊311d及311e可共同包圍奈米片314d的至少四個側面，奈米片314d的兩個側面分別耦合至汲極/源極區318及汲極/源極區320。
圖4根據本揭露的一或多個實施例示出形成記憶體裝置的方法400的流程圖。方法400可用於形成反熔絲記憶體胞元，所述反熔絲記憶體胞元包括串聯耦合的鰭式程式化電晶體及奈米片讀取電晶體。舉例而言，在方法400中描述的至少一些操作可用於形成記憶體裝置300。應注意，方法400僅為實例，且並非旨在限制本揭露。因此，應理解，可在圖4的方法400之前、期間及之後提供額外的操作，並且在本文中僅簡要描述一些其他操作。
方法400的操作可與沿線A-A’切割的記憶體裝置300的剖視圖相關聯，其相應的製造階段如圖5、圖6、圖7、圖8、圖9、圖10、圖11、圖12、圖13、圖14、圖15、圖16、圖17、圖18、圖19、圖20、圖21及圖22中所示。在一些實施例中，記憶體裝置300可包括在微處理器、另一記憶體裝置及/或其他積體電路（IC）中或者以其他方式耦合至微處理器、另一記憶體裝置及/或其他積體電路（IC）。此外，為了更佳地理解本揭露的概念，簡化了圖5至圖22。儘管圖式示出了記憶體裝置300，但應理解，積體電路可包括例如電感器、電阻器、電容器、電晶體等多個其他裝置，為例示清晰起見，在圖5至圖22中未示出所述多個其他裝置。
首先參照圖4，簡要概述，方法400自操作402開始，在操作402中，提供半導體結構。方法400進行至操作404，在操作404中，形成圖案化罩幕以覆蓋半導體基板的第一區並暴露出半導體結構的第二區。方法400進行至操作406，在操作406中，藉由蝕刻第二區中的半導體結構而形成凹槽。方法400進行至操作408，在操作408中，沈積介電層以覆蓋半導體結構。方法400進行至操作410，在操作410中，蝕刻介電層的一部分以暴露出凹槽的底部邊界。方法400進行至操作412，在操作412中，磊晶生長交替堆疊在凹槽中的多個第一半導體層及第二半導體層。方法400進行至操作414，在操作414中執行拋光製程。方法400進行至操作416，在操作416中，形成虛設閘極堆疊。方法400進行至操作418，在操作418中，在第一區中界定鰭式結構，且在第二區中界定交替奈米片行（alternating-nanosheet column）。方法400進行至操作420，在操作420中，覆蓋鰭式結構。方法400進行至操作422，在操作422中，移除交替奈米片行的第一（犧牲）半導體層的端部。方法400進行至操作424，在操作424中，在交替奈米片行中形成內部間隔件。方法400進行至操作426，在操作426中，形成汲極/源極區。方法400進行至操作428，在操作428中，沈積層間介電（interlayer dielectric，ILD）材料。方法400進行至操作430，在操作430中，移除虛設閘極堆疊。方法400進行至操作432，在操作432中，移除交替奈米片行的第一半導體層。方法400進行至操作434，在操作434中，沈積閘極介電質。方法400進行至操作436，在操作436中沈積閘極金屬。
對應於操作402，圖5為在各種製作階段中的一者處，沿著線A-A’（圖3）切割的包括半導體結構306的記憶體裝置300的剖視圖。半導體結構306包括半導體材料基板，例如矽。在本實施例中，基於上述結晶學的概述，此種矽基板的晶體結構具有在{100}晶面（例如，（100）晶面）中的頂部邊界306a。作為另外一種選擇，半導體結構306可包含其他元素半導體材料，例如鍺。半導體結構306亦可包含化合物半導體，例如碳化矽、砷化鎵、砷化銦及磷化銦。半導體結構306可包含合金半導體，例如矽鍺、矽鍺碳化物、磷化鎵砷及磷化鎵銦。在一個實施例中，半導體結構306包括磊晶層。舉例而言，半導體結構306可具有覆蓋在塊體半導體（bulk semiconductor）上方的磊晶層。此外，半導體結構306可包括絕緣體上半導體（semiconductor-on-insulator，SOI）結構。舉例而言，半導體結構306可包括掩埋氧化物（buried oxide，BOX）層，所述掩埋氧化物藉由例如氧植入隔離（separation by implanted oxygen，SIMOX）等製程或例如晶圓結合及研磨等其他合適技術而形成。
對應於操作404，圖6為在各種製作階段中的一者處，沿著線A-A’（圖3）切割的記憶體裝置300的剖視圖，記憶體裝置300包括圖案化罩幕位於半導體結構306的頂部邊界306a上。圖案化罩幕覆蓋第一區321a，並且包括暴露出半導體結構306的第二區321b的開口。在實施例中，第一區321a是為被配置為n型電晶體的一或多個程式化電晶體（例如，圖3所示的302）界定的半導體結構306的區域，且第二區321b是為亦被配置為n型電晶體的一或多個讀取電晶體（例如，圖3所示的301）界定的半導體結構306的區域。應理解，半導體裝置300可作為另一選擇在區321a-321b中具有p型電晶體形式。
圖案化罩幕可為軟罩幕（例如，圖案化光阻層）或者硬罩幕（例如，介電材料層）或其組合。在一個實施例中，圖案化罩幕包括設置在區321a上的硬罩幕322及藉由微影製程形成在硬罩幕322上的圖案化光阻層323。蝕刻硬罩幕322以將開口自圖案化光阻層323轉移至硬罩幕322。舉例而言，硬罩幕322包括氧化矽、氮化矽、氮氧化矽、碳化矽、碳化矽氮化物（silicon carbide nitride）、碳化矽氮氧化物（silicon carbide oxynitride）、其他半導體材料及/或其他介電材料。在實施例中，硬罩幕322的厚度介於約1奈米至約40奈米的範圍內。硬罩幕322可藉由熱氧化、化學氣相沈積（chemical vapor deposition，CVD）、原子層沈積（atomic layer deposition，ALD）或任何其他合適的方法形成。示例性光微影製程可包括形成光阻層、藉由微影曝光製程曝光光阻、執行曝光後烘烤製程以及使光阻層顯影以形成圖案化光阻層。微影製程可作為另一選擇由例如電子束寫入、離子束寫入、無罩幕圖案化或分子印刷等其他技術替代。在一些實施例中，圖案化光阻層323可直接用作後續蝕刻製程的蝕刻罩幕。在圖案化硬罩幕322之後，可藉由合適的製程（例如，濕式剝離或電漿灰化）移除圖案化光阻層323。
對應於操作406，圖7為在各種製作階段中的一者處，沿著線A-A’（圖3）切割的記憶體裝置300的剖視圖，其中蝕刻半導體結構306以形成凹槽324。蝕刻第二區321b中的半導體結構306以形成凹槽324。蝕刻製程被設計成使用硬罩幕322作為蝕刻罩幕來選擇性地移除第二區321b中的半導體結構306。蝕刻製程可繼續進行，以確保半導體結構306的邊界325暴露在凹槽324中。亦暴露出第一區321a中的半導體結構306的側壁326，藉此界定凹槽324的邊緣。蝕刻製程可包括乾式蝕刻、濕式蝕刻或其組合。圖案化罩幕322保護第一區321a內的半導體結構306免受蝕刻。在各種實例中，蝕刻製程可包括使用合適的蝕刻劑（例如含氟蝕刻氣體或含氯蝕刻氣體（例如Cl2 、CCl2 F2 、CF4 、SF6 、NF3 、CH2 F2 ）或其他合適的蝕刻氣體）進行的乾式蝕刻。在一些其他實例中，蝕刻製程可包括使用合適的蝕刻劑進行的濕式蝕刻，所述合適的蝕刻劑例如為氫氟酸（HF）系溶液、硫酸（H2 SO4 ）系溶液、鹽酸（HCl）系溶液、氫氧化銨（NH4 OH）系溶液、其他合適的蝕刻溶液或其組合。蝕刻製程可包括多於一個步驟。
對應於操作408，圖8為在各種製作階段中的一者處，沿著線A-A’（圖3）切割的包括介電層327的記憶體裝置300的剖視圖。介電層327可共形地覆蓋區321a-321b兩者中的記憶體裝置300。介電層327被沈積為毯覆層。在實施例中，介電層327的厚度介於約1奈米至約40奈米的範圍內。介電層327可包括半導體氧化物、半導體氮化物、半導體氮氧化物、半導體碳化物氮化物、半導體碳化物氮氧化物及金屬氧化物（例如，氧化鉿、氧化鋯及氧化鋁）、其他介電質及/或其他合適的材料。介電層327可被選擇為具有與硬罩幕322不同的蝕刻選擇性。在實例中，硬罩幕322包含氧化矽，且介電層327包含氮化矽。在另一實例中，硬罩幕322包含氮氧化矽，且介電層327包含氧化鋁。在又一實例中，硬罩幕322包含碳化矽氧氮化物，且介電層327包含氧化鋯。介電層327可藉由任何合適的製程沈積在半導體結構306的硬罩幕322、側壁326及邊界325上方，所述合適的製程包括原子層沈積（ALD）、化學氣相沈積（CVD）、電漿增強化學氣相沈積（plasma-enhanced CVD，PECVD）或其他合適的沈積技術。可使用共形沈積技術。
對應於操作410，圖9為在各種製作階段中的一者處，沿著線A-A’（圖3）切割的記憶體裝置300的剖視圖，其中移除了介電層327的一或多個部分。在一些實施例中，移除了沈積在記憶體裝置300的水平邊界上的部分介電層327（例如，覆蓋硬罩幕322的部分介電層327、覆蓋邊界308的部分），而第一區321a中的半導體結構306的側壁326仍被介電層327的剩餘部分所覆蓋。
為了執行移除，可執行非等向性蝕刻（例如，乾式蝕刻或電漿蝕刻），以回蝕並移除沈積在硬罩幕322的水平表面及半導體結構306的邊界308上的該些部分介電層327。如此一來，僅保留沈積在側壁326上的該些部分介電層327。由於每個特徵的不同蝕刻靈敏度，部分介電層327在不蝕刻（或不顯著蝕刻）硬罩幕322的情況下被選擇性地蝕刻。可調整例如以下各種蝕刻參數來蝕刻介電層327：蝕刻劑組成物、蝕刻溫度、蝕刻溶液濃度、蝕刻時間、蝕刻壓力、源功率、射頻偏置電壓、射頻偏置功率、蝕刻劑流速、其他合適的蝕刻參數或其組合。在一些實施例中，在非等向性蝕刻之後，硬罩幕322的厚度減小約5%至15%，例如自約40奈米的厚度減小至約35奈米。由於非等向性蝕刻，沈積在側壁326上的介電層327亦可能遭受一些材料損失。在一些實施例中，介電層327的厚度減少約8%至20%，例如自約40奈米的厚度減小至約35奈米。
對應於操作412，圖10為在各種製作階段中的一者處，沿線A-A’（圖3）切割的記憶體裝置300的剖視圖，所述記憶體裝置300包括多個第一半導體層328（例如，328a、328b、328c及328d）及多個第二半導體層330（例如，330a、330b、330c及330d）。在一些實施例中，第一半導體層328a-328d及第二半導體層330a-330d在凹槽324（圖9）中交替地彼此疊置（例如，沿著Z方向）以形成堆疊。舉例而言，一個第二半導體層330a設置在一個第一半導體層328a上方，然後另一個第一半導體層328b設置在第二半導體層330a上方，依此類推。
在各種實施例中，堆疊可包括任意數量的交替設置的半導體層328及330。半導體層328及330可具有不同的厚度。半導體層328的各層之間可具有不同的厚度。半導體層330的各層之間可具有不同的厚度。半導體層328及330中的每一者的厚度可介於幾奈米至幾十奈米的範圍內。堆疊的第一層可較其他半導體層328及330厚。舉例而言，層328a可較其他層328b-328d及330a-330d厚。在實施例中，第一半導體層328a-328d中的每一者具有介於約5奈米至約20奈米範圍內的厚度，並且第二半導體層330a-d中的每一者具有介於約5奈米至約20奈米範圍內的厚度。
兩個半導體層328及330具有不同的組成物。在各種實施例中，兩個半導體層328及330具有在所述層之間提供不同氧化速率及/或不同蝕刻選擇性的組成物。在實施例中，半導體層328包含矽鍺（Si1-x Gex ），並且半導體層330包含矽（Si）。在實施例中，半導體層330中的每一者為可未經摻雜或者實質上不含摻雜劑（即，具有約0 cm-3 至約1×1017 cm-3 的外來摻雜劑濃度）的矽，其中舉例而言，當形成層328（例如，矽層）時，不執行有意摻雜。作為另一選擇，半導體層330可被有意摻雜。舉例而言，半導體層330中的每一者可為矽，其被摻雜有用於形成p型通道的p型摻雜劑（例如，硼（B）、鋁（Al）、銦（In）及鎵（Ga））、或用於形成n型通道的n型摻雜劑（例如，磷（P）、砷（As）、銻（Sb））。在一些實施例中，每個半導體層328為以莫耳比計包含少於50% Ge的Si1-x Gex （x>0.5）。舉例而言，Ge可以莫耳比計包含約15%至35%的Si1-x Gex 半導體層328。此外，半導體層328可在其之間包含不同的組成物，並且半導體層330可在其之間包含不同的組成物。
在各種實施例中，半導體層328及330中的任一者可包含其他材料，例如化合物半導體（例如，碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦）、合金半導體（例如，GaAsP、AlInAs、AlGaAs、InGaAs、GaInP及/或GaInAsP）、或其組合。可基於提供不同的氧化速率及/或蝕刻選擇性來選擇半導體層328及330的材料。如上所述，半導體層328及330可為經摻雜的或未經摻雜的。
在各種實施例中，半導體層328及330在第二區321b中自半導體結構306的邊界308磊晶生長。舉例而言，可藉由分子束磊晶（molecular beam epitaxy，MBE）製程、例如金屬有機化學氣相沈積（metal organic CVD，MOCVD）製程等化學氣相沈積（CVD）製程及/或其他合適的磊晶生長製程來生長半導體層328及330中的每一者。在磊晶生長期間，半導體結構306的晶體結構向上延伸（例如，沿著Z方向），從而使得半導體層328及330具有與半導體結構306相同的晶體定向。
在第一區321a中，硬罩幕322充當半導體結構306的頂部邊界306a上的頂蓋層（capping layer），藉此阻止在第一區321a中發生磊晶生長。而在第二區321b中，介電層327覆蓋側壁326，藉此阻止自側壁326開始磊晶生長，使得磊晶生長不會在自側壁326至第二區321b中的橫向方向上發生。因此，在一些實施例中，半導體層328及330的磊晶生長被限制在凹槽324中（圖9）。
在本揭露的各種實施例中，半導體結構306的晶體結構具有在{100}晶面中的頂部邊界306a。因此，磊晶生長的半導體層328及330各自具有在同一{100}晶面中的各自的頂部/底部邊界。在一些其他實施例中，半導體結構306可具有在不同於{100}晶面的晶面中的一者中（例如，在{110}晶面中）的頂部邊界。因此，磊晶生長的半導體層328及330保持相同的晶體結構，並且在各自的頂部/底部邊界中表現出相同的{110}晶面。
對應於操作414，圖11為在各種製作階段中的一者處，沿著線A-A’（圖3）切割的記憶體裝置300的剖視圖，其中執行了拋光製程。拋光製程（例如，化學機械拋光（chemical mechanical polishing，CMP）製程）被配置為在磊晶生長半導體層328及330之後，平坦化半導體結構306的頂部邊界。再次參照圖10，在操作414處，硬罩幕322可充當化學機械拋光終止層。操作414亦可移除硬罩幕層322。因此，第一區321a中的半導體結構306再次被暴露以形成半導體結構306的頂部邊界的一部分。
對應於操作416，圖12為在各種製作階段中的一者處，沿著線A-A’（圖3）切割的記憶體裝置300的剖視圖，所述記憶體裝置300包括第一虛設閘極堆疊332a及第二虛設閘極堆疊332b。虛設閘極堆疊332a-332b中的每一者包括虛設閘極及硬罩幕。例如在圖12中，第一虛設閘極堆疊332a包括在第一區321a中的半導體結構306上方形成的虛設閘極333a、以及在虛設閘極333a上方形成的硬罩幕334a；且第二虛設閘極堆疊332b包括在第二區321b中的半導體層330d上方形成的虛設閘極333b、以及在虛設閘極333b上方形成的硬罩幕334b。
在一些實施例中，虛設閘極堆疊332a可形成在第一區321a中的半導體結構306的側壁上方及周圍，且虛設閘極堆疊332b可形成在第二區321b中的半導體層328及330的側壁上方及周圍。可藉由分別在第一區321a中的半導體結構306的上方及周圍及第二區321b中的半導體層328及330的上方及周圍沈積非晶矽（a-Si）來形成虛設閘極333a及333b。然後將非晶矽平坦化至期望的水準。在平坦化的非晶矽上方沈積硬罩幕（圖中未示出），並將所述硬罩幕圖案化以形成硬罩幕334a及334b。硬罩幕334a及334b可由氮化物或氧化物層形成。對非晶矽施加蝕刻製程（例如，反應離子蝕刻（reactive-ion etching，RIE）製程）以形成虛設閘極堆疊332a及332b。
如圖12所示，在形成虛設閘極堆疊332a及332b之後，可形成偏移閘極間隔件（offset gate spacer）335a及335b，以使其沿著虛設閘極堆疊332a及332b各自的側壁延伸。偏移閘極間隔件335a-b可使用間隔件下拉形成製程（spacer pull down formation process）來形成。偏移閘極間隔件335a-335b亦可藉由共形沈積介電材料（例如，氧化矽、氮化矽、氮氧化矽、SiBCN、SiOCN、SiOC或該些材料的任何合適組合）、隨後進行定向蝕刻（例如，RIE）來形成。
對應於操作418，圖13為在各種製作階段中的一者處，沿著線A-A’（圖3）切割的記憶體裝置300的剖視圖，所述記憶體裝置300包括鰭式結構312（圖3所示）及交替奈米片行338。鰭式結構312及交替奈米片行338兩者皆被形成為自半導體結構306的剩餘部分突出。具體而言，鰭式結構312為自半導體結構306延伸的整體連續結構。鰭式結構312可沿著橫向方向（例如，X方向）伸長。交替奈米片行338包括奈米片314a-314d（圖3所示）及與奈米片314a-314d交錯的奈米片339a、339b、339c及339d的堆疊。在形成鰭式結構312及交替奈米片行338時，虛設閘極堆疊332a-332b連同相應的偏移閘極間隔件335a-335b可用作罩幕來界定鰭式結構312及交替奈米片行333的覆蓋區，並且可分別對第一區321a中的半導體結構306及第二區321b中的半導體層328及330（由虛線包圍）施加一或多個蝕刻製程，以形成鰭式結構312及交替奈米片行338。因此，奈米片339a、314a、339b、314b、339c、314c、339d及314d可分別為半導體層328a、330a、328b、330b、328c、330c、328d及330d的剩餘部分。
一或多個蝕刻製程可包括一或多個乾式蝕刻製程、濕式蝕刻製程及其他合適的蝕刻技術。舉例而言，乾式蝕刻製程可實施含氧氣體、含氟氣體（例如，CF4、SF6、CH2F2、CHF3及/或C2F6）、含氯氣體（例如，Cl2、CHCl3、CCl4及/或BCl3）、含溴氣體（例如，HBr及/或CHBR3）、含碘氣體、其他合適的氣體及/或電漿、及/或其組合。舉例而言，濕式蝕刻製程可包括在稀釋的氫氟酸（DHF）、氫氧化鉀（KOH）溶液、氨、含有氫氟酸（HF）、硝酸（HNO3）及/或乙酸（CH3COOH）的溶液或其他合適的濕式蝕刻劑中進行蝕刻。
在一些實施例中，虛設閘極堆疊332a的定向可被設置成使得經蝕刻的鰭式結構312的頂部邊界312b具有{100}晶面，並且經蝕刻的鰭式結構312的側壁312a（圖3中示出）各自具有{110}晶面。在半導體結構306（例如，Si晶圓）的晶體結構具有在{100}晶面中的頂部邊界的上述實例中，半導體結構306可在{110}晶面中具有平坦區域，如所製造的那樣。虛設閘極堆疊332a的定向可平行於或垂直於平坦區域。因此，藉由一或多個蝕刻製程（例如，非等向性蝕刻製程），鰭式結構312的每個側壁312a可用與平坦區域相同的{110}晶面來表徵。基於結晶學的以上概述，鰭式結構312有時可被稱為具有>110>晶格方向，其包括晶格方向：[110]、[101]、[011]、[
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10]、[1
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01]、[10
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]及[0
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1]。如上所述，磊晶生長的半導體層328及330各自的頂部/底部邊界各自具有相同的{100}晶面。在蝕刻製程之後，奈米片314a-314d（例如，圖3中的314a1及314a2）及339a-339d各自的頂部/底部邊界可繼承相同的{100}晶面。奈米片314a-314d有時可被稱為具有>100>晶格方向，其包括晶格方向：[100]、[010]、[001]、[
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00]、[0
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0]或[00
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]。
對應於操作420，圖14為在各種製作階段中的一者處，沿著線A-A’（圖3）切割的記憶體裝置300的剖視圖，其中鰭式結構312被阻擋罩幕340覆蓋。在一些實施例中，形成阻擋罩幕340以覆蓋在第一區321a中的鰭式結構312上方，同時使第二區321b中的交替奈米片行338保持暴露。阻擋罩幕340可被形成為具有足夠大的厚度（或高度），使得鰭式結構312的側壁312a被完全覆蓋。形成阻擋罩幕340可容許僅對交替奈米片行338執行將在以下進行論述的一或多個製程。阻擋罩幕340包括對能夠蝕刻SiGe的蝕刻劑相對耐受的材料，例如，氧化矽、氮化矽、氮氧化矽、SiBCN、SiOCN、SiOC或該些材料的任何合適的組合。
對應於操作422，圖15為在各種製作階段中的一者處，沿著線A-A’（圖3）切割的記憶體裝置300的剖視圖，其中移除了奈米片339a-339d（圖14）中的每一者各自的端部。在移除交替奈米片行338中的奈米片339a-339d各自的端部期間，鰭式結構312被阻擋罩幕340覆蓋。因此，鰭式結構312可保持完整。剩餘的奈米片339a’、339b’、339c’及339d’可隨後被多個閘極堆疊替代。因此，對於交替奈米片行338，剩餘的奈米片339a’-339d’可在本文中被稱為犧牲奈米片339a’-339d’。
在本揭露的一些實施例中，可使用第一應用（所謂的「拉回（pull-back）」製程）來移除奈米片339a-339d的端部，以將奈米片339a-339d拉回到一初始拉回距離，使得犧牲奈米片339a’-339d’的各端終止於偏移閘極間隔件335b的下方（例如，與其對齊）。儘管在圖15所示的實施例中，犧牲奈米片339a’-339d’中的每一者的各端大致與偏移閘極間隔件335b的側壁對齊，但應理解，可任意增加或減少拉回距離（即，犧牲奈米片339a’-339d’中的每一者被蝕刻或拉回的程度）。根據本揭露的各種實施例，奈米片314a-314d包含Si，且奈米片339a-339d包含Si1-x Gex 。因此，拉回製程可包括氯化氫（HCl）氣體等向性蝕刻製程，所述製程蝕刻SiGe而不侵蝕Si。
對應於操作424，圖16為在各種製作階段中的一者處，沿著線A-A’（圖3）切割的記憶體裝置300的剖視圖，所述記憶體裝置300包括內部間隔件342、344、346及348。在內部間隔件342至348的形成期間，鰭式結構312仍然被阻擋罩幕340覆蓋。因此，只有交替奈米片行338具有沿著犧牲奈米片339a’-339d’各自的側壁設置的內部間隔件342至348。在一些實施例中，內部間隔件342至348可藉由化學氣相沈積（CVD）或者藉由氮化物的單層摻雜（monolayer doping，MLD）、然後進行間隔件RIE而共形地形成。在一些其他實施例中，可使用例如共形沈積製程及隨後的等向性或非等向性回蝕來沈積內部間隔件342至348，以移除位於交替奈米片行338的垂直側壁上及半導體結構306的表面上的多餘間隔件材料。內部間隔件342至348的材料可由與偏移閘極間隔件335a-b相同或不同的材料（例如，氮化矽）形成。舉例而言，內部間隔件342至348可由氮化矽、矽硼碳氮化物、矽碳氮化物、矽碳氮氧化物或適合於發揮形成電晶體的絕緣閘極側壁間隔件作用的任何其他類型的介電材料（例如，介電常數k小於約5的介電材料）形成。
對應於操作426，圖17為在各種製作階段中的一者處，沿著線A-A’（圖3）切割的記憶體裝置300的剖視圖，所述記憶體裝置300包括汲極/源極區316、318及320（圖3中示出）。可在移除阻擋罩幕340（圖16所示）之後，形成汲極/源極區316至320。在一些實施例中，可使用磊晶層生長製程在鰭式結構312的一個暴露端（例如，鰭式結構312的左手側）上形成汲極/源極區316。可使用相同的磊晶層生長製程在鰭式結構312的另一暴露端（例如，鰭式結構312的右手側）及奈米片314a-314d中的每一者的一個暴露端（例如，交替奈米片行338的左手側）上形成汲極/源極區318。使用相同的磊晶層生長製程在奈米片314a-314d中的每一者的另一暴露端（例如，交替奈米片行338的右手側）上形成汲極/源極區320。在一些實施例中，汲極/源極區318的底部邊界可完全與半導體結構306接觸（例如，在汲極/源極區318與半導體結構306之間未形成附加特徵）。
根據一些實施例，汲極/源極區316及汲極/源極區318電性耦合至鰭式結構312；並且汲極/源極區318及汲極/源極區320電性耦合至奈米片314a-314d。鰭式結構312可充當程式化電晶體302的傳導通道；並且奈米片314a-314d可共同充當讀取電晶體304的傳導通道。此外，程式化電晶體302可經由汲極/源極區318與讀取電晶體304串聯電性耦合。
可施加原位摻雜法（in-situ doping，ISD）來形成經摻雜的汲極/源極區316至320，藉此為程式化電晶體302及讀取電晶體304創建必要的接面（junction）。藉由向裝置的選定區（例如，汲極/源極區316至320）植入不同類型的摻雜劑來形成N型及P型場效應電晶體，以形成必要的接面。N型裝置可藉由植入砷（As）或磷（P）來形成，且p型裝置可藉由植入硼（B）來形成。
對應於操作428，圖18為在各種製作階段中的一者處，沿著線A-A’（圖3）切割的記憶體裝置300的剖視圖，所述記憶體裝置300包含層間介電（ILD）材料350。ILD材料350可藉由沈積塊狀氧化物材料（例如，二氧化矽）並將塊狀氧化物拋光回（例如，使用化學機械拋光）至偏移閘極間隔件335a-b及硬罩幕334a-b的水平來形成。
對應於操作430，圖19為在各種製作階段中的一者處，沿著線A-A’（圖3）切割的記憶體裝置300的剖視圖，其中移除了虛設閘極堆疊332a-b（圖18）。在形成保護性ILD材料350之後，移除圖18所示的虛設閘極堆疊332a（包括虛設閘極333a及硬罩幕334a）及332b（包括虛設閘極333b及硬罩幕334b）。可藉由已知的蝕刻製程（例如，RIE或化學氧化物移除（chemical oxide removal，COR））來移除虛設閘極堆疊332a-332b。
在移除虛設閘極堆疊332a之後，可暴露出鰭式結構312的頂部邊界。儘管在圖19的剖視圖中未示出，但應理解，除了頂部邊界之外，鰭式結構312的各側壁312a亦可被暴露出。類似地，在移除虛設閘極堆疊332b之後，可暴露出交替奈米片行338的頂部邊界。具體而言，可暴露出奈米片314d的頂部邊界314d2。儘管在圖19的剖視圖中未示出，但應理解，除了頂部邊界之外，交替奈米片行338的側壁（例如，奈米片314a-314d各自的側壁）亦可被暴露出。
對應於操作432，圖20為在各種製作階段中的一者處，沿著線A-A’（圖3）切割的記憶體裝置300的剖視圖，其中移除了交替奈米片行338（圖19所示）的犧牲奈米片339a’-339d’。可藉由施加選擇性蝕刻（例如，鹽酸（HCl））來移除犧牲奈米片339a’-339d’。在移除犧牲奈米片339a’-d’之後，可暴露出奈米片314a-314d各自的底部邊界（314a1、314b1、314c1及314d1）及奈米片314a-314c各自的頂部邊界（314a2、314b2及314c2）。
如上所述，鰭式結構312可充當程式化電晶體302的傳導通道以傳導流過其中的電流，並且奈米片314a-314d可共同充當讀取電晶體304的傳導通道以傳導流過其中的電流。此外，程式化電晶體302的傳導通道的主動平面可包括側壁312a，並且讀取電晶體304的傳導通道的主動平面可包括奈米片314a-314d各自的頂部邊界314a2、314b2、314c2及314d2、以及奈米片314a-314d各自的底部邊界314a1、314b1、314c1及314d1。藉由使用在本文中揭露的製作方法，程式化電晶體302可用具有{110}晶面的主動平面來表徵，並且讀取電晶體304可用具有{100}晶面的主動平面來表徵。因此，可同時達到程式化電晶體302的恰當程式化效能及讀取電晶體304改善的可靠性。
對應於操作434，圖21為在各種製作階段中的一者處，沿著線A-A’（圖3）切割的記憶體裝置300的剖視圖，所述記憶體裝置300包括閘極介電質354a及354b。如圖所示，閘極介電質354a與鰭式結構312直接接觸；且閘極介電質354b包圍奈米片314a-314d中的每一者。儘管在圖21的剖視圖中未示出，但應理解，閘極介電質354a被形成為跨在鰭式結構312的頂部邊界及側壁312a上，並且閘極介電質354b被形成為包圍奈米片314a-314d中的每一者（例如，垂直於Y方向的頂部/底部邊界及側壁）。閘極介電質354a及354b可由不同的高介電常數介電材料或相同的高介電常數介電材料形成。閘極介電質354a及354b可包括多種高介電常數介電材料的堆疊。閘極介電質354a及354b可同時或分別使用任何合適的方法（包括例如原子層沈積（ALD））進行沈積。在一些實施例中，閘極介電質354a及354b可視情況包括實質上薄的氧化物（例如，SiOx ）層。
對應於操作436，圖22為在各種製作階段中的一者處，沿著線A-A’（圖3）切割的記憶體裝置300的剖視圖，所述記憶體裝置包括閘極金屬356a及356b。在一些實施例中，閘極金屬356a可跨在鰭式結構312的頂部邊界及側壁312a上，且在其之間設置有閘極介電質354a。閘極金屬356b可包圍奈米片314a-314d中的每一者，且在其之間設置有閘極介電質354b。在一些實施例中，閘極結構308（圖3）包括閘極金屬356a、相應的閘極介電質354a及偏移閘極間隔件335a；並且閘極結構310（圖3）包括閘極金屬356b、相應的閘極介電質354b及偏移閘極間隔件335b。閘極金屬356a-356b可由不同的金屬材料或相同的金屬材料形成。閘極金屬356a-356b可各自包括多種金屬材料的堆疊。應理解，閘極金屬356a-356b可各自包含任何其他類型的導體材料，同時保持在本揭露的範圍內。閘極金屬356a-356b可使用任何合適的方法（包括例如CVD）進行沈積。
儘管閘極金屬356a-356b各自在圖22中被示出為二維結構，但應理解，閘極金屬356a-356b各自被形成為三維結構。具體而言，閘極金屬356a-356b可各自包括沿Z方向彼此間隔開的多個閘極金屬部分。每個閘極金屬部分不僅可沿著水平平面（例如，由X方向及Y方向擴展的平面）延伸，而且亦可沿著垂直方向（例如，Z方向）延伸。因此，兩個相鄰的閘極金屬部分可鄰接在一起，以包圍相應的奈米片，且在其之間設置有閘極介電質。
舉例而言，在圖22中，閘極金屬356b可包括多個閘極金屬部分。兩個相鄰的閘極金屬部分可鄰接在一起以包圍奈米片314a-314d中的一者，且在其之間設置有閘極介電質354b的一部分。在一些實施例中，至少部分地包圍一個Si奈米片的此種閘極金屬部分以及閘極介電質的相應部分可統稱為閘極堆疊。閘極堆疊可操作地與所包圍的Si奈米片相關聯（例如，藉此調製在奈米片中傳導的電流）。閘極堆疊有時可被稱為環繞式閘極堆疊。
圖23示出另一示例性記憶體裝置500的剖視圖。根據一些實施例，記憶體裝置500可為包括程式化電晶體及多個讀取電晶體的反熔絲記憶體胞元（例如，記憶體胞元200）的一部分。除了記憶體裝置500包括額外的讀取電晶體之外，記憶體裝置500實質上類似於記憶體裝置300。因此，以下論述將集中在記憶體裝置300與500之間的差異上。
如圖所示，記憶體裝置500包括形成在基板508上的程式化電晶體502、第一讀取電晶體504及第二讀取電晶體506。程式化電晶體502被形成為鰭式電晶體，並且讀取電晶體504及506各自被形成為奈米片電晶體。舉例而言，程式化電晶體502包括：自基板508延伸的鰭式結構509、跨在鰭式結構509上的閘極結構510、形成在鰭式結構509的相應側上的汲極/源極區512及514；讀取電晶體504包括：多個彼此垂直間隔開的奈米片516、包圍奈米片516中的每一者的閘極結構518、形成在奈米片516的相應側上的汲極/源極區514及520；並且讀取電晶體506包括：多個彼此垂直間隔開的奈米片522、包圍奈米片522中的每一者的閘極結構524、形成在奈米片522的相應側上的汲極/源極區520及526。讀取電晶體504可更包括多個內部間隔件517，所述多個內部間隔件517設置在閘極結構518的一部分與汲極/源極區514之間、以及閘極結構518的所述部分與汲極/源極區520之間。讀取電晶體506可更包括多個內部間隔件523，所述多個內部間隔件523設置在閘極結構524的一部分與汲極/源極區520之間、以及閘極結構524的所述部分與汲極/源極區526之間。電晶體502至506可至少部分地嵌入在ILD材料530中。
在一些實施例中，程式化電晶體502的鰭式結構509可具有第一晶格方向，並且讀取電晶體504及506各自的奈米片516及522可具有第二不同的晶格方向。舉例而言，鰭式結構509具有{110}晶格方向，且奈米片516及522具有{100}晶格方向。具體而言，鰭式結構509的側壁508a可用{110}晶面表徵，奈米片516中的每一者的頂部邊界及底部邊界（例如，516a、516b）可用{100}晶面表徵，並且奈米片522中的每一者的頂部邊界及底部邊界（例如，522a、522b）可用相同的{100}晶面表徵。
在本揭露的一個態樣中，揭露了一種半導體裝置。所述半導體裝置包括形成於基板上的鰭式結構。所述半導體裝置包括形成於所述基板上的多個第一奈米片，所述多個第一奈米片彼此垂直間隔開。所述半導體裝置包括：第一源極/汲極（S/D）區，電性耦合至所述鰭式結構的第一端。所述半導體裝置包括：第二源極/汲極區，電性耦合至所述鰭式結構的第二端及所述多個第一奈米片的第一端兩者。所述半導體裝置包括：第三源極/汲極區，電性耦合至所述多個第一奈米片的第二端。所述鰭式結構具有第一晶格方向，並且所述多個第一奈米片具有不同於所述第一晶格方向的第二晶格方向。
在本揭露的另一態樣中，揭露了一種半導體裝置。所述半導體裝置包括形成於基板上的鰭式結構。所述鰭式結構沿著第一方向延伸。所述半導體裝置包括設置在所述基板上的一或多個第一奈米片。所述一或多個第一奈米片中的每一者沿著垂直於所述第一方向的第二方向彼此間隔開。所述半導體裝置包括：第一源極/汲極（S/D）區，沿著所述第一方向設置在所述鰭式結構與所述一或多個第一奈米片之間。所述鰭式結構的側壁各自具有沿著第三方向的第一晶面方向，所述第三方向垂直於所述第一方向及所述第二方向，並且所述第一奈米片中的每一者的頂部邊界及底部邊界具有第二不同的晶面方向。
在本揭露的又一態樣中，揭露了一種製作半導體裝置的方法。所述方法包括形成自基板的頂部邊界延伸的鰭式結構，其中所述鰭式結構由第一半導體材料製成。所述方法包括形成自所述基板的所述頂部邊界突出的奈米片式結構。所述奈米片式結構包括由第二半導體材料製成的一或多個第一奈米片、以及由所述第一半導體材料製成的一或多個第二奈米片，所述一或多個第一奈米片及所述一或多個第二奈米片相對於彼此交替設置。所述方法包括磊晶生長第一源極/汲極（S/D）區、第二源極/汲極區及第三源極/汲極區。所述第一源極/汲極區設置在所述鰭式結構與所述奈米片式結構之間，所述第二源極/汲極區與所述第一源極/汲極區相對所述鰭式結構設置，並且所述第三源極/汲極區與所述第一源極/汲極區相對所述奈米片式結構設置。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各個態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，該些等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對其作出各種改變、代替及變更。
100:記憶體胞元 110:第一電晶體 110D:第一電晶體的汲極 110G:第一電晶體的閘極 110S:第一電晶體的源極 120:第二電晶體 120D:第二電晶體的汲極 120G:第二電晶體的閘極 120S:第二電晶體的源極 130:程式化字線（WLP） 132:讀取字線（WLR） 134:位元線（BL） 136:電阻器 200:記憶體胞元 202:第一電晶體 202D:第一電晶體的汲極 202G:程式化電晶體的閘極 202S:第一電晶體的源極 204:第二電晶體 204D:第二電晶體的汲極 204G:讀取電晶體的閘極 204S:第二電晶體的源極 206:第三電晶體 206D:第三電晶體的汲極 206G:讀取電晶體的閘極 206S:讀取電晶體的源極 208:程式化字線（WLP） 210:WLR0 212:WLR1 214:位元線（BL） 300:記憶體裝置 302:程式化電晶體 304:讀取電晶體 306:半導體結構 306a:頂部邊界 308:第一閘極結構 310:第二閘極結構 311a、311b、311c、311d、311e:閘極堆疊 312:鰭式結構 312a、508a:鰭式結構的側壁 312b:鰭式結構的頂部邊界 314a、314b、314c、314d:奈米片 314a1、314b1、314c1、314d1:奈米片的底部邊界 314a2、314b2、314c2、314d2:奈米片的頂部邊界 316:汲極/源極區 318:汲極/源極區 320:汲極/源極區 321a:第一區 321b:第二區 322:硬罩幕 323:圖案化光阻層 324:凹槽 325:半導體結構的邊界 326:半導體結構的側壁 327:介電層 328a、328b、328c、328d:第一半導體層 330a、330b、330c、330d:第二半導體層 332a:第一虛設閘極堆疊 332b:第二虛設閘極堆疊 333a、333b:虛設閘極 334a、334b:硬罩幕 335a、335b:偏移閘極間隔件 338:交替奈米片行 339a、339b、339c、339d:奈米片 339a’、339b’、339c’、339d’:犧牲奈米片 340:阻擋罩幕 342、344、346、348:內部間隔件 350:層間介電（ILD）材料 354a、354b:閘極介電質 356a、356b:閘極金屬 400:方法 402、404、406、408、410、412、414、416、418、420、422、424、426、428、430、432、434、436:操作 500:記憶體裝置 502:程式化電晶體 504:第一讀取電晶體 506:第二讀取電晶體 508:基板 508a:鰭式結構的側壁 509:鰭式結構 510:閘極結構 512、514:汲極/源極區 516:奈米片 516a:頂部邊界 516b:底部邊界 517:內部間隔件 518:閘極結構 520:汲極/源極區 522:奈米片 522a:頂部邊界 522b:底部邊界 523:內部間隔件 524:閘極結構 526:汲極/源極區 530:ILD材料 A-A’:線 W1 、W2 :寬度 X、Y、Z:方向軸
結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各個態樣。應注意，根據本產業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1根據一些實施例示出記憶體胞元的示例性電路圖。
圖2根據一些實施例示出另一記憶體胞元的示例性電路圖。
圖3根據一些實施例示出記憶體裝置的立體圖。
圖4根據一些實施例示出製作記憶體裝置的示例性方法的流程圖。
圖5、圖6、圖7、圖8、圖9、圖10、圖11、圖12、圖13、圖14、圖15、圖16、圖17、圖18、圖19、圖20、圖21及圖22根據一些實施例示出在各種製作階段中由圖4的方法製成的記憶體裝置的剖視圖。
圖23根據一些實施例示出另一記憶體裝置的剖視圖。
圖24根據一些實施例示出比較不同晶格方向之間的擊穿時間（breakdown time）的曲線圖。
300:記憶體裝置
302:程式化電晶體
304:讀取電晶體
306:半導體結構
308:第一閘極結構
310:第二閘極結構
311a、311b、311c、311d、311e:閘極堆疊
312:鰭式結構
312a:鰭式結構的側壁
314a、314b、314c、314d:奈米片
314a1:奈米片的底部邊界
314a2:奈米片的頂部邊界
316、318、320:汲極/源極區
A-A’:線
W1 、W2 :寬度
X、Y、Z:方向軸

Claims (20)

  1. 一種半導體裝置，包括： 鰭式結構，形成於基板上； 多個第一奈米片，形成於所述基板上，所述多個第一奈米片彼此垂直間隔開； 第一源極/汲極（S/D）區，耦合至所述鰭式結構的第一端； 第二源極/汲極區，耦合至所述鰭式結構的第二端及所述多個第一奈米片的第一端兩者；以及 第三源極/汲極區，耦合至所述多個第一奈米片的第二端； 其中所述鰭式結構具有第一晶格方向，並且所述多個第一奈米片具有不同於所述第一晶格方向的第二晶格方向。
  2. 如請求項1所述的半導體裝置，其中所述第一晶格方向包括>110>晶格方向，並且不同的所述第二晶格方向包括>100>晶格方向。
  3. 如請求項1所述的半導體裝置，其中所述第一晶格方向包括以下晶格方向中的至少一者：[110]、[101]、[011]、[
    Figure 03_image003
    10]、[1
    Figure 03_image003
    0]、[
    Figure 03_image003
    01]、[10
    Figure 03_image003
    ]、[01
    Figure 03_image003
    ]或[0
    Figure 03_image003
    1]，並且不同的所述第二晶格方向包括以下晶格方向中的至少一者：[100]、[010]、[001]、[
    Figure 03_image003
    00]、[0
    Figure 03_image003
    0]或[00
    Figure 03_image003
    ]。
  4. 如請求項1所述的半導體裝置，其中所述鰭式結構的側壁各自具有{110}晶面，並且所述多個第一奈米片中的每一者的頂部邊界具有{100}晶面。
  5. 如請求項1所述的半導體裝置，其中所述鰭式結構、所述第一源極/汲極區及所述第二源極/汲極區被配置為反熔絲記憶體胞元的程式化電晶體的至少一部分，並且所述多個第一奈米片、所述第二源極/汲極區及所述第三源極/汲極區被配置為所述反熔絲記憶體胞元的讀取電晶體的至少一部分。
  6. 如請求項5所述的半導體裝置，其中所述讀取電晶體經由共享的所述第二源極/汲極區串聯電性耦合至所述程式化電晶體。
  7. 如請求項1所述的半導體裝置，更包括： 多個第二奈米片，形成於所述基板上，所述多個第二奈米片彼此垂直間隔開，所述第三源極/汲極區耦合至所述多個第二奈米片的第一端； 第四源極/汲極區，電性耦合至所述多個第二奈米片的第二端， 其中所述多個第二奈米片具有所述第二晶格方向。
  8. 如請求項7所述的半導體裝置，其中所述鰭式結構的側壁各自具有{110}晶面，並且所述多個第一奈米片及所述多個第二奈米片中的每一者的頂部邊界具有{100}晶面。
  9. 如請求項7所述的半導體裝置，其中所述鰭式結構、所述第一源極/汲極區及所述第二源極/汲極區被配置為反熔絲記憶體胞元的程式化電晶體的至少一部分，所述多個第一奈米片、所述第二源極/汲極區及所述第三源極/汲極區被配置為所述反熔絲記憶體胞元的第一讀取電晶體的至少一部分，並且所述多個第二奈米片、所述第三源極/汲極區及所述第四源極/汲極區被配置為所述反熔絲記憶體胞元的第二讀取電晶體的至少一部分。
  10. 如請求項1所述的半導體裝置，更包括： 多個環繞式閘極疊層，與所述多個第一奈米片可操作地相關聯，所述多個閘極疊層中的每一者包括金屬閘極及閘極介電質。
  11. 一種半導體裝置，包括： 鰭式結構，形成於基板上，所述鰭式結構沿著第一方向延伸； 一或多個第一奈米片，設置在所述基板上，所述一或多個第一奈米片中的每一者沿著垂直於所述第一方向的第二方向彼此間隔開；以及 第一源極/汲極（S/D）區，沿著所述第一方向設置在所述鰭式結構與所述一或多個第一奈米片之間； 其中所述鰭式結構的側壁各自具有沿著第三方向的第一晶面方向，所述第三方向垂直於所述第一方向及所述第二方向，並且所述第一奈米片中的每一者的頂部邊界及底部邊界具有第二不同的晶面方向。
  12. 如請求項11所述的半導體裝置，其中所述第一晶面方向包括（110），並且所述第二不同的晶面方向包括（100）。
  13. 如請求項11所述的半導體裝置，更包括： 第二源極/汲極區，與所述第一源極/汲極區相對所述鰭式結構設置；以及 第三源極/汲極區，與所述第一源極/汲極區相對所述一或多個第一奈米片設置。
  14. 如請求項13所述的半導體裝置，其中所述鰭式結構、所述第一源極/汲極區及所述第二源極/汲極區被配置為反熔絲記憶體胞元的程式化電晶體的至少一部分，並且所述一或多個第一奈米片、所述第一源極/汲極區及所述第三源極/汲極區被配置為所述反熔絲記憶體胞元的讀取電晶體的至少一部分。
  15. 如請求項14所述的半導體裝置，其中所述程式化電晶體經由所述第一源極/汲極區電性耦合至所述讀取電晶體。
  16. 如請求項11所述的半導體裝置，更包括： 一或多個第二奈米片，設置於所述基板上，所述一或多個第二奈米片中的每一者沿著所述第二方向彼此間隔開，其中所述第三源極/汲極區沿著所述第一方向設置在所述一或多個第二奈米片與所述一或多個第一奈米片之間；以及 第四源極/汲極（S/D）區，與所述第三源極/汲極區相對所述一或多個第二奈米片設置。
  17. 如請求項16所述的半導體裝置，其中所述鰭式結構、所述第一源極/汲極區及所述第二源極/汲極區被配置為反熔絲記憶體胞元的程式化電晶體的至少一部分，所述一或多個第一奈米片、所述第一源極/汲極區及所述第三源極/汲極區被配置為所述反熔絲記憶體胞元的第一讀取電晶體的至少一部分，並且所述一或多個第二奈米片、所述第三源極/汲極區及所述第四源極/汲極區被配置為所述反熔絲記憶體胞元的第二讀取電晶體的至少一部分。
  18. 如請求項17所述的半導體裝置，其中所述程式化電晶體經由所述第一源極/汲極區電性耦合至所述第一讀取電晶體，並且所述第一讀取電晶體經由所述第三源極/汲極區電性耦合至所述第二讀取電晶體。
  19. 一種製作半導體裝置的方法，包括： 形成自基板的頂部邊界延伸的鰭式結構，其中所述鰭式結構由第一半導體材料製成； 形成自所述基板的所述頂部邊界突出的奈米片式結構，其中所述奈米片式結構包括由第二半導體材料製成的一或多個第一奈米片、以及由所述第一半導體材料製成的一或多個第二奈米片，所述一或多個第一奈米片及所述一或多個第二奈米片相對於彼此交替設置；以及 磊晶生長第一源極/汲極（S/D）區、第二源極/汲極區及第三源極/汲極區，其中所述第一源極/汲極區設置在所述鰭式結構與所述奈米片式結構之間，所述第二源極/汲極區與所述第一源極/汲極區相對所述鰭式結構設置，並且所述第三源極/汲極區與所述第一源極/汲極區相對所述奈米片式結構設置。
  20. 如請求項19所述的方法，其中所述鰭式結構的側壁各自具有{110}晶面，並且所述一或多個第一奈米片中的每一者的頂部邊界及底部邊界具有{100}晶面。
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