TWI764419B - 記憶體裝置及其製作方法、以及記憶體單元 - Google Patents

記憶體裝置及其製作方法、以及記憶體單元

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TWI764419B
TWI764419B TW109143405A TW109143405A TWI764419B TW I764419 B TWI764419 B TW I764419B TW 109143405 A TW109143405 A TW 109143405A TW 109143405 A TW109143405 A TW 109143405A TW I764419 B TWI764419 B TW I764419B
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Abstract

一種記憶體裝置包括：彼此堆疊的第一奈米結構；第一 閘極堆疊，其中第一閘極堆疊中的兩個相鄰第一閘極堆疊包圍對應的第一奈米結構；彼此堆疊的第二奈米結構；第二閘極堆疊，其中第二閘極堆疊中的兩個相鄰第二閘極堆疊包圍對應的第二奈米結構；第一汲極/源極特徵，電性耦合至第一奈米結構的第一端；第二汲極/源極特徵，電性耦合至第一奈米結構的第二端及第二奈米結構的第一端兩者；以及第三汲極/源極特徵，電性耦合至第二奈米結構的第二端。多個第一閘極堆疊中的至少一者與第一汲極/源極特徵或第二汲極/源極特徵中的至少一者直接接觸。

Description

記憶體裝置及其製作方法、以及記憶體單元
本發明實施例是有關於一種記憶體裝置及其製作方法、以及記憶體單元。
積體電路(integrated circuit，IC)有時包括一次可程式化(one-time-programmable，OTP)記憶體以提供當IC斷電時資料不會丟失的非揮發性記憶體(non-volatile memory，NVM)。一種類型的OTP裝置包括反熔絲記憶體(anti-fuse memory)。反熔絲記憶體包括多個反熔絲記憶體單元(或位元單元)，其端子在程式化之前斷開，並且在程式化之後短路(例如，連接)。反熔絲記憶體可基於金屬氧化物半導體(metal-oxide-semiconductor，MOS)技術。舉例而言，反熔絲記憶體單元可包括程式化MOS電晶體(或MOS電容器)及至少一個讀取MOS電晶體。程式化MOS電晶體的閘極介電質可被擊穿，以使程式化MOS電晶體的閘極及源極或汲極區互連。取決於程式化MOS電晶體的閘極介電質是否被擊穿，藉由讀取流經程式化MOS電晶體及讀取MOS電晶體的合成 電流，反熔絲記憶體單元可呈現不同的資料位元。反熔絲記憶體具有逆向工程驗證(reverse-engineering proofing)的有利特徵，乃因反熔絲單元的程式化狀態無法藉由逆向工程來確定。
本發明實施例提供一種記憶體裝置，包括：多個彼此堆疊的第一奈米結構；多個第一閘極堆疊，所述第一閘極堆疊中的兩個相鄰的第一閘極堆疊包圍所述多個第一奈米結構中的對應一者；多個彼此堆疊的第二奈米結構；多個第二閘極堆疊，所述第二閘極堆疊中的兩個相鄰的第二閘極堆疊包圍所述多個第二奈米結構中的對應一者；第一汲極/源極特徵，電性耦合至所述第一奈米結構的第一端；第二汲極/源極特徵，電性耦合至所述第一奈米結構的第二端及所述第二奈米結構的第一端兩者；以及第三汲極/源極特徵，電性耦合至所述第二奈米結構的第二端，其中所述多個第一閘極堆疊中的至少一者與所述第一汲極/源極特徵或所述第二汲極/源極特徵中的至少一者直接接觸。
本發明實施例提供一種記憶體單元，包括：第一電晶體；以及第二電晶體，串聯電性耦合至所述第一電晶體，其中所述第一電晶體包括：沿著垂直方向彼此間隔開的多個第一奈米片，所述多個第一奈米片沿著水平方向具有第一長度；及與所述多個第一奈米片可操作地相關聯的多個第一環繞式閘極堆疊，所述多個第一環繞式閘極堆疊沿著所述水平方向具有第二長度，所述第二 長度等於或小於所述第一長度，並且其中所述第二電晶體包括：多個彼此垂直間隔開的第二奈米片，所述多個第二奈米片沿著所述水平方向具有第三長度；以及與所述多個第二奈米片可操作地相關聯的多個第二環繞式閘極堆疊，所述多個第二環繞式閘極堆疊沿著所述水平方向具有第四長度，所述第四長度小於所述第三長度。
本發明實施例提供一種製作記憶體裝置的方法，包括：在基板上方形成第一堆疊，所述第一堆疊包括第一奈米片、位於所述第一奈米片上方的第二奈米片及位於所述第二奈米片上方的第三奈米片；在所述基板上方形成第二堆疊，所述第二堆疊包括第四奈米片、位於所述第四奈米片上方的第五奈米片及位於所述第五奈米片上方的第六奈米片；在覆蓋所述第一堆疊的同時移除所述第四奈米片及所述第六奈米片的相應端部；以及在仍覆蓋所述第一堆疊的同時，在所述第四奈米片及所述第六奈米片的經蝕刻的所述相應端部處形成多個間隔件。
100:記憶體單元
110、354a:第一電晶體/程式化電晶體
110D:第一電晶體的汲極
110G:第一電晶體的閘極/程式化電晶體的閘極
110S:第一電晶體的源極
120、354b:第二電晶體/讀取電晶體
120D:第二電晶體的汲極
120G:第二電晶體的閘極
120S:第二電晶體的源極
130:程式化字線(WLP)
132:讀取字線(WLR)
134:位元線(BL)
136:電阻器
200:方法
202、204、206、208、210、212、214、216、218、220、222、224、226:操作
300、400:記憶體裝置
302、402、502、602、702:基板
304、308、312:第一半導體層/SiGe奈米結構/第一奈米結構
306、310、314:第二半導體層/Si奈米結構/第二奈米結構
316a:第一虛設閘極堆疊/虛設閘極堆疊
316b:第二虛設閘極堆疊/虛設閘極堆疊
318a、318b:虛設閘極
320a、320b:硬遮罩
322a、322b、409a、409b、510、610、710:閘極間隔件
324a、324b:交替奈米結構柱
325a、327a、329a、335b、337b、339b:SiGe奈米結構/SiGe犧牲奈米結構
325b、327b、329b:SiGe奈米結構
326a、326b、328a、328b、330a、330b:Si奈米結構
334:阻擋遮罩
340、342、344、424、426、724、726:內部間隔件
346、412、416、514、614、714:汲極特徵
348、352:源極特徵/源極
350:汲極特徵/汲極
356:層間介電質(ILD)材料
360a、360b、410a、410b、512、612、712:傳導通道
364a、364b、408a、408b、508、608、708:閘極介電質
366a、366b、406a、406b、506、606、706:閘極金屬
366a1、366a2、366a3、366a4、366b1、366b2、366b3、366b4、406a1、406a2、406a3、406a4、406b1、406b2、406b3、406b4、506a、506b、506c、506d、606a、606b、606c、606d、706a、706b、706c、706d:閘極金屬部分
404a:程式化電晶體
404b:讀取電晶體
414、418、516、616、716:源極特徵
420、518、618、718:ILD
500、600、700:奈米結構電晶體
520、620、720:部分內部間隔件
D1:第一距離/長度
D2:第二距離/長度
D3、D4、D7、D8、D9、D10:距離
D5、D6:厚度
D11、D12:通道長度
X、Y、Z:方向軸
結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各個態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1示出根據一些實施例的記憶體單元的示例性電路圖。
圖2示出根據一些實施例的製作記憶體裝置的示例性方法的流程圖。
圖3-1、圖3-2、圖3-3、圖3-4、圖3-5、圖3-6、圖3-7、圖3-8、圖3-9、圖3-10、圖3-11、圖3-12及圖3-13示出根據一些實施例在各種製作階段處由圖2的方法製造的記憶體裝置的剖視圖。
圖4示出根據一些實施例的另一示例性記憶體裝置400的剖視圖。
圖5、圖6及圖7示出根據一些實施例的包括部分內部間隔件的各種示例性奈米結構電晶體。
以下揭露內容提供用於實作所提供主題的不同特徵的諸多不同的實施例或實例。以下闡述組件及配置的具體實例以簡化本揭露。當然，這些僅為實例而非旨在進行限制。舉例而言，於以下描述中，在第二特徵上方或在第二特徵上形成第一特徵可包括第一特徵與第二特徵形成為直接接觸的實施例，且亦可包括第一特徵與第二特徵之間可形成有額外特徵使得第一特徵與第二特徵可不直接接觸的實施例。此外，本揭露可在各種實例中重覆參考編號及/或字母。此種重覆是出於簡潔及清晰的目的，且並非自身指示所論述的各個實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、 「上部的(upper)」等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的取向外亦囊括裝置在使用或操作中的不同取向。設備可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對性描述語可同樣相應地進行解釋。
在當代的半導體裝置製作製程中，在單個晶圓上製作出大量的半導體裝置，例如矽通道n型場效應電晶體(n-type field effect transistor，nFET)及矽鍺通道p型場效應電晶體(p-type field effect transistor，pFET)。非平面電晶體裝置架構(例如，鰭式電晶體)可提供較平面電晶體增大的裝置密度及提高的效能。一些先進的非平面電晶體裝置架構(例如，奈米結構(例如，奈米片、奈米線或多橋通道)電晶體)可進一步提高鰭式電晶體的效能，此部分是歸因於其傳導通道被相應的閘極特徵包圍的特性。
此種奈米片電晶體包括多個半導體片。多個半導體片可共同形成奈米片電晶體的傳導通道。每個半導體片由包括一層導電閘極及閘極介電質的閘極堆疊分開。閘極堆疊包圍半導體片的所有側面，藉此形成環繞式閘極(gate-all-around，GAA)結構。半導體奈米片末端的磊晶生長形成奈米片電晶體的源極/汲極特徵。可在閘極堆疊與奈米片電晶體的源極/汲極特徵之間形成間隔件。此種間隔件通常被稱為「內部間隔件」。由介電材料形成的內部間隔件可將閘極堆疊與相應的源極/汲極特徵電性隔離，此可減少在其間誘發的寄生電容(例如，Cgd、Cgs)。
藉由採用此種奈米片電晶體配置來形成記憶體單元(例如，反熔絲記憶體單元)的讀取電晶體，可提高讀取電晶體的效能(例如，開關速度)。然而，耦合在閘極堆疊與源極/汲極特徵之間的內部間隔件可增加擊穿閘極介電質的時間及電壓(通常分別被稱為「TBD」及「VBD」)。此部分是由於內部間隔件的存在可減小閘極堆疊與奈米片之間的接觸面積，此繼而減小每個閘極堆疊與源極/汲極特徵的接觸面積。因此，反熔絲記憶體單元的整體效能(例如，操作速度、程式化良率等)可受到不利影響。
本揭露提供奈米片電晶體配置中的記憶體單元的各種實施例。在一些實施例中，所揭露的記憶體單元包括由程式化電晶體及一或多個讀取電晶體構成的反熔絲記憶體單元。程式化電晶體及讀取電晶體中的每一者皆包括奈米片電晶體。程式化電晶體可具有耦合在相應閘極堆疊與源極/汲極特徵之間的較少介電材料，並且讀取電晶體可具有耦合在相應閘極堆疊與源極/汲極特徵之間的較多介電材料。舉例而言，所揭露的記憶體單元的程式化電晶體可包括與其相應源極/汲極特徵的至少一者直接接觸的一或多個閘極堆疊，而讀取電晶體可包括藉由內部間隔件與其相應源極/汲極特徵電性隔離的一或多個閘極堆疊。
圖1示出根據一些實施例的記憶體單元100的示例性電路圖。如圖所示，記憶體單元(或有時稱為記憶體位元單元、記憶體位元或位元)100包括第一電晶體110及第二電晶體120。第一電晶體110及第二電晶體120中的每一者可包括n型金屬氧化 物半導體場效應電晶體(metal-oxide-semiconductor field-effect-transistor，MOSFET)。電晶體110及120可各自包括另一種類型的MOSFET，例如p型MOSFET。在一些其他實施例中，在保持在本揭露的範圍內的同時，電晶體110或120中的至少一者可被另一類型的電子裝置(例如，MOS電容器)替代。第一電晶體110與第二電晶體120彼此串聯電性耦合。舉例而言，第一電晶體的源極110S連接至第二電晶體的汲極120D。
記憶體單元100可被配置為一次可程式化(OTP)記憶體單元，例如反熔絲單元。應理解，記憶體單元100可被配置為包括彼此串聯電性耦合的兩個電晶體的任何類型的記憶體單元(例如，非或(NOR)型非揮發性記憶體單元、動態隨機存取記憶體(dynamic random-access memory，DRAM)單元、雙電晶體靜態隨機存取記憶體(static random-access memory，SRAM)單元等)。
當記憶體單元100被配置為反熔絲單元時，第一電晶體110可用作程式化電晶體，且第二電晶體120可用作讀取電晶體。因此，第一電晶體的汲極110D是浮動的(例如，不耦合)，並且第一電晶體的閘極110G耦合至程式化字線(programming word line，WLP)130；並且第二電晶體的閘極120G耦合至讀取字線(reading word line，WLR)132，且第二電晶體的源極120S耦合至位元線(bit line，BL)134。
為程式化記憶體單元100，藉由經由WLR 132向閘極120G供應高電壓(例如，對應於邏輯高狀態的正電壓)來導通讀 取電晶體120。在讀取電晶體120被導通之前、同時或之後，將足夠高的電壓(例如，擊穿電壓(VBD))施加至WLP 130，並且將低電壓(例如，對應於邏輯低狀態的正電壓)施加至BL 134。低電壓(施加在BL 134上)可被傳遞至源極110S，使得將在源極110S與閘極110G兩端生成VBD，以擊穿程式化電晶體110的閘極介電質的一部分(例如，位於源極110S與閘極110G之間的部分)。在擊穿程式化電晶體110的閘極介電質之後，互連閘極110G與源極110S的部分的行為相當於電阻性的。舉例而言，此部分可用作電阻器136。在程式化之前(在程式化電晶體110的閘極介電質被擊穿之前)，當讀取電晶體120被導通時，在BL 134與WLP 130之間不存在傳導路徑；而在程式化之後，當讀取電晶體120被導通時，在BL 134與WLP 130之間存在傳導路徑(例如，經由電阻器136)。
為讀取記憶體單元100，類似於程式化，將讀取電晶體120導通，並且將BL 134耦合至對應於邏輯低狀態的電壓。作為響應，正電壓被施加至程式化電晶體的閘極110G。如上所述，若程式化電晶體110的閘極介電質未被擊穿，則在BL 134與WLP 130之間不存在傳導路徑。因此，相對低的電流自WLP 130經由電晶體110及120傳導至BL 134。若程式化電晶體110的閘極介電質被擊穿，則在BL 134與WLP 130之間存在傳導路徑。因此，相對高的電流自WLP 130經由電晶體110(現在相當於電阻器136)及電晶體120傳導至BL 134。此種低電流及高電流有時可分別被稱 為記憶體單元100的Ioff及Ion。耦合至BL 134的電路組件(例如，感測放大器)可將Ioff與Ion區分開來(反之亦然)，並因此判斷記憶體單元100呈現邏輯高(「1」)還是邏輯低(「0」)。舉例而言，當讀取到Ion時，記憶體單元100可呈現1；而當讀取到Ioff時，記憶體單元100可呈現0。
圖2示出根據本揭露一或多個實施例的形成記憶體裝置的方法200的流程圖。方法200可用於形成串聯耦合的反熔絲記憶體單元，所述反熔絲記憶體單元包括程式化電晶體及讀取電晶體。應注意，方法200僅為實例，且不旨在限制本揭露。因此，應理解，可在圖2的方法200之前、期間及之後提供額外的操作，並且在本文中僅簡要描述一些其他操作。
方法200的操作可與如圖3-1、圖3-2、圖3-3、圖3-4、圖3-5、圖3-6、圖3-7、圖3-8、圖3-9、圖3-10、圖3-11、圖3-12及圖3-13所示的相應製作階段處的記憶體裝置的剖視圖相關聯。在一些實施例中，記憶體裝置可包括在微處理器、另一記憶體裝置及/或其他積體電路(IC)中或者以其他方式耦合至微處理器、另一記憶體裝置及/或其他積體電路(IC)。此外，為更好地理解本揭露的概念，簡化了圖3-1至圖3-13。儘管圖式示出記憶體裝置，但應理解，IC可包括例如電感器、電阻器、電容器、電晶體等許多其他裝置，出於使說明清晰的目的，在圖3-1至3-13中未示出所述其他裝置。
首先參照圖2，簡要概述，方法200自操作202開始，在 操作202中，提供基板。方法200進行至操作204，在操作204中，形成一系列交替的第一奈米結構及第二奈米結構。方法200進行至操作206，在操作206中，形成多個虛設閘極堆疊。方法200進行至操作208，在操作208中，界定第一交替奈米結構柱(alternating-nanostructure column)及第二交替奈米結構柱。方法200進行至操作210，在操作210中，覆蓋第一交替奈米結構柱。方法200進行至操作212，在操作212中，移除第二交替奈米結構柱的第一奈米結構的相應端部。方法200進行至操作214，在操作214中，在第二交替奈米結構柱中形成內部間隔件。方法200進行至操作216，在操作216中，形成源極特徵及汲極特徵。方法200進行至操作218，在操作218中，沈積層間介電質。方法200進行至操作220，在操作220中，移除虛設閘極堆疊。方法200進行至操作222，在操作222中，移除第一交替奈米結構柱及第二交替奈米結構柱的第一奈米結構。方法200進行至操作224，在操作224中，沈積閘極介電質。方法200進行至操作226，在操作226中，沈積閘極金屬。
對應於操作202，圖3-1是在各種製作階段中的一者處，記憶體裝置300的藉由垂直於Y方向的平面切割的剖視圖，其中所述剖視圖包括基板302。基板302包括半導體材料基板，例如矽。作為另一選擇，基板302可包含另一種基本半導體材料，例如鍺。基板302還可包含化合物半導體，例如碳化矽、砷化鎵、砷化銦及磷化銦。基板302可包含合金半導體，例如矽鍺、矽鍺 碳化物、磷化鎵砷及磷化鎵銦。在一個實施例中，基板302包括磊晶層。舉例而言，基板可具有覆蓋在塊狀半導體(bulk semiconductor)上方的磊晶層。此外，基板302可包括絕緣體上半導體(semiconductor-on-insulator，SOI)結構。舉例而言，基板302可包括由例如氧植入隔離(separation by implanted oxygen，SIMOX)等製程或例如晶圓結合及研磨等其他合適技術形成的掩埋氧化物(buried oxide，BOX)層。
對應於操作204，圖3-2是在各種製作階段中的一者處，記憶體裝置300的藉由垂直於Y方向的平面切割的剖視圖，其中所述剖視圖包括一系列交替的第一半導體層304、308及312以及第二半導體層306、310及314。第一半導體層304、308及312可包括SiGe奈米結構(以下稱為「SiGe奈米結構304、308及312」)，且第二半導體層306、310及314可包括Si奈米結構(以下稱為「Si奈米結構306、310及314」)。在一些實施例中，SiGe奈米結構304、308及312中的每一者可包括厚度在奈米範圍內的SiGe層(例如，SiGe奈米片)；並且每個Si奈米結構306、310及314可包括厚度在奈米範圍內的Si層(例如，Si奈米片)。應理解，在保持在本揭露的範圍內的同時，SiGe奈米結構304、308及312以及Si奈米結構306、310及314的厚度可減小至亞奈米範圍(例如，埃)。一系列交替的SiGe奈米結構304、308及312以及Si奈米結構306、310及314可在基板302上方形成為堆疊，其中奈米結構304至314沿著垂直方向(例如，Z方向)設置在 彼此頂部。此種堆疊有時可被稱為超晶格(superlattice)。在非限制性實例中，SiGe奈米結構304、308及312介於10%至40%的範圍內。應理解，在保持在本揭露的範圍內的同時，鍺在每個SiGe奈米結構304、308及312中的百分比可為0與100(不包括0及100)之間的任何值。
可藉由磊晶生長一層且然後生長下一層來形成所述一系列交替的奈米結構，直至達成期望數量及期望厚度的奈米結構。磊晶材料可生長自氣態或液態前驅物。可使用氣相磊晶(vapor-phase epitaxy，VPE)、分子束磊晶(molecular-beam epitaxy，MBE)、液相磊晶(liquid-phase epitaxy，LPE)或其他合適的製程來生長磊晶材料。對於磊晶矽、矽鍺及/或碳摻雜矽(Si：C)而言，矽可在沈積期間藉由添加摻雜劑(依據電晶體的類型，n型摻雜劑(例如，磷或砷)或p型摻雜劑(例如，硼或鎵))來摻雜(原位摻雜)。
對應於操作206，圖3-3是在各種製作階段中的一者處，記憶體裝置300的藉由垂直於Y方向的平面切割的剖視圖，其中所述剖視圖包括第一虛設閘極堆疊316a及第二虛設閘極堆疊316b。虛設閘極堆疊316a至316b中的每一者包括虛設閘極及硬遮罩。舉例而言，在圖3-3中，第一虛設閘極堆疊316a包括形成在Si奈米結構314上方的虛設閘極318a及形成在虛設閘極318a上方的硬遮罩320a；且第二虛設閘極堆疊316b包括形成在Si奈米結構314上方的虛設閘極318b及形成在虛設閘極318b上方的 硬遮罩320b。
在一些實施例中，虛設閘極堆疊316a至316b可對應於將形成記憶體裝置300的程式化電晶體及讀取電晶體的閘極特徵的區。儘管虛設閘極堆疊316a至316b中的每一者在圖3-3中被示為二維結構，但應理解，虛設閘極堆疊316a至316b各自被形成為三維結構，以跨越一系列交替的第一奈米結構304、308及312以及第二奈米結構306、310及314。舉例而言，虛設閘極堆疊316a至316b中的每一者可形成在第一奈米結構304、308及312以及第二奈米結構306、310及314的側壁上方及周圍。可藉由在一系列交替的第一奈米結構304、308及312以及第二奈米結構306、310及314上方及周圍沈積非晶矽(a-Si)來形成虛設閘極318a至318b。然後將a-Si平坦化至期望的水準。硬遮罩(圖中未示出)沈積在平坦化的a-Si上方，並被圖案化以形成硬遮罩320a至320b。可由氮化物或氧化物層形成硬遮罩320a至320b。將蝕刻製程(例如，反應離子蝕刻(reactive-ion etching，RIE)製程)應用於a-Si以形成虛設閘極堆疊316a至316b。
在形成虛設閘極堆疊316a至316b之後，可將閘極間隔件322a及322b形成為沿著虛設閘極堆疊316a及316b的相應側壁延伸，如圖3-3所示。可使用間隔件下拉形成製程(spacer pull down formation process)來形成閘極間隔件322a至322b。亦可藉由共形沈積介電材料(例如，氧化矽、氮化矽、氮氧化矽、SiBCN、SiOCN、SiOC或該些材料的任何合適組合)隨後進行定向蝕刻(例 如，RIE)來形成閘極間隔件322a至322b。此種閘極間隔件有時可被稱為外部間隔件。在一些實施例中，虛設閘極堆疊316a與閘極間隔件322a一起可沿著水平方向(例如，X方向)延伸第一距離D1；且虛設閘極堆疊316b與閘極間隔件322b一起可沿著X方向延伸第二距離D2，如圖3-3所示。第一距離D1與第二距離D2可彼此相同或不同。
對應於操作208，圖3-4是在各種製作階段中的一者處，記憶體裝置300的藉由垂直於Y方向的平面切割的剖視圖，其中所述剖視圖包括交替奈米結構柱324a及324b。在形成閘極間隔件322a至322b之後，可藉由以下製程中的至少一些製程來形成交替奈米結構柱324a及324b：使用閘極間隔件322a至322b、虛設閘極318a至318b及硬遮罩320a至320b作為遮罩來界定交替奈米結構柱324a及324b的覆蓋區(footprint)，並且蝕刻一系列交替的第一奈米結構304、308及312以及第二奈米結構306、310及314(在圖3-3所示)以形成交替奈米結構柱324a及324b。因此，交替奈米結構柱324a及324b中的每一者皆包括經蝕刻的交替SiGe/Si奈米結構的堆疊。舉例而言，交替奈米結構柱324a包括使經蝕刻的SiGe奈米結構325a、經蝕刻的Si奈米結構326a、經蝕刻的SiGe奈米結構327a、經蝕刻的Si奈米結構328a、經蝕刻的SiGe奈米結構329a及經蝕刻的Si奈米結構330a交替堆疊而形成的堆疊；且交替奈米結構柱324b包括使經蝕刻的SiGe奈米結構325b、經蝕刻的Si奈米結構326b、經蝕刻的SiGe奈米結構 327b、經蝕刻的Si奈米結構328b、經蝕刻的SiGe奈米結構329b及經蝕刻的Si奈米結構330b交替堆疊而形成的堆疊。
在一些實施例中，交替奈米結構柱324a的經蝕刻的Si及SiGe奈米結構中的每一者可遵循虛設閘極堆疊316a及閘極間隔件322a的水平尺寸；並且交替奈米結構柱324b的經蝕刻的Si及SiGe奈米結構中的每一者可遵循虛設閘極堆疊316b及閘極間隔件322b的水平尺寸。因此，交替奈米結構柱324a的經蝕刻的Si及SiGe奈米結構中的每一者可沿著X方向延伸D1；並且交替奈米結構柱324b的經蝕刻的Si及SiGe奈米結構中的每一者可沿著X方向延伸D2。
對應於操作210，圖3-5是在各種製作階段中的一者處，記憶體裝置300的藉由垂直於Y方向的平面切割的剖視圖，其中所述剖視圖包括阻擋遮罩334。在一些實施例中，形成阻擋遮罩334以覆蓋在交替奈米結構柱324a上方，同時保持交替奈米結構柱324b被暴露出。阻擋遮罩334可形成為具有足夠大的厚度(或高度)，使得經蝕刻的SiGe奈米結構325a、327a及329a中的每一者的相應側壁被完全覆蓋。阻擋遮罩334的形成可允許對交替奈米結構柱324b執行將在以下進行論述的一或多個製程。阻擋遮罩334可由相對耐受能夠蝕刻SiGe的蝕刻劑的材料(例如，氧化矽、氮化矽、氮氧化矽、SiBCN、SiOCN、SiOC或該些材料的任何合適的組合)形成。
對應於操作212，圖3-6是在各種製作階段中的一者處， 記憶體裝置300的藉由垂直於Y方向的平面切割的剖視圖，其中經蝕刻的SiGe奈米結構325b、經蝕刻的SiGe奈米結構327b及經蝕刻的SiGe奈米結構329b(圖3-5中所示)中的每一者的相應端部被移除。在移除經蝕刻的SiGe奈米結構325b、經蝕刻的SiGe奈米結構327b及經蝕刻的SiGe奈米結構329b的相應端部期間，交替奈米結構柱324a被阻擋遮罩334覆蓋。因此，SiGe奈米結構335b、337b及339b可被形成為沿著X方向延伸小於D2的距離(例如，D3)，而交替奈米結構柱324a的SiGe奈米結構325a、327a及329a仍然沿著X方向延伸D1。SiGe奈米結構325a、327a、329a、335b、337b及339b隨後可被多個閘極堆疊替代。因此，對於交替奈米結構柱324a而言，SiGe奈米結構325a、327a、329a在本文中可被稱為SiGe犧牲奈米結構325a、327a、329a，且對於交替奈米結構柱324b而言，SiGe奈米結構335b、337b及339b在本文中可被稱為SiGe犧牲奈米結構335b、337b、339b。
在本揭露的一些實施例中，可使用第一應用來移除經蝕刻的SiGe奈米結構325b、327b及329b的端部，所述第一應用為所謂的「拉回(pull-back)」製程，用於將經蝕刻的SiGe奈米結構325b、327b及329b拉回初始拉回距離(initial pull-back distance)，使得SiGe犧牲奈米結構335b、337b及339b的末端終止於閘極間隔件322b下方(例如，與閘極間隔件322b對齊)。儘管在圖3-6所示的實施例中，SiGe犧牲奈米結構335b、337b及339b中的每一者的末端大致與間隔件322b的側壁對齊，但應理 解，拉回距離(即，SiGe犧牲奈米結構335b、337b及339b中的每一者被蝕刻或拉回的程度)可任意增加或減少。拉回製程可包括氯化氫(HCl)氣體各向同性蝕刻製程，所述製程蝕刻SiGe而不侵蝕Si。
對應於操作214，圖3-7是在各種製作階段中的一者處，記憶體裝置300的藉由垂直於Y方向的平面切割的剖視圖，其中所述剖視圖包括內部間隔件340、342及344。在形成內部間隔件340至344期間，交替奈米結構柱324a被阻擋遮罩334覆蓋。因此，僅交替奈米結構柱324b具有沿著SiGe犧牲奈米結構335b、337b及339b的相應側壁設置的內部間隔件340至344。在一些實施例中，內部間隔件340至344可藉由化學氣相沈積(chemical vapor deposition，CVD)或者藉由氮化物的單層摻雜(monolayer doping，MLD)、然後進行間隔件RIE而共形地形成。在一些其他實施例中，可使用例如共形沈積製程及隨後的各向同性或各向異性回蝕來沈積內部間隔件340至344，所述回蝕用以移除交替奈米結構柱324b的垂直側壁上及半導體基板302的表面上的多餘間隔件材料。因此，內部間隔件340至344可沿著X方向延伸距離D4，所述距離D4約為D2與D3之間的差的一半。內部間隔件340至344的材料可由與閘極間隔件322a至322b(例如，氮化矽)相同或不同的材料形成。舉例而言，內部間隔件340至344可由氮化矽、矽硼碳氮化物、矽碳氮化物、矽碳氮氧化物或任何其他類型的適於發揮形成FET裝置的絕緣閘極側壁間隔件此作用的介電質材料 (例如，具有小於約5的介電常數k的介電質材料)形成。
對應於操作216，圖3-8是在各種製作階段中的一者處，記憶體裝置300的藉由垂直於Y方向的平面切割的剖視圖，其中所述剖視圖包括汲極特徵346、源極特徵348、汲極特徵350及源極特徵352。汲極/源極特徵346至352可在阻擋遮罩334(圖3-7中所示)被移除之後形成。在一些實施例中，可使用磊晶層生長製程在交替奈米結構柱324a的左手側上的經蝕刻的Si奈米結構326a、328a及330a的暴露端上形成汲極特徵346。可使用磊晶層生長製程在交替奈米結構柱324a的右手側上的經蝕刻的Si奈米結構326a、328a及330a的暴露端上形成源極348。可使用磊晶層生長製程在交替奈米結構柱324b的左手側上的經蝕刻的Si奈米結構326b、328b及330b的暴露端上形成汲極350。使用磊晶層生長製程在交替奈米結構柱324b的右手側上的經蝕刻的Si奈米結構326b、328b及330b的暴露端上形成源極352。在一些實施例中，源極348與汲極350可彼此合併以形成連續的特徵或區，如圖3-8所示。
根據一些實施例，汲極特徵346及源極特徵348電性耦合至Si奈米結構326a、328a及330a；並且汲極特徵350及源極特徵352電性耦合至Si奈米結構326b、328b及330b。Si奈米結構326a、328a及330a可共同構成第一電晶體354a的傳導通道；並且Si奈米結構326b、328b及330b可共同構成第二電晶體354b的傳導通道。在記憶體裝置是反熔絲單元的實例中，第一電晶體 354a可用作程式化電晶體，且第二電晶體354b可用作串聯電性連接至程式化電晶體354a的讀取電晶體。
可應用原位摻雜(in-situ doping，ISD)來形成經摻雜的汲極/源極特徵346至352，藉此為程式化電晶體354a及讀取電晶體354b創建必要的接面(junction)。藉由向裝置的選定區(例如，汲極/源極特徵346至352)植入不同類型的摻雜劑來形成n型及p型FET，以形成必要的接面。n型裝置可藉由植入砷(As)或磷(P)來形成，且p型裝置可藉由植入硼(B)來形成。
對應於操作218，圖3-9是在各種製作階段中的一者處，記憶體裝置300的藉由垂直於Y方向的平面切割的剖視圖，其中所述剖視圖包含層間介電質(inter-layer dielectric，ILD)材料356。ILD材料356可藉由沈積塊狀氧化物材料(例如，二氧化矽)並對塊狀氧化物進行拋光使其回到(例如，使用CMP)閘極間隔件322a至322b及硬遮罩320a至320b的水準來形成。
對應於操作220，圖3-10是在各種製作階段中的一者處，記憶體裝置300的藉由垂直於Y方向的平面切割的剖視圖，其中虛設閘極堆疊316a至316b(圖3-9)被移除。在形成保護性ILD材料356之後，移除圖3-9所示的虛設閘極堆疊316a(包括虛設閘極318a及硬遮罩320a)及316b(包括虛設閘極318b及硬遮罩320b)。可藉由已知的蝕刻製程(例如，RIE或化學氧化物移除(chemical oxide removal，COR))來移除虛設閘極堆疊316a至316b。
在移除虛設閘極堆疊316a至316b之後，可再次暴露出交替奈米結構柱324a及324b的相應頂部邊界。具體而言，交替奈米結構柱324a的經蝕刻的Si奈米結構330a及交替奈米結構柱324b的經蝕刻的Si奈米結構330b的相應頂部邊界可被暴露出。儘管在圖3-10的剖視圖中未示出，但應理解，除了頂部邊界之外，交替奈米結構柱324a及324b的沿著Y方向的相應側壁也可被暴露出。
對應於操作222，圖3-11是在各種製作階段中的一者處，記憶體裝置300的藉由垂直於Y方向的平面切割的剖視圖，其中交替奈米結構柱324a的SiGe犧牲奈米結構325a、327a及329a以及交替奈米結構柱324b的SiGe犧牲奈米結構335b、337b及339b(圖3-10中示出)被移除。可藉由應用選擇性蝕刻(例如，鹽酸(HCl))來移除SiGe犧牲奈米結構325a、327a、329a、335b、337b及339b。
在移除SiGe犧牲奈米結構325a、327a、329a、335b、337b及339b之後，交替奈米結構柱324a的經蝕刻的Si奈米結構326a、328a及330a以及交替奈米結構柱324b的經蝕刻的Si奈米結構326b、328b及330b的相應底部邊界可被暴露出。如上所述，交替奈米結構柱324a的經蝕刻的Si奈米結構326a、328a及330a可被共同配置為程式化電晶體354a的傳導通道；且交替奈米結構柱324b的經蝕刻的Si奈米結構326b、328b及330b可被共同配置為讀取電晶體354b的傳導通道。因此，經蝕刻的Si奈米結構326a、 328a及330a在本文中可被稱為「傳導通道360a」，且經蝕刻的Si奈米結構326b、328b及330b在本文中可被稱為「傳導通道360b」。
傳導通道360a及360b被配置成分別傳導流經程式化電晶體354a及讀取電晶體354b的電流。一般而言，此種傳導通道具有長度及寬度。長度可平行於電流，且寬度可垂直於電流。如圖3-11所示，傳導通道360a的特徵可在於具有約為D1的長度，且傳導通道360b的特徵可在於具有約為D2的長度。儘管形成三個Si奈米結構作為記憶體裝置300的程式化電晶體354a及讀取電晶體354b的傳導通道，但應理解，在保持在本揭露的範圍內的同時，藉由本文中揭露的方法製作的記憶體裝置可包括任何數量的奈米結構以形成其傳導通道。
對應於操作224，圖3-12是在各種製作階段中的一者處，記憶體裝置300的藉由垂直於Y方向的平面切割的剖視圖，其中所述剖視圖包含閘極介電質364a及364b。如圖所示，閘極介電質364a可包圍傳導通道360a的Si奈米結構(Si奈米結構326a、328a及330a)中的每一者；並且閘極介電質364b可包圍傳導通道360b的Si奈米結構(Si奈米結構326a、328b及330b)中的每一者。閘極介電質364a及364b包含不同的高介電常數介電質材料或相同的高介電常數介電質材料。閘極介電質364a及364b可包括多種高介電常數介電質材料的堆疊。可使用包括例如原子層沈積(atomic layer deposition，ALD)在內的任何合適的方法來沈積閘極介電質364a及364b。在一些實施例中，閘極介電質364a及364b 可視情況包括實質上薄的氧化物(例如，SiOx)層。在一些實施例中，閘極介電質364a至364b可被形成為分別以厚度D5及厚度D6為特徵的實質上共形的層。
對應於操作226，圖3-13是在各種製作階段中的一者處，記憶體裝置300的藉由垂直於Y方向的平面切割的剖視圖，其中所述剖視圖包含閘極金屬366a及366b。在一些實施例中，閘極366a可包圍傳導通道360a的每個Si奈米結構，其中在閘極金屬366a與所述Si奈米結構之間設置有閘極介電質364a；並且閘極金屬366b可包圍傳導通道360b的每個Si奈米結構，其中在閘極366b與所述Si奈米結構之間設置有閘極介電質364b。閘極金屬366a至366b可由不同的金屬材料或相同的金屬材料形成。閘極金屬366a至366b可各自包括多種金屬材料的堆疊。可使用包括例如CVD在內的任何合適的方法來沈積閘極金屬366a至366b。
儘管閘極金屬366a至366b在圖3-13中各自被示出為二維結構，但應理解，閘極金屬366a至366b各自被形成為三維結構。具體而言，閘極金屬366a至366b可各自包括沿Z方向彼此間隔開的多個閘極金屬部分。每個閘極金屬部分不僅可沿著水平平面(例如，由X方向及Y方向擴展的平面)延伸，還可沿著垂直方向(例如，Z方向)延伸。因此，閘極金屬部分中的兩個相鄰的閘極金屬部分可彼此鄰接以包圍對應的Si奈米結構，其中在所述閘極金屬部分與所述Si奈米結構之間設置有閘極介電質。
舉例而言，在圖3-13中，閘極金屬366a可包括閘極金屬 部分366a1、366a2、366a3及366a4。閘極金屬部分366a1與366a2可彼此鄰接以包圍Si奈米結構330a，其中閘極介電質364a的一部分設置在所述閘極金屬部分與Si奈米結構330a之間。閘極金屬部分366a2與366a3可彼此鄰接以包圍Si奈米結構328a，其中閘極介電質364a的一部分設置在所述閘極金屬部分與Si奈米結構328a之間。閘極金屬部分366a3與366a4可彼此鄰接以包圍Si奈米結構326a，其中閘極介電質364a的一部分設置在所述閘極金屬部分與Si奈米結構326a之間。類似地，閘極金屬366b可包括閘極金屬部分366b1、366b2、366b3及366b4。閘極金屬部分366b1與366b2可彼此鄰接以包圍Si奈米結構330b，其中閘極介電質364b的一部分設置在所述閘極金屬部分與Si奈米結構330b之間。閘極金屬部分366b2與366b3可彼此鄰接以包圍Si奈米結構328b，其中閘極介電質364b的一部分設置在所述閘極金屬部分與Si奈米結構328b之間。閘極金屬部分366b3與366b4可彼此鄰接以包圍Si奈米結構326b，其中閘極介電質364b的一部分設置在所述閘極金屬部分與Si奈米結構326b之間。在一些實施例中，至少部分包圍一個Si奈米結構的此種閘極金屬部分與閘極介電質的對應部分可一起共同稱為閘極堆疊。閘極堆疊可操作地與所包圍的Si奈米結構相關聯(例如，調變在Si奈米結構中傳導的電流)。閘極堆疊有時可被稱為環繞式閘極堆疊。
在一些實施例中，由閘極金屬366a及閘極介電質364a的部分構成的多個閘極堆疊可用作程式化電晶體354a的閘極特 徵，以調變自汲極特徵346經由傳導通道360a傳導至源極特徵348的電流；並且由閘極金屬366b及閘極介電質364b的部分構成的多個閘極堆疊可用作讀取電晶體354b的閘極特徵，以調變自汲極特徵350經由傳導通道360b傳導至源極特徵352的電流。
在圖3-1至3-13所示的實施例中，在交替奈米結構柱324a中未形成內部間隔件，且程式化電晶體354a的閘極堆疊可與相應的汲極特徵346及源極特徵348直接接觸。因此，傳導通道360a的Si奈米結構(例如，326a、328a、330a)中的每一者可沿著X方向延伸以下距離(或長度)，所述距離(或長度)實質上等於每個閘極堆疊沿著X方向延伸的距離(或長度)(例如，約為D1)。傳導通道360a沿著X方向延伸的距離有時可被稱為程式化電晶體354a的通道長度。具體而言，閘極金屬部分366a2至366a4中的每一者可電性耦合至汲極特徵346/源極特徵348，其中在所述閘極金屬部分與所述汲極特徵及源極特徵之間設置有閘極介電質364a。因此，閘極金屬部分366a2至366a4中的每一者沿著X方向延伸的距離約為D1-2×D5。
另一方面，在交替奈米結構柱324b中形成有內部間隔件340至344，讀取電晶體354b的閘極堆疊可藉由內部間隔件340至344與相應的汲極特徵350及源極特徵352電性隔離。因此，傳導通道360b的Si奈米結構(例如，326b、328b、330b)中的每一者可沿著X方向延伸例如約為D2的距離(或長度)，所述距離(或長度)實質上大於每個閘極堆疊沿著X方向延伸的距離(或 長度)(例如，約為D2-2×D4)。傳導通道360b沿著X方向延伸的距離有時可被稱為讀取電晶體354b的通道長度。具體而言，閘極金屬部分366b2至366a4中的每一者可與汲極特徵350/源極特徵352電性隔離，其中閘極介電質364b及內部間隔件340至344中的相應一者設置在所述閘極金屬部分與所述汲極特徵及源極特徵之間。因此，閘極金屬部分366b2至366a4中的每一者沿著X方向延伸的距離約為D2-2×D4-2×D6。
藉由以此種配置形成記憶體單元的程式化電晶體及讀取電晶體，可增加每個閘極堆疊與程式化電晶體的源極/汲極特徵的接觸面積，此可有利地減小程式化電晶體的VBD及TBD。同時，藉由保留用於讀取電晶體的內部間隔件，可有效地抑制寄生電容，從而不會損害讀取電晶體的開關速度。
在形成閘極金屬366a至366b之後，可形成一或多個互連結構來連接閘極金屬366a、閘極金屬366b及源極特徵352中的每一者，以將記憶體裝置300連接至其他組件或裝置。舉例而言，可在閘極金屬366a上方形成一或多個互連結構(例如，通常稱為VG的通孔結構)，以將閘極金屬366a連接至一或多個上部金屬層，所述上部金屬層可包括程式化字線(WLP)；可在閘極金屬366b上方形成一或多個互連結構(例如，VG)，以將閘極金屬366b連接至一或多個上部金屬層，所述上部金屬層可包括讀取字線(WLR)；並且可在ILD 356中或上方以及源極特徵352上方形成一或多個互連結構(例如，通常被稱為MD的金屬結構，通常被 稱為VD的通孔結構)，以將ILD 356及源極特徵352連接至一或多個上部金屬層，所述上部金屬層可包括位元線(BL)。因此，作為示例性反熔絲記憶體單元的記憶體裝置300可連接至類似於記憶體裝置300的一或多個其他記憶體單元。舉例而言，多個此種記憶體裝置300可藉由相應的WLP、讀取字線(WL)及BL彼此排列(例如，耦合)以形成記憶體陣列。
圖4示出根據一些實施例的另一示例性記憶體裝置400的剖視圖。除了記憶體裝置400的程式化電晶體及讀取電晶體兩者皆包括內部間隔件之外，記憶體裝置400可實質上類似於記憶體裝置300(圖3-1至3-13)。因此，以下論述將集中在記憶體裝置300與400之間的差異上。
如圖所示，記憶體裝置400包括形成在基板402上的程式化電晶體404a及讀取電晶體404b。類似於程式化電晶體354a，程式化電晶體404a亦包括閘極金屬406a、閘極介電質408a、閘極間隔件409a、共同用作傳導通道410a的多個Si奈米結構、汲極特徵412及源極特徵414。類似於讀取電晶體354b，讀取電晶體404b亦包括閘極金屬406b、閘極介電質408b、閘極間隔件409b、共同用作傳導通道410b的多個Si奈米結構、汲極特徵416及源極特徵418。程式化電晶體404a及讀取電晶體404b中的每一者的至少一部分嵌入在ILD 420中。
不同於記憶體裝置300，程式化電晶體404a及讀取電晶體404b兩者皆包括內部間隔件。具體而言，程式化電晶體404a 的閘極金屬406a包括閘極金屬部分406a1、406a2、406a3及406a4。閘極金屬部分406a1及閘極介電質408a的一部分可構成程式化電晶體404a的多個閘極堆疊中的第一個閘極堆疊；閘極金屬部分406a2及閘極介電質408a的一部分可構成程式化電晶體404a的閘極堆疊中的第二個閘極堆疊；閘極金屬部分406a3及閘極介電質408a的一部分可構成程式化電晶體404a的閘極堆疊中的第三個閘極堆疊；並且閘極金屬部分406a4及閘極介電質408a的一部分可構成程式化電晶體404a的閘極堆疊中的第四個閘極堆疊。每個閘極堆疊可至少部分地包圍傳導通道410a的對應Si奈米結構。
類似地，讀取電晶體404b的閘極金屬406b包括閘極金屬部分406b1、406b2、406b3及406b4。閘極金屬部分406b1及閘極介電質408b的一部分可構成讀取電晶體404b的多個閘極堆疊中的第一個閘極堆疊；閘極金屬部分406b2及閘極介電質408b的一部分可構成讀取電晶體404b的閘極堆疊中的第二個閘極堆疊；閘極金屬部分406b3及閘極介電質408b的一部分可構成讀取電晶體404b的閘極堆疊中的第三個閘極堆疊；並且閘極金屬部分406b4及閘極介電質408b的一部分可構成讀取電晶體404b的閘極堆疊中的第四個閘極堆疊。每個閘極堆疊可至少部分地包圍傳導通道410b的對應Si奈米結構。
程式化電晶體404a的一些閘極堆疊藉由內部間隔件424與相應的汲極特徵412/源極特徵414隔離，例如包括閘極金屬部 分406a2的閘極堆疊、包括閘極金屬部分406a3的閘極堆疊以及包括閘極金屬部分406a4的閘極堆疊。讀取電晶體404b的一些閘極堆疊藉由內部間隔件426與相應的汲極特徵416/源極特徵418隔離，例如包括閘極金屬部分406b2的閘極堆疊、包括閘極金屬部分406b3的閘極堆疊以及包括閘極金屬部分406b4的閘極堆疊。在一些實施例中，內部間隔件424至426可由選自氧化矽、氮化矽、氮氧化矽、SiBCN、SiOCN、SiOC或其組合的介電材料形成。
在抑制讀取電晶體404b的寄生電容的同時降低程式化電晶體404a的VBD/TBD方面，內部間隔件424及426具有不同的有效電容。在一些實施例中，內部間隔件424的厚度實質上等於內部間隔件426的厚度，但內部間隔件424的介電常數不同於內部間隔件426的介電常數。舉例而言，內部間隔件424可由以下介電材料形成，所述介電材料的特徵在於介電常數高於內部間隔件426的介電材料的介電常數。在另一實例中，內部間隔件424及426可被形成為具有不同的幾何尺寸。每個內部間隔件424可沿著X方向延伸距離(有時被稱為內部間隔件的寬度)D7，且沿著Z方向延伸距離(有時被稱為內部間隔件的高度)D9；並且每個內部間隔件426可沿著X方向延伸距離(寬度)D8，且沿著Z方向延伸距離(高度)D10。在一些實施例中，內部間隔件424的D7的總和可被選擇成小於內部間隔件426的D8的總和；及/或內部間隔件424的D9的總和可被選擇成小於內部間隔件426的D10的總 和。在至少一個實施例中，內部間隔件424及內部間隔件426具有不同的幾何尺寸，但具有相同的介電常數。
鑑於內部間隔件424及426的非零厚度，傳導通道410a至410b的Si奈米結構的每一者的特徵可在於：通道長度大於對應的閘極堆疊沿著X方向延伸的距離。舉例而言，在圖4中，傳導通道410a的Si奈米結構的通道長度D11可大於對應的閘極堆疊沿著X方向延伸的距離(例如，D11-2×D7)。在另一實例中，傳導通道410b的Si奈米結構的通道長度D12可大於對應的閘極堆疊沿著X方向延伸的距離(例如，D12-2×D8)。
為製成記憶體裝置400，可使用實質上類似於圖2所示方法200的方法。舉例而言，可跳過操作210。因此，在移除第一交替奈米結構柱的第一奈米結構的端部的同時，亦暴露出第一交替奈米結構柱(操作212)。此外，可改變操作212以移除第一交替奈米結構柱及第二交替奈米結構柱兩者的第一奈米結構的端部。
圖5、圖6及圖7示出根據一些實施例的包括部分內部間隔件的各種示例性奈米結構電晶體。用語「部分內部間隔件」是指奈米結構電晶體的未將對應的閘極堆疊與相應的源極或汲極特徵完全隔離的內部間隔件。相反，「完整內部間隔件」可指奈米結構電晶體的將對應的閘極堆疊與相應的源極或汲極特徵完全隔離的內部間隔件。在一些實施例中，具有部分內部間隔件的奈米結構電晶體並非僅限於被配置為反熔絲單元的程式化電晶體或讀取電晶體。然而，在抑制讀取電晶體的寄生電容的同時降低程式化 電晶體的VBD/TBD方面，程式化電晶體及讀取電晶體例如可分別被配置為具有部分內部間隔件的奈米結構電晶體及具有完整內部間隔件的奈米結構電晶體。在另一實例中，程式化電晶體及讀取電晶體可分別被配置為具有部分內部間隔件的奈米結構電晶體及亦具有部分內部間隔件的奈米結構電晶體，但程式化電晶體中的部分內部間隔件的寬度(或高度)的總和小於讀取電晶體中的部分內部間隔件的寬度(或高度)的總和。
參照圖5，繪示了包括部分內部間隔件的奈米結構電晶體500。奈米結構電晶體500形成在基板502上。奈米結構電晶體500包括閘極金屬506、閘極介電質508、閘極間隔件510、共同用作傳導通道512的多個Si奈米結構、汲極特徵514及源極特徵516。奈米結構電晶體500的至少一部分嵌入在ILD 518中。
閘極金屬506包括閘極金屬部分506a、506b、506c及506d。閘極金屬部分506a及閘極介電質508的一部分可構成奈米結構電晶體500的多個閘極堆疊中的第一個閘極堆疊；閘極金屬部分506b及閘極介電質508的一部分可構成奈米結構電晶體500的閘極堆疊中的第二個閘極堆疊；閘極金屬部分506c及閘極介電質508的一部分可構成奈米結構電晶體500的閘極堆疊中的第三個閘極堆疊；並且閘極金屬部分506d及閘極介電質508的一部分可構成奈米結構電晶體500的閘極堆疊中的第四個閘極堆疊。每個閘極堆疊可至少部分地包圍傳導通道512的對應的Si奈米結構。在圖5所示的實施例中，奈米結構電晶體500包括僅將對應 的閘極堆疊與源極特徵516隔離(而不是與汲極特徵514及源極特徵516兩者皆隔離)的部分內部間隔件520。
參照圖6，繪示了包括部分內部間隔件的另一奈米結構電晶體600。奈米結構電晶體600形成在基板602上。奈米結構電晶體600包括閘極金屬606、閘極介電質608、閘極間隔件610、共同用作傳導通道612的多個Si奈米結構、汲極特徵614及源極特徵616。奈米結構電晶體600的至少一部分嵌入在ILD 618中。
閘極金屬606包括閘極金屬部分606a、606b、606c及606d。閘極金屬部分606a及閘極介電質608的一部分可構成奈米結構電晶體600的多個閘極堆疊中的第一個閘極堆疊；閘極金屬部分606b及閘極介電質608的一部分可構成奈米結構電晶體600的閘極堆疊中的第二個閘極堆疊；閘極金屬部分606c及閘極介電質608的一部分可構成奈米結構電晶體600的閘極堆疊中的第三個閘極堆疊；並且閘極金屬部分606d及閘極介電質608的一部分可構成奈米結構電晶體600的閘極堆疊中的第四個閘極堆疊。每個閘極堆疊可至少部分地包圍傳導通道612的對應的Si奈米結構。在圖6所示的實施例中，奈米結構電晶體600包括僅將對應的閘極堆疊與汲極特徵614隔離(而不是與汲極特徵614及源極特徵616兩者皆隔離)的部分內部間隔件620。
參照圖7，繪示了包括部分內部間隔件的又一奈米結構電晶體700。奈米結構電晶體700形成在基板702上。奈米結構電晶體700包括閘極金屬706、閘極介電質708、閘極間隔件710、共 同用作傳導通道712的多個Si奈米結構、汲極特徵714及源極特徵716。奈米結構電晶體700的至少一部分嵌入在ILD 718中。
閘極金屬706包括閘極金屬部分706a、706b、706c及706d。閘極金屬部分706a及閘極介電質708的一部分可構成奈米結構電晶體700的多個閘極堆疊中的第一個閘極堆疊；閘極金屬部分706b及閘極介電質708的一部分可構成奈米結構電晶體700的閘極堆疊中的第二個閘極堆疊；閘極金屬部分706c及閘極介電質708的一部分可構成奈米結構電晶體700的閘極堆疊中的第三個閘極堆疊；並且閘極金屬部分706d及閘極介電質708的一部分可構成奈米結構電晶體700的閘極堆疊中的第四個閘極堆疊。每個閘極堆疊可至少部分地包圍傳導通道712的對應的Si奈米結構。在圖7所示的實施例中，奈米結構電晶體700包括僅將對應的閘極堆疊與源極特徵716隔離(即，使對應的閘極堆疊的另一側與汲極特徵714直接接觸)的部分內部間隔件720、僅將對應的閘極堆疊與汲極特徵714隔離(即，使對應的閘極堆疊的另一側與源極特徵716直接接觸)的內部間隔件724、以及僅將對應的閘極堆疊與源極特徵716隔離(即，使對應的閘極堆疊的另一側與汲極特徵714直接接觸)的內部間隔件726。
在本揭露的一個態樣中，揭露了一種記憶體裝置。所述記憶體裝置包括：多個彼此堆疊的第一奈米結構；多個第一閘極堆疊，其中所述第一閘極堆疊中的兩個相鄰的第一閘極堆疊包圍所述多個第一奈米結構中的對應一者；多個彼此堆疊的第二奈米 結構；多個第二閘極堆疊，其中所述第二閘極堆疊中的兩個相鄰的第二閘極堆疊包圍所述多個第二奈米結構中的對應一者；第一汲極/源極特徵，電性耦合至所述第一奈米結構的第一端；第二汲極/源極特徵，電性耦合至所述第一奈米結構的第二端及所述第二奈米結構的第一端兩者；以及第三汲極/源極特徵，電性耦合至所述第二奈米結構的第二端。所述多個第一閘極堆疊中的至少一者與所述第一汲極/源極特徵或所述第二汲極/源極特徵中的至少一者直接接觸。
在一些實施例中，所述多個第二閘極堆疊中的每一者藉由第一介電間隔件與所述第二汲極/源極特徵電性隔離，並且藉由第二介電間隔件與所述第三汲極/源極特徵電性隔離。在一些實施例中，所述多個第一閘極堆疊中的每一者包含第一閘極金屬及第一閘極介電質，且所述多個第二閘極堆疊中的每一者包含第二閘極金屬及第二閘極介電質。在一些實施例中，所述多個第一閘極堆疊中的每一者與所述第一汲極/源極特徵及所述第二汲極/源極特徵兩者直接接觸。在一些實施例中，所述多個第一閘極堆疊中的每一者僅與所述第一汲極/源極特徵直接接觸。在一些實施例中，所述多個第一閘極堆疊中的每一者僅與所述第二汲極/源極特徵直接接觸。在一些實施例中，所述多個第一閘極堆疊中的第一個第一閘極堆疊與所述第一汲極/源極特徵直接接觸且與所述第二汲極/源極特徵電性隔離，並且所述多個第一閘極堆疊中的第二個第一閘極堆疊與所述第一汲極/源極特徵電性隔離且與所述第二汲 極/源極特徵直接接觸。在一些實施例中，所述多個第一閘極堆疊、所述第一汲極/源極特徵及所述第二汲極/源極特徵被配置為反熔絲記憶體單元的程式化電晶體，所述多個第一奈米結構被共同配置為所述程式化電晶體的傳導通道，並且其中所述多個第二閘極堆疊、所述第二汲極/源極特徵及所述第三汲極/源極特徵被配置為所述反熔絲記憶體單元的讀取電晶體，所述多個第二奈米結構被共同配置為所述讀取電晶體的傳導通道。
在本揭露的另一態樣中，揭露了一種記憶體單元。所述記憶體單元包括：第一電晶體；以及第二電晶體，串聯電性耦合至所述第一電晶體。所述第一電晶體包括：沿著垂直方向彼此間隔開的多個第一奈米片，其中所述多個第一奈米片沿著水平方向具有第一長度；及與所述多個第一奈米片可操作地相關聯的多個第一環繞式閘極堆疊，其中所述多個第一環繞式閘極堆疊沿著所述水平方向具有第二長度，所述第二長度等於或小於所述第一長度。所述第二電晶體包括：多個彼此垂直間隔開的第二奈米片，其中所述多個第二奈米片沿著所述水平方向具有第三長度；以及與所述多個第二奈米片可操作地相關聯的多個第二環繞式閘極堆疊，其中所述多個第二環繞式閘極堆疊沿著所述水平方向具有第四長度，所述第四長度小於所述第三長度。
在一些實施例中，所述多個第一環繞式閘極堆疊中的每一者包含第一閘極金屬及第一閘極介電質，並且所述多個第二環繞式閘極堆疊中的每一者包含第二閘極金屬及第二閘極介電質。 在一些實施例中，所述記憶體單元更包括：第一汲極/源極特徵，設置在所述多個第一環繞式閘極堆疊的第一側上；以及第二汲極/源極特徵，設置在所述多個第一環繞式閘極堆疊的第二側上，其中所述多個第一環繞式閘極堆疊中的每一者與所述第一汲極/源極特徵及所述第二汲極/源極特徵兩者直接接觸，使得所述第二長度實質上等於所述第一長度。在一些實施例中，所述記憶體單元更包括：第一汲極/源極特徵，設置在所述多個第一環繞式閘極堆疊的第一側上；以及第二汲極/源極特徵，設置在所述多個第一環繞式閘極堆疊的第二側上，其中所述多個第一環繞式閘極堆疊中的每一者與所述第一汲極/源極特徵或所述第二汲極/源極特徵直接接觸，使得所述第二長度小於所述第一長度。在一些實施例中，所述記憶體單元更包括：第一汲極/源極特徵，設置在所述多個第一環繞式閘極堆疊與所述多個第二環繞式閘極堆疊之間；第二汲極/源極特徵，與所述第一汲極/源極特徵相對所述多個第一環繞式閘極堆疊設置；第三汲極/源極特徵，與所述第一汲極/源極特徵相對所述多個第二環繞式閘極堆疊設置，其中所述多個第一環繞式閘極堆疊中的每一者藉由多個第一間隔件與所述第一汲極/源極特徵及所述第二汲極/源極特徵兩者電性隔離，並且所述多個第二環繞式閘極堆疊中的每一者藉由多個第二間隔件與所述第二汲極/源極特徵及所述第三汲極/源極特徵兩者電性隔離。在一些實施例中，所述多個第一間隔件的介電常數較所述多個第二間隔件的介電常數大。在一些實施例中，所述多個第一間隔件的介電常數較 所述多個第二間隔件的介電常數小。在一些實施例中，所述多個第一間隔件中的每一者具有沿著所述水平方向的第一寬度，並且所述多個第二間隔件中的每一者具有沿著所述水平方向的第二寬度，所述第一間隔件的所述第一寬度的總和較所述第二間隔件的所述第二寬度的總和小。在一些實施例中，所述多個第一間隔件中的每一者具有沿著所述垂直方向的第一高度，並且所述多個第二間隔件中的每一者具有沿著所述垂直方向的第二高度，所述第一間隔件的所述第一高度的總和較所述第二間隔件的所述第二高度的總和小。在一些實施例中，所述多個第一間隔件各自包含選自氧化矽、氮化矽、氮氧化矽、SiBCN、SiOCN及SiOC中的至少一者的第一介電材料，並且所述多個第二間隔件各自包含選自氧化矽、氮化矽、氮氧化矽、SiBCN、SiOCN及SiOC中的至少一者的第二介電材料。
在本揭露的又一態樣中，揭露了一種製作記憶體裝置的方法。所述方法包括在基板上方形成第一堆疊。所述第一堆疊包括第一奈米片、位於所述第一奈米片上方的第二奈米片及位於所述第二奈米片上方的第三奈米片。所述方法包括在所述基板上方形成第二堆疊。所述第二堆疊包括第四奈米片、位於所述第四奈米片上方的第五奈米片及位於所述第五奈米片上方的第六奈米片。所述方法包括在覆蓋所述第一堆疊的同時移除所述第四奈米片及所述第六奈米片的相應端部。所述方法包括在仍覆蓋所述第一堆疊的同時，在所述第四奈米片及所述第六奈米片的經蝕刻的 所述相應端部處形成多個間隔件。
在一些實施例中，所述製作記憶體裝置的方法更包括：用第一閘極堆疊替換所述第一奈米片及所述第三奈米片以包圍所述第二奈米片，其中所述第一閘極堆疊與相應的源極/汲極特徵直接接觸；以及用第二閘極堆疊替換所述第四奈米片及所述第六奈米片以包圍所述第五奈米片，其中所述第二閘極堆疊藉由所述多個間隔件與相應的源極/汲極特徵電性隔離。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各個態樣。熟習此項技術者應理解，其可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，該些等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對其作出各種改變、代替、及變更。
200:方法
202、204、206、208、210、212、214、216、218、220、222、224、226:操作

Claims (9)

  1. 一種記憶體裝置，包括：多個彼此堆疊的第一奈米結構；多個第一閘極堆疊，所述第一閘極堆疊中的兩個相鄰的第一閘極堆疊包圍所述多個第一奈米結構中的對應一者；多個彼此堆疊的第二奈米結構；多個第二閘極堆疊，所述第二閘極堆疊中的兩個相鄰的第二閘極堆疊包圍所述多個第二奈米結構中的對應一者；第一汲極/源極特徵，電性耦合至所述第一奈米結構的第一端；第二汲極/源極特徵，電性耦合至所述第一奈米結構的第二端及所述第二奈米結構的第一端兩者；以及第三汲極/源極特徵，電性耦合至所述第二奈米結構的第二端，其中所述多個第一閘極堆疊中的至少一者與所述第一汲極/源極特徵或所述第二汲極/源極特徵中的至少一者直接接觸，其中所述多個第二閘極堆疊中的每一者包括閘極金屬部分及閘極介電質，且藉由第一介電間隔件與所述第二汲極/源極特徵電性隔離，所述第一介電間隔件位於所述閘極介電質與所述第二汲極/源極特徵之間。
  2. 如請求項1所述的記憶體裝置，其中所述多個第二閘極堆疊中的每一者藉由第二介電間隔件與所述第三汲極/源極特徵電性隔離。
  3. 如請求項1所述的記憶體裝置，其中所述多個第一閘極堆疊中的每一者與所述第一汲極/源極特徵及所述第二汲極/源極特徵兩者直接接觸。
  4. 如請求項1所述的記憶體裝置，其中所述多個第一閘極堆疊中的第一個第一閘極堆疊與所述第一汲極/源極特徵直接接觸且與所述第二汲極/源極特徵電性隔離，並且所述多個第一閘極堆疊中的第二個第一閘極堆疊與所述第一汲極/源極特徵電性隔離且與所述第二汲極/源極特徵直接接觸。
  5. 一種記憶體單元，包括：第一電晶體；以及第二電晶體，串聯電性耦合至所述第一電晶體，其中所述第一電晶體包括：沿著垂直方向彼此間隔開的多個第一奈米片，所述多個第一奈米片沿著水平方向具有第一長度；及與所述多個第一奈米片可操作地相關聯的多個第一環繞式閘極堆疊，所述多個第一環繞式閘極堆疊沿著所述水平方向具有第二長度，所述第二長度等於或小於所述第一長度，並且其中所述第二電晶體包括：多個彼此垂直間隔開的第二奈米片，所述多個第二奈米 片沿著所述水平方向具有第三長度；以及與所述多個第二奈米片可操作地相關聯的多個第二環繞式閘極堆疊，所述多個第二環繞式閘極堆疊包括閘極金屬及閘極介電質，且所述多個第二環繞式閘極堆疊沿著所述水平方向具有第四長度，所述第四長度小於所述第三長度，且其中所述第四長度與所述第三長度是沿著相同的所述水平方向測量。
  6. 如請求項5所述的記憶體單元，更包括：第一汲極/源極特徵，設置在所述多個第一環繞式閘極堆疊與所述多個第二環繞式閘極堆疊之間；第二汲極/源極特徵，與所述第一汲極/源極特徵相對所述多個第一環繞式閘極堆疊設置；第三汲極/源極特徵，與所述第一汲極/源極特徵相對所述多個第二環繞式閘極堆疊設置，其中所述多個第一環繞式閘極堆疊中的每一者藉由多個第一間隔件與所述第一汲極/源極特徵及所述第二汲極/源極特徵兩者電性隔離，並且所述多個第二環繞式閘極堆疊中的每一者藉由多個第二間隔件與所述第二汲極/源極特徵及所述第三汲極/源極特徵兩者電性隔離。
  7. 如請求項6所述的記憶體單元，其中所述多個第一間隔件中的每一者具有沿著所述水平方向的第一寬度，並且所述多個第二間隔件中的每一者具有沿著所述水平方向的第二寬度，所 述第一間隔件的所述第一寬度的總和較所述第二間隔件的所述第二寬度的總和小。
  8. 如請求項6所述的記憶體單元，其中所述多個第一間隔件中的每一者具有沿著所述垂直方向的第一高度，並且所述多個第二間隔件中的每一者具有沿著所述垂直方向的第二高度，所述第一間隔件的所述第一高度的總和較所述第二間隔件的所述第二高度的總和小。
  9. 一種製作記憶體裝置的方法，包括：在基板上方形成第一堆疊，所述第一堆疊包括第一奈米片、位於所述第一奈米片上方的第二奈米片及位於所述第二奈米片上方的第三奈米片；在所述基板上方形成第二堆疊，所述第二堆疊包括第四奈米片、位於所述第四奈米片上方的第五奈米片及位於所述第五奈米片上方的第六奈米片；在覆蓋所述第一堆疊的同時移除所述第四奈米片及所述第六奈米片的相應端部；在仍覆蓋所述第一堆疊的同時，在所述第四奈米片及所述第六奈米片的經蝕刻的所述相應端部處形成多個間隔件；用第一閘極堆疊替換所述第一奈米片及所述第三奈米片以包圍所述第二奈米片，其中所述第一閘極堆疊與相應的源極/汲極特徵直接接觸；以及用第二閘極堆疊替換所述第四奈米片及所述第六奈米片以包 圍所述第五奈米片，其中所述第二閘極堆疊藉由所述多個間隔件與相應的源極/汲極特徵電性隔離。
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