TWI733834B - 半導體裝置的形成方法 - Google Patents

半導體裝置的形成方法 Download PDF

Info

Publication number
TWI733834B
TWI733834B TW106119614A TW106119614A TWI733834B TW I733834 B TWI733834 B TW I733834B TW 106119614 A TW106119614 A TW 106119614A TW 106119614 A TW106119614 A TW 106119614A TW I733834 B TWI733834 B TW I733834B
Authority
TW
Taiwan
Prior art keywords
fin
material layer
protective material
layer
etching
Prior art date
Application number
TW106119614A
Other languages
English (en)
Other versions
TW201824372A (zh
Inventor
曾晉沅
林緯良
陳欣志
朱熙甯
謝艮軒
嚴永松
劉如淦
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201824372A publication Critical patent/TW201824372A/zh
Application granted granted Critical
Publication of TWI733834B publication Critical patent/TWI733834B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)

Abstract

此處揭露之方法用於圖案化積體電路裝置如鰭狀場效電晶體裝置。例示性的方法包括形成材料層，其包含鰭狀結構的陣列；以及進行鰭狀物切割製程，以移除鰭狀結構的子集。鰭狀結構切割製程包含以切割圖案露出鰭狀結構的子集，並移除露出之鰭狀結構的子集。切割圖案部份地露出鰭狀結構之子集的至少一鰭狀結構。在鰭狀物切割製程為優先切割鰭狀物的製程之實施方式中，材料層為芯層且鰭狀結構為芯。在鰭狀物切割製程為最後切割鰭狀物的製程之實施方式中，材料層為基板(或其材料層)且鰭狀結構為定義於基板(或其材料層)中的鰭狀物。

Description

半導體裝置的形成方法
本發明實施例關於半導體裝置的形成方法，更特別關於鰭狀結構的圖案化製程。
半導體積體電路產業已經歷指數成長。積體電路材料與設計的技術進步使每一代的積體電路，比前一代的積體電路具有更小且更複雜的電路。在積體電路進化中，功能密度(比如單位晶片面積所含的內連線裝置數目)通常隨著幾何尺寸(比如製程所能形成的最小構件或線路)縮小而增加。尺寸縮小的製程有利於增加產能並降低相關成本。
上述尺寸縮小亦增加製程複雜度。為了實現積體電路製程的尺寸縮小，積體電路製程亦需類似發展。舉例來說，鰭狀場效電晶體技術朝更小的結構尺寸如32奈米、28奈米、20奈米、或更小尺寸進展。鰭狀場效電晶體的圖案化製程明顯受限於製程邊界減少，比如減少覆蓋邊界。綜上所述，雖然現有的鰭狀物圖案化製程通常適用於其發展目的，但仍未適用於所有方面。
本發明一實施例提供之半導體裝置的形成方法，包括：形成材料層，其包含多個鰭狀結構的陣列；以及在材料層上進行鰭狀物切割製程，以移除鰭狀結構的子集，其中鰭狀 物切割製程包括：依據切割圖案露出鰭狀結構的子集，其部份地露出鰭狀結構之子集的至少一鰭狀結構；以及移除露出的鰭狀結構之子集。
S、S1:間隔
P、P1:間距
w:寬度
100:方法
110、120、130、140:步驟
200、300、400、500:鰭狀場效電晶體裝置
210、410:基板
220:圖案層
222:底圖案層
224:中間圖案層
226:較上圖案層
230:芯層
232:芯
232A:保護的芯
232B:未保護的芯
240、340、440、540:保護材料層
250、350、450、550:圖案化的光阻層
252、270、270A、270B、352、370、452、470、492、552、570:開口
260、460:上表面
262、264、462、464:側壁
280:圖案結構
290、430:鰭狀物層
292、432:鰭狀物
294、480、485、494、496:溝槽
295A、295B:覆蓋窗口
298:切割邊緣
432A:保護的鰭狀物
432B:未保護的鰭狀物
第1圖係多種實施例中，製作半導體裝置的方法之流程圖。
第2A至2I圖係本發明多種實施例中，部份或全部鰭狀場效電晶體裝置於第1圖之方法的多種製程階段中的剖視圖。
第3A至3D圖係本發明多種實施例中，部份或全部鰭狀場效電晶體裝置於鰭狀物切割製程之多種階段中的上視圖。
第4A至4I圖係本發明多種實施例中，部份或全部鰭狀場效電晶體裝置於第1圖之方法的多種製程階段中的剖視圖。
第5A至5F圖係本發明多種實施例中，部份或全部的另一鰭狀場效電晶體裝置於第1圖之方法的多種製程階段中的剖視圖。
第6A與6B圖係本發明多種實施例中，部份或全部的鰭狀場效電晶體裝置於鰭狀物切割製程之階段中的多種圖式。
第7A至7F圖係本發明多種實施例中，部份或全部的另一鰭狀場效電晶體裝置於第1圖之方法的多種製程階段中的剖視圖。
下述內容提供的不同實施例或實例可實施本發明的不同結構。特定構件與排列的實施例係用以簡化本發明而非侷限本發明。舉例來說，形成第一構件於第二構件上的敘述包 含兩者直接接觸，或兩者之間隔有其他額外構件而非直接接觸。
此外，本發明的多種例子中可重複標號以簡化與清楚說明，但不表示多種實施例及/或設置之間具有相同標號的單元具有相同的對應關係。此外在本發明下述實施例中，結構形成於、連接至、及/或耦接至另一結構之上，指的是直接接觸或兩者之間隔有其他額外結構而非直接接觸。此外，空間性的相對用語如「下方」、「其下」、「較下方」、「上方」、「較上方」、或類似用語可用於簡化說明某一元件與另一元件在圖示中的相對關係。空間性的相對用語可延伸至以其他方向使用之元件，而非侷限於圖示方向。
第1圖係本發明多種實施例中，用以製作積體電路裝置的方法100其流程圖。在一些實施例中，積體電路裝置包含鰭狀場效電晶體裝置，通常指的是任何鰭狀物為主的電晶體裝置，比如鰭狀物為主的多閘極電晶體。如下述內容，方法100可增加製程容忍度如覆蓋製程容忍度、簡化積體電路製程、及/或增加積體電路設計佈局彈性。在方法100之前、之中、及之後可進行額外步驟，且額外實施例可調換、取代、或省略方法100的一些步驟。
在步驟110中，形成材料層，其包含鰭狀結構的陣列。在一些實施方式中，材料層為芯層(比如包含芯陣列)，且鰭狀結構為芯。在一些實施方式中，材料層為基板的鰭狀物層(比如包含鰭狀物陣列)，且鰭狀結構為鰭狀物。接著進行方法100之步驟120與130中，在材料層上進行鰭狀物切割製程以移 除鰭狀結構的子集。在步驟120中，鰭狀物切割製程包含以切割圖案露出鰭狀結構的子集，其中切割圖案部份地露出鰭狀結構之子集的至少一鰭狀物。舉例來說，包含切割圖案的保護材料層形成於材料層上，而保護材料層包含開口以露出鰭狀結構的子集。開口部份地露出至少一鰭狀結構，因此保護材料層未覆蓋至少一鰭狀結構的部份(如側壁)，且保護材料層覆蓋至少一鰭狀結構的部份(如另一側壁)。在步驟130中，鰭狀切割製程包含移除鰭狀結構其露出的子集，且移除方法可為蝕刻製程。在材料層為芯層的實施方式中，鰭狀物切割製程為優先切割鰭狀物製程。在材料層為鰭狀物層的實施方式中，鰭狀物切割製程為最後切割鰭狀物製程。在方法100的步驟140中，可繼續完成積體電路裝置的製程。舉例來說，在優先切割鰭狀物的實施方式中，方法100可採用芯層圖案化下方層，以形成鰭狀場效電晶體裝置的一或多個鰭狀物(又稱作鰭狀物層)。在一些實施方式中，下方層為基板的材料層。在優先切割鰭狀物與最後切割鰭狀物的實施方式中，方法100形成隔離結構(如淺溝槽隔離結構)於鰭狀物層之鰭狀物定義的溝槽中。
由於方法100部份露出將移除之鰭狀結構的子集，而非完全露出將移除之鰭狀結構的子集，因此方法100可稱作部份開口圖案蝕刻的製程。下述內容為方法100的多種實施例製作之鰭狀場效電晶體裝置。雖然方法100用於形成鰭狀場效電晶體裝置的鰭狀物，但方法100亦可用於形成積體電路裝置的其他積體電路結構。在許多例子中，部份開口圖案蝕刻的製程可形成閘極結構及/或其他積體電路結構，可達較大的 圖案化製程容忍度以簡化製程及/或增加積體電路設計佈局的彈性。這些部份開口圖案化蝕刻的製程關於採用切割圖案以露出閘極結構(或其他積體電路結構)的子集，其中切割圖案部份地露出閘極結構之子集的至少一閘極結構(或其他積體電路結構)，並移除露出的閘極結構(或其他積體電路結構)之子集。
第2A至2I圖係本發明多種實施例中，部份或全部鰭狀場效電晶體裝置200於多種製程階段(比如方法100的製程階段)中的剖視圖。鰭狀場效電晶體裝置200可包含於微處理器、記憶體、及/或其他積體電路裝置中。在一些實施方式中，鰭狀場效電晶體裝置200可為部份的積體電路晶片、單晶片系統、或上述之部份，其可包含多種被動與主動微電子裝置，比如電阻、電容、電感、二極體、金氧半場效電晶體、互補式金氧半電晶體、雙接面電晶體、橫向擴散金氧半電晶體、高電壓電晶體、高頻電晶體、其他合適構件、或上述之組合。第2A至2I圖已簡化以利清楚了解本發明實施例的發明性概念。鰭狀場效電晶體裝置200可包含額外結構，且其他實施例可置換、調整、或省略鰭狀場效電晶體裝置200的一些結構。
在第2A圖中，鰭狀場效電晶體裝置200包含基板210如晶圓。在此實施例中，基板210包含矽。在其他或額外實施例中，基板210包含另一半導體元素如鍺；半導體化合物如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦；半導體合金如矽鍺、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP；或上述之組合。在其他實施例中，基板210為絕緣層上半導體基板，比如絕緣層上矽基板、絕緣層上矽鍺基 板、或絕緣層上鍺基板。絕緣層上半導體基板的製作方法可採用分離佈植氧、晶圓接合、及/或其他合適方法。
基板210可包含多種摻雜區(未圖示)，端視鰭狀場效電晶體裝置200的設計需求。在一些實施方式中，基板210包含摻雜p型摻質如硼(如BF2)、銦、其他p型摻質、或上述之組合的p型摻雜區(如p型井)。在一些實施方式中，基板210包含摻雜n型摻質如磷、砷、其他n型摻質、或上述之組合的n型摻雜區(如n型井)。在一些實施方式中，基板210包含p型摻質與n型摻質之組合的摻雜區。多種摻雜區可直接形成於基板210之上及/或之中，比如提供p型井結構、n型井結構、雙井結構、隆起結構、或上述之組合。摻雜方法可採用離子佈植或擴散的多種步驟與技術。
圖案層220形成於基板210上。在此實施例中，圖案層220為三層的圖案堆疊，其包含底圖案層222、中間圖案層224、與較上圖案層226。上述層狀物合適材料選擇，部份取決於材料的蝕刻選擇性。舉例來說，底圖案層222、中間圖案層224、與較上圖案層226可具有不同材料，比如每一層狀物的移除方法可採用對應蝕刻品而不明顯地移除其他層狀物。換言之，底圖案層222、中間圖案層224、與較上圖案層226包含的材料具有不同蝕刻率。在一些實施方式中，較上圖案層226可作為蝕刻中間圖案層224、底圖案層222、及/或基板210時的蝕刻遮罩；中間圖案層224可作為蝕刻底圖案層222及/或基板210時的蝕刻遮罩；而底圖案層222可作為蝕刻基板210時的蝕刻遮罩。在一些實施方式中，底圖案層222、中間圖案層224、與較 上圖案層226包含不同的半導體材料及/或不同的介電材料，以達所需的蝕刻選擇性，比如矽、非晶矽、半導體氧化物(如氧化矽)、半導體氮化物(如氮化矽)、半導體氮氧化物(如氮氧化矽)、及/或半導體碳化物(如碳化矽)、其他半導體材料、及/或其他介電材料。舉例來說，一些實施方式中的底圖案層222包含氧化矽，中間圖案層224包含氮化矽，而較上圖案層226包含氧化矽。在一些實施方式中，底圖案層222、中間圖案層224、與較上圖案層226包含不同的光阻材料以達所需的蝕刻選擇性。在一些實施方式中，底圖案層22與較上圖案層226包含有機材料，而中間圖案層224包含無機材料。圖案層220的形成方法可為任何合適製程。舉例來說，底圖案層222、中間圖案層224、與較上圖案層226的形成方法，可各自經個別的旋轉塗佈製程後進行熱烘烤製程。雖然上述圖案層220為三層圖案堆疊，但圖案層220可包含任意數目的層狀物以達所需的圖案結果。
芯層230形成於圖案層220上。在此實施例中，芯層230包含芯232的陣列於較上圖案層226上，每一芯232具有寬度w，且相鄰的芯232具有間隔S。芯232的間距P通常指的是積體電路結構的寬度(比如芯232的寬度w)與相鄰之積體電路結構之間的間隔寬度(比如芯232之間的間隔S)的總合。換言之，P=w+S。芯232對應鰭狀場效電晶體裝置200之較下層中即將形成的鰭狀結構(又稱作鰭狀物)，因此芯232又稱作鰭狀結構。在一些實施方式中，間距P為已知的技術節點其微影製程所能達到的芯232之間的最小間距。芯層230包含的材料不同於圖案層 220(特別是較上圖案層226)的材料，以達蝕刻製程中的蝕刻選擇性。如此一來，對應蝕刻品可移除芯層230而不明顯地蝕刻較上圖案層226，反之亦然。換言之，芯層230與較上圖案層226包含的材料具有不同的蝕刻率。在一些實施方式中，芯層230作為圖案化圖案層220的蝕刻遮罩。在一些實施方式中，芯層230包含半導體材料及/或介電材料以達所需的蝕刻選擇性，比如矽、非晶矽、半導體氧化物、半導體氮化物、半導體氮氧化物、或半導體碳化物。舉例來說，在較上圖案層226包含氧化矽的實施方式中，芯層230包含氮化矽。在一些實施例中，可省略圖案層20，而芯層230包含的材料不同於基板210以達蝕刻製程中的蝕刻選擇性。如此一來，採用對應蝕刻品可移除芯層230而不明顯地蝕刻基板210，反之亦然。在這些實施方式中，芯層230可作為圖案化基板210時的蝕刻遮罩。
進行沉積、微影、及/或蝕刻製程的組合，以形成芯層230，使芯232自較上圖案層226延伸，如第2A圖所示。舉例來說，形成芯層230包含沉積遮罩層(如非晶矽層)於較上圖案層226上，進行微影製程以形成圖案化的光阻層於遮罩層上，以及進行蝕刻製程以將定義於圖案化的光阻層中的圖案轉移至遮罩層。沉積製程可包含化學氣相沉積、物理氣相沉積、原子層沉積、高密度電漿化學氣相沉積、有機金屬化學氣相沉積、遠端電漿化學氣相沉積、電漿增強化學氣相沉積、低壓化學氣相沉積、原子層化學氣相沉積、常壓化學氣相沉積、旋轉塗佈、電鍍、其他沉積方法、或上述之組合。微影製程可包含形成光阻層於遮罩層上(比如以旋轉塗佈法)、進行曝光前烘烤 製程、採用光罩進行曝光製程、進行曝光後烘烤製程、以及進行顯影製程。在曝光製程中，光阻層暴露於射線能量如紫外光、深紫外光、或極紫外光，其中光罩阻擋、穿透、及/或反射射線至光阻層，端視光罩之光罩圖案及/或光罩種類(比如二元光罩、相位偏移光罩、或極紫外線光罩)而定。如此一來，可將對應光罩圖案的影像投影至光阻層上。由於光阻層對射線能量敏感，光阻層的曝光部份將產生化學變化，即光阻層的曝光部份(或未曝光部份)將溶於顯影製程，端視顯影製程所用之顯影溶液特性與光阻層特性而定。在顯影步驟後，圖案化的光阻層包含的光阻圖案對應光罩。在其他實施例中，微影製程可採用或置換為其他方法，比如無光罩微影、電子束寫入、離子束寫入、及/或奈米壓印技術。蝕刻製程可移除部份的遮罩層，其中蝕刻製程採用圖案化的光阻層作為蝕刻遮罩。蝕刻製程可包含乾蝕刻製程、濕蝕刻製程、其他合適的蝕刻製程、或上述之組合。在蝕刻製程後，自遮罩層移除圖案化的光阻層以保留芯層230。上述移除圖案化的光阻層之方法可為光阻剝除製程。在一些實施方式中，芯層230的形成方法為雙重圖案微影製程，此方法構成基板上圖案的方法為將圖案分成兩個交錯的圖案。雙重圖案化微影可增加積體電路結構(比如鰭狀物)的密度。多種雙重圖案化微影的方法可包含雙重曝光(比如採用兩組光罩)、凍結光阻、極紫外線微影、其他合適製程、或上述之組合。
在第2B至2F圖中，進行優先切割鰭狀物的部份開口圖案蝕刻之製程，可移除部份的芯層230(比如芯232的子 集)，以定義鰭狀場效電晶體裝置200的主動區。在第2B圖中，保護材料層240形成於芯層230上。在此實施例中，保護材料層240沉積於芯層230上的方法可為任何合適的沉積製程，因此保護材料層240將填入芯232之間的空間。上述沉積製程可包含化學氣相沉積、物理氣相沉積、原子層沉積、高密度電漿化學氣相沉積、有機金屬化學氣相沉積、遠端電漿化學氣相沉積、電漿增強化學氣相沉積、低壓化學氣相沉積、原子層化學氣相沉積、常壓化學氣相沉積、旋轉塗佈、電鍍、其他沉積方法、或上述之組合。保護材料層240包含的材料不同於芯層230的材料，以達蝕刻製程中的蝕刻選擇性。如此一來，可採用對應的蝕刻品移除芯層230而不明顯地蝕刻保護材料層240，反之亦然。換言之，保護材料層240與芯層230包含的材料具有不同的蝕刻率。在一些實施方式中，保護材料層240可包含半導體材料及/或介電材料以達所需的蝕刻選擇性，比如矽、非晶矽、半導體氧化物、半導體氮化物、半導體氮氧化物、或半導體碳化物。舉例來說，在芯層230包含氮化矽的實施方式中，保護材料層240包含矽。
在第2C圖中，圖案化的光阻層250形成於保護材料層240上。舉例來說，微影製程形成圖案化的光阻層250。微影製程可包含形成光阻層於保護材料層240上(比如以旋轉塗佈法)、進行曝光前烘烤製程、採用光罩進行曝光製程、進行曝光後烘烤製程、以及進行顯影製程。在曝光製程中，光阻層暴露於射線能量如紫外光、深紫外光、或極紫外光，其中光罩阻擋、穿透、及/或反射射線至光阻層，端視光罩之光罩圖案及/ 或光罩種類而定。如此一來，可將對應光罩圖案的影像投影至光阻層上。由於光阻層對射線能量敏感，光阻層的曝光部份將產生化學變化，即光阻層的曝光部份(或未曝光部份)將溶於顯影製程，端視顯影製程所用之顯影溶液特性與光阻層特性而定。在顯影步驟後，圖案化的光阻層包含的光阻圖案對應光罩。在其他實施例中，微影製程可採用或置換為其他方法，比如無光罩微影、電子束寫入、離子束寫入、及/或奈米壓印技術。顯影後之圖案化的光阻層250包含切割圖案以對應光罩圖案，且切割圖案露出部份的芯層230。舉例來說，切割圖案露出芯232的子集，以定義保護的芯232A與未保護的(不需要的)芯232B。在優先切割鰭狀物的部份開口圖案蝕刻之製程中，移除未保護的芯232B。在此實施例中，切割圖案定義的開口252對準於(重疊)未保護的芯232B上，其中開口252部份的露出未保護的芯232B。舉例來說，未保護的芯232B包含定義於側壁262與264之間的上表面260，而圖案化的光阻層250遮罩側壁262而未遮罩側壁264與上表面260，使覆蓋側壁264與上表面260的保護材料層240露出。
在一些實施方式中，圖案化的光阻層250部份地遮罩未保護的芯232B之上表面260，且部份地露出覆蓋上表面260的保護材料層240。在一些實施方式中，圖案化的光阻層250完全遮罩未保護的芯232B之上表面260，僅露出覆蓋側壁264的保護材料層240。在一些實施方式中，圖案化的光阻層250保護部份未保護的芯232B，其上之保護材料層240將保留。欲移除之保護材料層240下之未保護的芯232B，則不具有圖案化的光阻 層250於其上。此外，雖然此實施例僅圖示兩個未保護的芯232B，但本發明實施例之芯232的子集可包含任何數目之未保護的芯232B。舉例來說，切割圖案所露出之芯232的子集可包含單一未保護的芯，其中切割圖案露出部份之單一未保護的芯(比如至少一側壁)。在另一例中，切割圖案所露出之芯232的子集可包含超過兩個未保護的芯，其中切割圖案部份地露出靠近切割圖案周圍之未保護的芯(比如露出至少一側壁)，並完全露出靠近周圍之未保護的芯之間的未保護的芯(比如露出未保護的芯之上表面與側壁)。本發明在圖案化的光阻層250改為圖案化的硬遮罩層之實施方式中，其亦圖案化以具有開口252。在這些實施方式中，圖案化的硬遮罩層可包含半導體材料及/或介電材料，以達所需的蝕刻選擇性(比如圖案化的硬遮罩層及保護材料層240之間的蝕刻選擇性)。上述圖案化的硬遮罩層可為矽、半導體氧化物(如氧化矽)、半導體氮化物(如氮化矽)、半導體氮碳化物(如氮碳氧化矽)、或半導體碳化物(如碳氮化矽)。
在第2D圖中，切割圖案轉移至保護材料層240以形成圖案化的保護材料層240，其部份地露出未保護的芯232B。舉例來說，切割圖案定義開口270，其部份地露出未保護的芯232B。在一些實施方式中，蝕刻製程移除定義於圖案化的光阻層250中的開口252所露出的保護材料層240，比如覆蓋未保護的芯232B之上表面260與側壁264的保護材料層240。由於圖案化的光阻層250遮罩側壁262，因此保護材料層240保留於側壁262上。蝕刻製程可為乾蝕刻製程、濕蝕刻製程、或上述之組 合。在此實施例中，自部份未保護的芯232B選擇性地蝕刻保護材料層240，而不蝕刻(或不明顯地蝕刻)未保護的芯232B。可調整多種蝕刻參數以選擇性地蝕刻保護材料層240，比如蝕刻品組成、蝕刻溫度、蝕刻溶液濃度、蝕刻時間、蝕刻壓力、電源功率、射頻偏壓、射頻偏功率、蝕刻品流速、其他合適的蝕刻參數、或上述之組合。在一些實施方式中，濕蝕刻製程可採用合適的蝕刻溶液以選擇性地蝕刻保護材料層240，比如氫氟酸為主的溶液、硫酸為主的溶液、鹽酸為主的溶液、氫氧化銨為主的溶液、其他合適的蝕刻溶液、或上述之組合。之後可採用剝除製程移除圖案化的光阻層250。
在第2E圖中，自芯層230移除未保護的芯232B。舉例來說，可進行蝕刻製程以移除定義於保護材料層240中的開口270所露出之未保護的芯232B。選擇性地蝕刻未保護的芯232B，而不蝕刻(或不明顯地蝕刻)保護材料層240及/或圖案層220(特別是其較上圖案層226)。蝕刻製程可為乾蝕刻製程、濕蝕刻製程、或上述之組合。可調整多種蝕刻參數以選擇性地蝕刻未保護的芯232B，比如蝕刻品組成、蝕刻溫度、蝕刻溶液濃度、蝕刻時間、蝕刻壓力、電源功率、射頻偏壓、射頻偏功率、蝕刻品流速、其他合適的蝕刻參數、或上述之組合。在一些實施方式中，濕蝕刻製程可採用合適的蝕刻溶液以選擇性地蝕刻未保護的芯232B，比如氫氟酸為主的溶液、硫酸為主的溶液、鹽酸為主的溶液、氫氧化銨為主的溶液、其他合適的蝕刻溶液、或上述之組合。在第2F圖中，之後移除任何殘留的保護材料層240，比如選擇性地蝕刻殘留保護材料層，且其移除方法 如上述第2D圖，以保留位於圖案層220上之保護的芯232A。保護的芯232A之間隔有間隔S1，因此保護的芯232A之間距P1(即w+S1)大於間距P。
在第2G至2I圖中，採用芯層230(特別是保留之保護的芯232A)以定義鰭狀物層於基板210中。在第2G圖中，移除部份的圖案層220，比如以蝕刻製程移除。舉例來說，選擇性蝕刻較上圖案層226、中間圖案層224、與底圖案層222，而不蝕刻(或不明顯地蝕刻)芯層230，因此保護的芯232A作為移除部份圖案層220時的蝕刻遮罩。蝕刻製程為乾蝕刻製程、濕蝕刻製程、或上述之組合。可調整多種蝕刻參數以選擇性地蝕刻圖案層220，比如蝕刻品組成、蝕刻溫度、蝕刻溶液濃度、蝕刻時間、蝕刻壓力、電源功率、射頻偏壓、射頻偏功率、蝕刻品流速、其他合適的蝕刻參數、或上述之組合。本發明實施例可採用蝕刻製程及/或其他製程的任何組合，以移除部份的圖案層220。接著如第2H圖所示，可移除保護的芯232A，比如以蝕刻製程移除。蝕刻製程可選擇性地蝕刻保護的芯232A而不蝕刻(或不明顯地蝕刻)保留之部份圖案層220，以提供用於圖案化基板210的圖案結構280。
在第2I圖中，移除部份基板210以形成鰭狀物層290，比如以蝕刻製程移除。鰭狀物層290包含鰭狀物292的陣列，其中鰭狀物292具有間距P1，且相鄰的鰭狀物292之間隔有間隔S1。在蝕刻製程後，溝槽294定義於鰭狀物292之間。蝕刻製程為乾蝕刻製程、濕蝕刻製程、或上述之組合。在一些實施方式中，選擇性地蝕刻基板210而不蝕刻(或不明顯地蝕刻)圖案 結構280，因此圖案結構280可在移除部份基板210之步驟中作為蝕刻遮罩。可調整多種蝕刻參數以選擇性地蝕刻基板210，比如蝕刻品組成、蝕刻溫度、蝕刻溶液濃度、蝕刻時間、蝕刻壓力、電源功率、射頻偏壓、射頻偏功率、蝕刻品流速、其他合適的蝕刻參數、或上述之組合。在一些實施方式中，進行蝕刻製程時會移除圖案結構280的多種層狀物。在一些實施方式中，可在形成鰭狀物層290之後移除圖案結構280。
接著可對鰭狀場效電晶體裝置200進行額外製程，以形成本技術領域已知的多種結構或區域。舉例來說，隔離結構可形成於溝槽294中以隔離鰭狀物292，可隔離鰭狀場效電晶體裝置200的多種主動區。隔離結構包含氧化矽、氮化矽、氮氧化矽、其他合適的隔離材料、或上述之組合。隔離結構可包含不同結構，比如淺溝槽隔離結構、深溝槽隔離結構、及/或局部氧化矽結構。在一些實施方式中，隔離結構的形成方法為將絕緣材料填入溝槽294中，比如採用化學氣相沉積製程或旋轉塗佈玻璃製程。可進行化學機械研磨製程以移除多餘的絕緣材料及/或平坦化隔離結構的上表面。在一些實施方式中，隔離結構的形成方法為沉積絕緣材料於基板210上，因此絕緣材料層填入鰭狀物292之間的溝槽294。接著回蝕刻絕緣材料層。在一些實施方式中，隔離結構包含填入溝槽294的多層結構，比如熱氧化物襯墊層與其上的氮化矽層。後續製程可包含一或多道離子佈植製程(比如佈植至鰭狀物294中)、形成一或多個磊晶成長層(其可包含摻雜層)、以及形成閘極結構(比如高介電常數介電物與金屬閘極的堆疊)。此外，後續製程可包含形 成側壁間隔物(比如形成於高介電常數介電物與金屬閘極之堆疊上)、源極/汲極結構(比如磊晶成長源極/汲極結構)、蝕刻停止層、層間介電層、接點開口、接點金屬、以及多種接點/通孔/線路及多層內連線結構(比如金屬層與層間介電層)於基板210上。上述單元設置為連接多種結構以形成功能電路，其可包含一或多個鰭狀場效電晶體裝置。在又一例中，多層內連線可包含垂直內連線如通孔或接點，以及水平內連線如金屬線路。多種內連線結構可採用多種導電材料如銅、鎢、及/或矽化物。在一例中，鑲嵌及/或雙鑲嵌製程可用以形成銅相關的多層內連線結構。
第3A至3D圖係本發明多種實施例中，位於材料層(如芯層230)上的圖案化的光阻層(如圖案化的光阻層250)之上視圖。雖然未圖示，但保護材料層240位於圖案化的光阻層250與芯層230之間，且圖案化的光阻層250中的開口所露出之保護材料層240已移除。在第3A圖中，對鰭狀場效電晶體裝置200進行習知的優先切割鰭狀物之製程，以完全露出未保護的芯232B。舉例來說，圖案化的光阻層250包含開口270A定義的切割圖案，且開口270A完全露出未保護的芯232B，其中覆蓋窗口295A限制開口270A與下方的芯層230之對準。覆蓋窗口295A定義切割邊緣298的邊界，且切割邊緣298定義開口270A，可確保保護材料層240完全不覆蓋未保護的芯232B時，保護材料層240保持覆蓋保護的芯232A。間隔S可限制上述邊界。舉例來說，習知的優先切割鰭狀物之製程通常指定其覆蓋(切割)預算為S/2，因此切割邊緣298自未保護的芯232B之側壁偏移的距離 不可超過S/2，以確保可自未保護的芯232B完全移除保護材料層240。當積體電路技術的結構尺寸持續縮小(比如32nm、28nm、20nm、或更小)，縮小間距P將縮小芯232之間的間隔S，這將大幅減少覆蓋預算。這對形成較小的積體電路結構如鰭狀場效電晶體裝置的鰭狀物而言為明顯挑戰。增加覆蓋預算的解答之一為縮小芯232的寬度以增加間隔S。然而這種作法通常會造成高深寬比的圖案，進而需要更複雜的蝕刻製程。
藉由部份露出未保護的芯232B，可明顯增加覆蓋預算。舉例來說，在第3B圖中對鰭狀場效電晶體裝置200進行優先切割鰭狀物的部份開口圖案蝕刻之製程時，第3B圖的上視圖對應第2D圖之鰭狀場效電晶體裝置200(剖視圖)。在第3B圖中，圖案化的光阻層250包含開口270B定義的切割圖案，而覆蓋窗口295B限制開口270B與下方的芯層230之對準。覆蓋窗口295B定義切割邊緣298的邊界，且切割邊緣298定義開口270B，可確保保護材料層240不覆蓋部份之未保護的芯232B時，保護材料層240覆蓋保護的芯232A。藉由部份地露出未保護的芯232B，間距P可限制邊界。綜上所述，優先切割鰭狀物之部份開口圖案蝕刻的製程可將覆蓋(切割)預算自S/2(即(P-w)/2)增加至P/2，因此切割邊緣298自未保護的芯232B之側壁偏移的距離可達P/2，如第3B圖所示。這可比習知的優先切割鰭狀物之製程容忍較大的覆蓋誤差，相對於芯層230可允許開口270B中的偏移增加。舉例來說，第3C圖中的開口270B朝左偏移以完全露出一個未保護的芯232B，並部份露出另一個未保護的芯232B。第3D圖中的開口270B向右偏移以完全露出一個未保護 的芯232B，並部份露出另一個未保護的芯232B。在一些實施方式中，優先切割鰭狀物的部份開口圖案蝕刻之製程可增加40%至50%的覆蓋(切割)邊界。上述優點不需高深寬比的圖案及/或不含缺陷(比如影響鰭狀場效電晶體裝置之殘留未保護的芯232B)，因此可簡化製程並增加製程彈性。不同實施例可具有不同優點，且任何實施例不必具有特定的優點。
第4A至4I圖係本發明多種實施例中，部份或全部鰭狀場效電晶體裝置300於多種製程階段(比如方法100的製程階段)中的剖視圖。鰭狀場效電晶體裝置300可包含於微處理器、記憶體、及/或其他積體電路裝置中。在一些實施方式中，鰭狀場效電晶體裝置300可為部份的積體電路晶片、單晶片系統、或上述之部份，其可包含多種被動與主動微電子裝置，比如電阻、電容、電感、二極體、金氧半場效電晶體、互補式金氧半裝置、雙接面電晶體、橫向擴散金氧半電晶體、高電壓電晶體、高頻電晶體、其他合適構件、或上述之組合。鰭狀場效電晶體裝置300在許多方面與鰭狀場效電晶體裝置200類似。綜上所述，第2A至2I圖與第4A至4I圖中的類似結構將以相同標號標示，以清楚並簡化說明。第4A至4I圖已簡化以利清楚了解本發明實施例的發明性概念。鰭狀場效電晶體裝置300可包含額外結構，且其他實施例可置換、調整、或省略鰭狀場效電晶體裝置300的一些結構。
第4A圖中的鰭狀場效電晶體裝置300與鰭狀場效電晶體裝置200類似，其包含基板210、定義於基板210上的圖案層220、以及位於圖案層220上的芯層230。芯層230包含芯 232，芯232具有寬度w與間距P，且相鄰的芯232之間隔有間隔S。與第2B至2F圖中製作鰭狀場效電晶體裝置200的方法類似，第4B至4F圖進行優先切割鰭狀物的部份開口圖案蝕刻之製程，以移除部份的芯層230(比如芯232的子集)，可定義鰭狀場效電晶體裝置300的主動區。優先切割鰭狀物的部份開口圖案蝕刻之製程，可達切割鰭狀物的部份開口圖案蝕刻之製程所述的一或多種優點，比如增加覆蓋(切割)的預算。
在第4B圖中，保護材料層340形成於芯層230上。與第2B圖中沉積於鰭狀場效電晶體裝置200的芯層230上之保護材料層240相較，保護材料層340並未填滿芯232之間的空間。舉例來說，保護材料層340順應性地沉積於芯層230上的方法可為任何合適的沉積製程，因此在芯層230及/或基板210之露出表面上的保護材料層340具有實質上一致的厚度。上述沉積製程可包含化學氣相沉積、物理氣相沉積、原子層沉積、高密度電漿化學氣相沉積、有機金屬化學氣相沉積、遠端電漿化學氣相沉積、電漿增強化學氣相沉積、低壓化學氣相沉積、原子層化學氣相沉積、常壓化學氣相沉積、旋轉塗佈、電鍍、其他沉積方法、或上述之組合。保護材料層340包含的材料不同於芯層230的材料，以達蝕刻製程中的蝕刻選擇性。如此一來，可採用對應的蝕刻品移除芯層230而不明顯地蝕刻保護材料層340，反之亦然。換言之，保護材料層340與芯層230包含的材料具有不同的蝕刻率。在一些實施方式中，保護材料層340可包含半導體材料及/或介電材料以達所需的蝕刻選擇性，比如矽、非晶矽、半導體氧化物、半導體氮化物、半導體氮氧化物、 或半導體碳化物。舉例來說，在芯層230包含氮化矽的實施方式中，保護材料層340包含矽。
在第4C圖中，圖案化的光阻層350形成於保護材料層340上。可進行微影製程以形成圖案化的光阻層350，如同前述形成圖案化的光阻層250之微影製程。然而與第2C圖中形成於鰭狀場效電晶體裝置200的保護材料層240上之圖案化的光阻層250相較，圖案化的光阻層350與保護材料層340之組合填入芯232之間的空間。在顯影步驟後，圖案化的光阻層350包含的切割圖案對應光罩圖案，其中切割圖案露出部份的芯層230。舉例來說，切割圖案露出芯232的子集，以定義保護的芯232A與未保護的芯232B。在第4C圖中，切割圖案包含的開口352對準於(重疊)未保護的芯232B上，其中開口352部份的露出未保護的芯232B。與第2C圖中形成於鰭狀場效電晶體裝置200的保護材料層240上之圖案化的光阻層250類似，圖案化的光阻層350遮罩側壁262而未遮罩側壁264與上表面260，使覆蓋側壁264與上表面260的保護材料層340露出。在一些實施方式中，圖案化的光阻層350部份地遮罩未保護的芯232B之上表面260，且部份地露出覆蓋上表面260的保護材料層340。在一些實施方式中，圖案化的光阻層350完全遮罩未保護的芯232B之上表面260，僅露出覆蓋側壁264的保護材料層340。在一些實施方式中，圖案化的光阻層350保護部份未保護的芯232B，其上之保護材料層340將保留。欲移除之保護材料層340下之未保護的芯232B，則不具有圖案化的光阻層350於其上。
在第4D圖中，切割圖案轉移至保護材料層340以形 成圖案化的保護材料層340，可部份地露出未保護的芯232B。舉例來說，切割圖案定義開口370，其部份地露出未保護的芯232B。在一些實施方式中，蝕刻製程移除定義於圖案化的光阻層350中的開口352所露出的保護材料層340，比如覆蓋未保護的芯232B之上表面260與側壁264的保護材料層340。由於圖案化的光阻層350遮罩側壁262，因此保護材料層340保留於側壁262上。在此實施例中，自部份未保護的芯232B選擇性地蝕刻保護材料層340，而不蝕刻(或不明顯地蝕刻)未保護的芯232B。上述蝕刻製程可與第2D圖中用以移除保護材料層240的蝕刻製程類似。
在第4E圖中，自芯層230移除未保護的芯232B。舉例來說，可進行蝕刻製程以移除定義於保護材料層340中的開口370所露出之未保護的芯232B。選擇性地蝕刻未保護的芯232B，而不蝕刻(或不明顯地蝕刻)保護材料層340及/或圖案層220(特別是其較上圖案層226)。上述蝕刻製程可與第2E圖中用以自鰭狀場效電晶體裝置200移除未保護的芯232B的蝕刻製程類似。在第4F圖中，之後移除任何殘留的保護材料層340，比如選擇性地蝕刻殘留保護材料層，且其移除方法如上述第4D圖，以保留位於圖案層220上之保護的芯232A。保護的芯232A具有間距P1，且相鄰之保護的芯之間隔有間隔S1。在第4G至4I圖中，接著對鰭狀場效電晶體裝置300進行後續製程，其與第2G至2I圖中對鰭狀場效電晶體裝置200進行的製程類似。舉例來說，採用芯層230(特別是保留之保護的芯232A)定義鰭狀物層290於基板210中，其中鰭狀物層290包含鰭狀物292。與鰭狀 場效電晶體裝置200類似，可對鰭狀場效電晶體裝置300進行後續製程，比如形成隔離結構於定義在鰭狀物292之間的溝槽294中，及/或形成鰭狀場效電晶體裝置300的其他結構。
第5A至5F圖係本發明多種實施例中，部份或全部鰭狀場效電晶體裝置400於多種製程階段(比如方法100的製程階段)中的剖視圖。鰭狀場效電晶體裝置400可包含於微處理器、記憶體、及/或其他積體電路裝置中。在一些實施方式中，鰭狀場效電晶體裝置400可為部份的積體電路晶片、單晶片系統、或上述之部份，其可包含多種被動與主動微電子裝置，比如電阻、電容、電感、二極體、金氧半場效電晶體、互補式金氧半裝置、雙接面電晶體、橫向擴散金氧半電晶體、高電壓電晶體、高頻電晶體、其他合適構件、或上述之組合。第5A至5F圖已簡化以利清楚了解本發明實施例的發明性概念。鰭狀場效電晶體裝置400可包含額外結構，且其他實施例可置換、調整、或省略鰭狀場效電晶體裝置400的一些結構。
在第5A圖中，鰭狀場效電晶體裝置400包含基板410如晶圓。在此實施例中，基板410包含矽。在其他或額外實施例中，基板410包含另一半導體元素如鍺；半導體化合物如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦；半導體合金如矽鍺、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP；或上述之組合。在其他實施例中，基板410為絕緣層上半導體基板，比如絕緣層上矽基板、絕緣層上矽鍺基板、或絕緣層上鍺基板。絕緣層上半導體基板的製作方法可採用分離佈植氧、晶圓接合、及/或其他合適方法。
基板410可包含多種摻雜區(未圖示)，端視鰭狀場效電晶體裝置400的設計需求。在一些實施方式中，基板410包含摻雜p型摻質如硼(如BF2)、銦、其他p型摻質、或上述之組合的p型摻雜區(如p型井)。在一些實施方式中，基板410包含摻雜n型摻質如磷、砷、其他n型摻質、或上述之組合的n型摻雜區(如n型井)。在一些實施方式中，基板410包含p型摻質與n型摻質之組合的摻雜區。多種摻雜區可直接形成於基板410之上及/或之中，比如提供p型井結構、n型井結構、雙井結構、隆起結構、或上述之組合。摻雜方法可採用離子佈植或擴散的多種步驟與技術。
鰭狀物層430形成於基板410上。在此實施例中，鰭狀物層430包含自基板410延伸之鰭狀物432的陣列，每一鰭狀物432具有寬度w，且相鄰的鰭狀物432具有間隔S。鰭狀物432的間距P通常指的是積體電路結構的寬度(比如鰭狀物432的寬度w)與相鄰之積體電路結構之間的間隔寬度(比如鰭狀物432之間的間隔S)的總合。換言之，P=w+S。鰭狀物432又稱作鰭狀結構。在一些實施方式中，間距P為已知的技術節點其微影製程所能達到的鰭狀物432之間的最小間距。在此實施例中，鰭狀物層430為部份的基板410。在一些實施方式中，鰭狀物層430形成於基板410的材料層(如半導體材料層)中。舉例來說，在基板410包含矽的實施方式中，鰭狀物層430包含矽。在一些其他的實施方式中，鰭狀物層430定義於基板410上的材料層(如半導體材料層)中。
進行沉積、微影、及/或蝕刻製程的組合，以定義 鰭狀物層430於基板410中，使鰭狀物432自基板410延伸，如第5A圖所示。舉例來說，形成鰭狀物層430包含沉積進行微影製程以形成圖案化的光阻層於基板410(或基板410上的材料層)上，以及進行蝕刻製程以將定義於圖案化的光阻層中的圖案轉移至基板410(或基板410上的材料層)。微影製程可包含形成光阻層於基板410上(比如以旋轉塗佈法)、進行曝光前烘烤製程、採用光罩進行曝光製程、進行曝光後烘烤製程、以及進行顯影製程。在曝光製程中，光阻層暴露於射線能量如紫外光、深紫外光、或極紫外光，其中光罩阻擋、穿透、及/或反射射線至光阻層，端視光罩之光罩圖案及/或光罩種類(比如二元光罩、相位偏移光罩、或極紫外線光罩)而定。如此一來，可將對應光罩圖案的影像投影至光阻層上。由於光阻層對射線能量敏感，光阻層的曝光部份將產生化學變化，即光阻層的曝光部份(或未曝光部份)將溶於顯影製程，端視顯影製程所用之顯影溶液特性與光阻層特性而定。在顯影步驟後，圖案化的光阻層包含的光阻圖案對應光罩。在其他實施例中，微影製程可採用或置換為其他方法，比如無光罩微影、電子束寫入、離子束寫入、及/或奈米壓印技術。蝕刻製程可移除部份的基板410，其中蝕刻製程採用圖案化的光阻層作為蝕刻遮罩。蝕刻製程可包含乾蝕刻製程、濕蝕刻製程、其他合適的蝕刻製程、或上述之組合。在蝕刻製程後，自基板410移除圖案化的光阻層。上述移除圖案化的光阻層之方法可為光阻剝除製程。在一些實施方式中，鰭狀物層430的形成方法為雙重圖案微影製程，此方法構成基板上圖案的方法為將圖案分成兩個交錯的圖案。雙重圖案化微 影可增加積體電路結構(比如鰭狀物)的密度。多種雙重圖案化微影的方法可包含雙重曝光(比如採用兩組光罩)、凍結光阻、極紫外線微影、其他合適製程、或上述之組合。
在第5B至5F圖中，進行最後切割鰭狀物的部份開口圖案蝕刻之製程，可移除部份的鰭狀物層430(比如鰭狀物432的子集)，以定義鰭狀場效電晶體裝置400的主動區。在第5B圖中，保護材料層440形成於鰭狀物層430上。在此實施例中，保護材料層440沉積於鰭狀物層430上的方法可為任何合適的沉積製程，因此保護材料層440將填入鰭狀物432之間的空間。上述沉積製程可包含化學氣相沉積、物理氣相沉積、原子層沉積、高密度電漿化學氣相沉積、有機金屬化學氣相沉積、遠端電漿化學氣相沉積、電漿增強化學氣相沉積、低壓化學氣相沉積、原子層化學氣相沉積、常壓化學氣相沉積、旋轉塗佈、電鍍、其他沉積方法、或上述之組合。保護材料層440包含的材料不同於鰭狀物層430的材料，以達蝕刻製程中的蝕刻選擇性。如此一來，可採用對應的蝕刻品移除鰭狀物層430而不明顯地蝕刻保護材料層440，反之亦然。換言之，保護材料層440與鰭狀物層430包含的材料具有不同的蝕刻率。在一些實施方式中，保護材料層440可包含半導體材料及/或介電材料以達所需的蝕刻選擇性，比如矽、非晶矽、半導體氧化物、半導體氮化物、半導體氮氧化物、或半導體碳化物。舉例來說，在鰭狀物層430包含矽的實施方式中，保護材料層440包含氧化矽。
在第5C圖中，圖案化的光阻層450形成於保護材料層440上。舉例來說，微影製程形成圖案化的光阻層450。微影 製程可包含形成光阻層於保護材料層440上(比如以旋轉塗佈法)、進行曝光前烘烤製程、採用光罩進行曝光製程、進行曝光後烘烤製程、以及進行顯影製程。在曝光製程中，光阻層暴露於射線能量，其中光罩阻擋、穿透、及/或反射射線至光阻層，端視光罩之光罩圖案及/或光罩種類而定。如此一來，可將對應光罩圖案的影像投影至光阻層上。由於光阻層對射線能量敏感，光阻層的曝光部份將產生化學變化，即光阻層的曝光部份(或未曝光部份)將溶於顯影製程，端視顯影製程所用之顯影溶液特性與光阻層特性而定。在其他實施例中，微影製程可採用或置換為其他方法，比如無光罩微影、電子束寫入、離子束寫入、及/或奈米壓印技術。顯影後之圖案化的光阻層450包含切割圖案以對應光罩圖案，且切割圖案露出部份的鰭狀物層430。舉例來說，切割圖案露出鰭狀物432的子集，以定義保護的鰭狀物432A與未保護的(不需要的)鰭狀物432B。在最後切割鰭狀物的製程中，移除未保護的鰭狀物432B。在此實施例中，切割圖案包含的開口452對準於(重疊)未保護的鰭狀物432B上，其中開口452部份的露出未保護的鰭狀物432B。舉例來說，未保護的鰭狀物432B包含定義於側壁462與464之間的上表面460，而圖案化的光阻層450遮罩側壁262而未遮罩側壁464，使覆蓋側壁464的保護材料層440露出。在另一實施例中，圖案化的光阻層450部份地遮罩未保護的鰭狀物432B之上表面460，並部份地露出覆蓋上表面460之保護材料440。
在一些實施方式中，圖案化的光阻層450完全遮罩未保護的鰭狀物432B之上表面460，僅露出覆蓋側壁464的保護 材料層440。在一些實施例中，圖案化的光阻層450保護部份未保護的鰭狀物432B，其上之保護材料層440將保留。欲移除之保護材料層440下之未保護的鰭狀物432B，則不具有圖案化的光阻層450於其上。此外，雖然此實施例僅圖示兩個未保護的鰭狀物，但本發明實施例之鰭狀物432的子集可包含任何數目之未保護的鰭狀物。舉例來說，切割圖案所露出之鰭狀物432的子集可包含單一未保護的鰭狀物，其中切割圖案露出部份之單一未保護的鰭狀物(比如一側壁)。在另一例中，切割圖案所露出之鰭狀物432的子集可包含超過兩個未保護的芯，其中切割圖案部份地露出靠近切割圖案周圍之未保護的鰭狀物432B(比如露出至少一側壁)，並完全露出靠近周圍之未保護的鰭狀物432B之間的未保護的鰭狀物432B(比如露出未保護的鰭狀物432B之上表面與側壁)。
在第5D圖中，切割圖案轉移至保護材料層440以形成開口470於其中，且開口470部份地露出未保護的鰭狀物432B。舉例來說，蝕刻製程移除定義於圖案化的光阻層450中的開口452所露出的保護材料層440，比如覆蓋未保護的鰭狀物432B之上表面460與側壁464的部份保護材料層440。由於圖案化的光阻層450遮罩側壁462，因此保護材料層440保留於側壁462與部份的上表面460上。自部份未保護的鰭狀物432B選擇性地蝕刻保護材料層440，而不蝕刻(或不明顯地蝕刻)未保護的鰭狀物432B。蝕刻製程可為乾蝕刻製程、濕蝕刻製程、或上述之組合。可調整多種蝕刻參數以選擇性地蝕刻保護材料層440，比如蝕刻品組成、蝕刻溫度、蝕刻溶液濃度、蝕刻時間、蝕刻 壓力、電源功率、射頻偏壓、射頻偏功率、蝕刻品流速、其他合適的蝕刻參數、或上述之組合。在一些實施方式中，濕蝕刻製程可採用合適的蝕刻溶液以選擇性地蝕刻保護材料層440，比如氫氟酸為主的溶液、硫酸為主的溶液、鹽酸為主的溶液、氫氧化銨為主的溶液、其他合適的蝕刻溶液、或上述之組合。在此實施例中，並未自側壁464完全移除保護材料層440。然而本發明實施例亦可自側壁464完全移除保護材料層440。之後可採用剝除製程移除圖案化的光阻層450。
在第5E圖中，自鰭狀物層430移除未保護的鰭狀物432B。舉例來說，可進行蝕刻製程以移除定義於保護材料層440中的開口470所露出之未保護的鰭狀物432B。選擇性地移除未保護的鰭狀物432B，而不蝕刻(或不明顯地蝕刻)保護材料層440。蝕刻製程可為乾蝕刻製程、濕蝕刻製程、或上述之組合。可調整多種蝕刻參數以選擇性地蝕刻未保護的鰭狀物432B，比如蝕刻品組成、蝕刻溫度、蝕刻溶液濃度、蝕刻時間、蝕刻壓力、電源功率、射頻偏壓、射頻偏功率、蝕刻品流速、其他合適的蝕刻參數、或上述之組合。在一些實施方式中，濕蝕刻製程可採用合適的蝕刻溶液以選擇性地蝕刻未保護的鰭狀物432B，比如氫氟酸為主的溶液、硫酸為主的溶液、鹽酸為主的溶液、氫氧化銨為主的溶液、其他合適的蝕刻溶液、或上述之組合。在此實施例中，由於未由側壁完全移除保護材料層440，殘留之部份未保護的鰭狀物432B仍自基板410延伸。這些殘留的部份可稱作殘餘鰭狀物。接著如第5F圖所示，移除任何殘留的保護材料層440，比如以上述第5D圖的選擇性蝕刻製程移 除，並保留自基板410延伸之保護的鰭狀物432A。保護的鰭狀物432A之間隔有間隔S1，因此保護的鰭狀物432A之間距P1(即w+S1)大於間距P。溝槽294定義於保護的鰭狀物432A之間。
接著可對鰭狀場效電晶體裝置400進行額外製程，以形成本技術領域已知的多種結構或區域。舉例來說，隔離結構可形成於溝槽480中以隔離保護的鰭狀物432A，可隔離鰭狀場效電晶體裝置400的多種主動區。隔離結構包含氧化矽、氮化矽、氮氧化矽、其他合適的隔離材料、或上述之組合。隔離結構可包含不同結構，比如淺溝槽隔離結構、深溝槽隔離結構、及/或局部氧化矽結構。在一些實施方式中，隔離結構的形成方法為將絕緣材料填入溝槽480中，比如採用化學氣相沉積製程或旋轉塗佈玻璃製程。可進行化學機械研磨製程以移除多餘的絕緣材料及/或平坦化隔離結構的上表面。在一些實施方式中，隔離結構的形成方法為沉積絕緣材料於基板410上，因此絕緣材料層填入保護的鰭狀物432A之間的溝槽480。接著回蝕刻絕緣材料層。在一些實施方式中，隔離結構包含填入溝槽480的多層結構，比如熱氧化物襯墊層與其上的氮化矽層。後續製程可包含一或多道離子佈植製程(比如佈植至保護的鰭狀物432A中)、形成一或多個磊晶成長層(其可包含摻雜層)、以及形成閘極結構(比如高介電常數介電物與金屬閘極的堆疊)。此外，後續製程可包含形成側壁間隔物(比如形成於高介電常數介電物與金屬閘極之堆疊上)、源極/汲極結構(比如磊晶成長源極/汲極結構)、蝕刻停止層、層間介電層、接點開口、接點金屬、以及多種接點/通孔/線路及多層內連線結構(比如金 屬層與層間介電層)於基板410上。上述單元設置為連接多種結構以形成功能電路，其可包含一或多個鰭狀場效電晶體裝置。在又一例中，多層內連線可包含垂直內連線如通孔或接點，以及水平內連線如金屬線路。多種內連線結構可採用多種導電材料如銅、鎢、及/或矽化物。在一例中，鑲嵌及/或雙鑲嵌製程可用以形成銅相關的多層內連線結構。
第5A至5F圖所示之最後切割鰭狀物的部份開口圖案蝕刻之製程，可與優先切割鰭狀物的部份開口圖案蝕刻之製程具有類似優點，比如增加覆蓋(切割)預算，如第3A至3D圖所述。舉例來說，最後切割鰭狀物的部份開口圖案蝕刻之製程可將覆蓋(切割)預算由S/2(即(P-w)/2)增加至P/2，相對於芯層230可允許開口452中的偏移增加。在一些實施方式中，優先切割鰭狀物的部份開口圖案蝕刻之製程可增加40%至50%的覆蓋(切割)邊界。上述優點不需高深寬比的圖案及/或不含缺陷(比如影響鰭狀場效電晶體裝置之殘留未保護的芯232B)，因此可簡化製程並增加製程彈性。舉例來說，第6A圖係本發明多種實施例中鰭狀場效電晶體裝置400的多種圖式，其採用習知的最後切割鰭狀物製程。第6B圖係本發明多種實施例中鰭狀場效電晶體中置400的多種圖式，其採用優先切割鰭狀物的部份開口圖案蝕刻之製程。第6A與6B圖包含移除未保護的鰭狀物432B之前與之後的鰭狀場效電晶體裝置400之三維圖；其中X切面為移除未保護的鰭狀物432B之前與之後的鰭狀場效電晶體裝置400其沿著未保護的鰭狀物432B之一的X方向之剖視圖，而Y切面係移除未保護的鰭狀物432B之後的鰭狀場效電晶體裝置400 沿著y方向的剖視圖。
在第6A圖中，對鰭狀場效電晶體裝置400進行習知的最後切割鰭狀物之製程，以完全露出未保護的鰭狀物432B。舉例來說，圖案層490包含開口492定義的切割圖案，且開口492完全露出未保護的鰭狀物432B的上表面。接著以蝕刻製程移除未保護的鰭狀物432B以形成溝槽494，且溝槽494的側壁定義線路末端(如鰭狀物末端)。在X-切面中，溝槽494包含錐形的側壁，其導致鰭狀物不具有所需的關鍵尺寸。在Y-切面中，部份未保護的鰭狀物432B保留於溝槽494中(稱作殘留鰭狀物)，這通常來自於溝槽494的高深寬比。上述缺陷會負面地影響鰭狀場效電晶體裝置的效能。為了使溝槽的錐狀側壁與殘留的鰭狀物等問題最小化，習知的最後切割鰭狀物之製程通常需要採用非等向蝕刻製程。
在第6B圖中，對鰭狀場效電晶體裝置400進行最後切割鰭狀物的部份開口圖案蝕刻之製程，將部份地露出未保護的鰭狀物432B。舉例來說，保護材料層440包含開口470定義的切割圖案，且開口470部份地露出未保護的鰭狀物432B之上表面及一側壁，如第5B至5F圖所詳述。接著以蝕刻製程移除未保護的鰭狀物432B以形成溝槽496，其中溝槽496之側壁定義線路末端(如鰭狀物末端)。與習知的優先切割鰭狀物之製程相較，優先切割鰭狀物的部份開口圖案蝕刻的製程可提供線路末端的關鍵尺寸控制，及/或降低缺陷(比如殘留的鰭狀物)。舉例來說，與溝槽494相較，溝槽496包含非錐形的側壁，可改良線路末端的關鍵尺寸。在另一例中，溝槽496克服習知最後切割鰭 狀物製程的高深寬比限制，在蝕刻製程後減少殘留於溝槽496內之部份未保護的鰭狀物432B。如此一來，最後切割鰭狀物的部份開口圖案蝕刻之製程可提供製程彈性，且允許等向蝕刻製程可用於移除未保護的鰭狀物432B，其可降低蝕刻製程所需的時間與能量。不同實施例可具有不同優點，且任一實施例不必具有特定優點。
第7A至7F圖係本發明多種實施例中，部份或全部的鰭狀場效電晶體裝置500於製程階段(比如方法100所述之製程階段)中的剖視圖。鰭狀場效電晶體裝置500可包含於微處理器、記憶體、及或其他積體電路裝置中。在一些實施方式中，鰭狀場效電晶體裝置500可為部份的積體電路晶片、單晶片系統、或上述之部份，其可包含多種被動與主動微電子裝置如電阻、電容、電感、二極體、金氧半場效電晶體、互補式金氧半裝置、雙接面電晶體、橫向擴散金氧半電晶體、高電壓電晶體、高頻電晶體、其他合適構件、或上述之組合。鰭狀場效電晶體裝置500與鰭狀場效電晶體裝置400類似。綜上所述，第5A至5F圖與第7A至7F圖中類似的結構將以相同標號標示，以簡化與清楚說明。第7A至7F圖已簡化，有利於清楚理解本發明實施例的發明概念。鰭狀場效電晶體裝置500可包含額外結構，而其他實施例可置換、調整、或省略鰭狀場效電晶體裝置500的一些結構。
第7A圖中的鰭狀場效電晶體裝置500與鰭狀場效電晶體裝置400類似，其包含基板410以及定義其上的鰭狀物層430。在此實施例中，鰭狀物層430包含自基板410延伸之鰭狀 物432的陣列，鰭狀物423具有寬度w與間距P，且相鄰的鰭狀物432之間隔有間隔S。與第5B至5F圖中製作鰭狀場效電晶體裝置400的方法類似，進行最後切割鰭狀物的部份開口圖案蝕刻之製程，以移除部份的鰭狀物層430(比如鰭狀物432的子集)，可定義鰭狀場效電晶體裝置500的主動區。最後切割鰭狀物的部份開口圖案蝕刻之製程，可達切割鰭狀物的部份開口圖案蝕刻之製程所述的一或多種優點，比如增加覆蓋(切割)的預算。
在第7B圖中，保護材料層540形成於鰭狀物層430上。與第5B圖中沉積於鰭狀場效電晶體裝置400之鰭狀物層430上的保護材料層540相較，此實施例之保護材料層540並未填滿鰭狀物432之間的空間。舉例來說，保護材料層540順應性地沉積於鰭狀物層430上，其沉積方法可為任何合適的沉積製程。如此一來，鰭狀物層430及/或基板410之露出表面上的保護材料層540具有一致的厚度。沉積製程可包含化學氣相沉積、物理氣相沉積、原子層沉積、高密度電漿化學氣相沉積、有機金屬化學氣相沉積、遠端電漿化學氣相沉積、電漿增強化學氣相沉積、低壓化學氣相沉積、原子層化學氣相沉積、常壓化學氣相沉積、旋轉塗佈、電鍍、其他沉積方法、或上述之組合。保護材料層540包含的材料不同於鰭狀物層430的材料，以達蝕刻製程中的蝕刻選擇性。如此一來，對應蝕刻品可移除鰭狀物層430，而不明顯地蝕刻保護材料層540，反之亦然。換言之，保護材料層540與鰭狀物層430包含的材料具有不同的蝕刻率。在一些實施方式中，保護材料層540包含半導體材料及/或介電材料以達所需的蝕刻選擇性，比如矽、非晶矽、半導體氧化物、 半導體氮化物、半導體氮氧化物、或半導體碳化物。舉例來說，在鰭狀物層430包含矽的實施方式中，保護材料層540可包含氧化矽。
在第7C圖中，形成圖案化的光阻層550於保護材料層540上。在一些實施方式中，進行微影製程以形成圖案化的光阻層550，其與前述形成圖案化的光阻層450之微影製程類似。然而與第5C圖中形成圖案化的光阻層450於鰭狀場效電晶體裝置400之保護材料層440上的步驟相較，圖案化的光阻層550與保護材料層540的組合填滿鰭狀物432之間的空間。在顯影後，圖案化的光阻層550包含切割圖案以對應遮罩圖案，且切割圖案露出部份的鰭狀物層430。舉例來說，切割圖案露出鰭狀物432的子集，以定義保護的鰭狀物432A與未保護的鰭狀物432B。在第7C圖中，切割圖案包含開口552，其對準於(重疊)未保護的鰭狀物432B上，且開口552部份地露出未保護的鰭狀物432B。與第5C圖中形成於鰭狀場效電晶體裝置400之保護材料層440上之圖案化的光阻層450類似，圖案化的光阻層550遮罩未保護的鰭狀物432B之側壁462，而未遮罩未保護的鰭狀物432B之側壁464，使覆蓋未保護的鰭狀物432B之側壁464的保護材料層540露出。圖案化的光阻層550亦部份地遮罩未保護的鰭狀物432B之上表面460，並使覆蓋上表面460的保護材料層540部份地露出。在一些實施方式中，圖案化的光阻層550完全遮罩未保護的鰭狀物432B之上表面460，只使覆蓋側壁464的保護材料層540露出。在一些實施方式中，圖案化的光阻層550保護部份未保護的鰭狀物432B，其上之保護材料層540將保留。欲 移除之保護材料層540下之未保護的鰭狀物432B，則不具有圖案化的光阻層550於其上。
在第7D圖中，將切割圖案轉移至保護材料層540，以形成開口570於保護材料層540中並露出部份之未保護的鰭狀物432B。舉例來說，蝕刻製程可移除定義於圖案化的光阻層550中的開口552所露出的保護材料層540，比如覆蓋未保護的鰭狀物432B的側壁464之保護材料層540，以及覆蓋未保護的鰭狀物432B的上表面460之部份保護材料層540。由於圖案化的光阻層550遮罩未保護的鰭狀物432B的側壁462與部份上表面460，保護材料層540保留於未保護的鰭狀物432B其側壁462與部份上表面460上。自部份的未保護鰭狀物432B選擇性地蝕刻保護材料層540，而不蝕刻(或不明顯地蝕刻)未保護的鰭狀物432B。上述蝕刻製程與前述第5D圖中移除保護材料層440的蝕刻製程類似。然而與第5D圖中自鰭狀場效電晶體裝置400移除保護材料層440的步驟相較，此實施例自側壁464完全移除保護材料層540。
在第7E圖中，自鰭狀物層430移除未保護的鰭狀物432B。舉例來說，進行蝕刻製程，以移除定義於保護材料層540中的開口570所露出之未保護的鰭狀物432B。選擇性地蝕刻未保護的鰭狀物432B，而不蝕刻(或不明顯地蝕刻)保護材料層540。上述蝕刻製程與前述自場效電晶體裝置400移除未保護的鰭狀物432B的蝕刻製程(見上述第5E圖)類似。之後如第7F圖所示，比上述第7D圖所述之選擇性蝕刻製程移除任何保留的保護材料層540，以保留自基板410延伸之保護的鰭狀物432A，其具 有溝槽485定義其間。與鰭狀場效電晶體裝置400類似，可對鰭狀場效電晶體500進行後續製程，比如形成隔離結構於定義在保護的鰭狀物432A之間的溝槽485中，及/或形成鰭狀場效電晶體裝置500的其他結構。
本發明提供許多不同的實施例，其用以圖案化積體電路裝置如鰭狀場效電晶體裝置。一例示性的方法(可稱作部份開口圖案蝕刻的製程)包含形成材料層，其具有鰭狀結構的陣列；以及進行鰭狀物切割製程，以移除鰭狀結構的子集。鰭狀物切割製程包含以切割圖案露出鰭狀結構的子集，以及移除露出之鰭狀結構的子集。切割圖案部份地露出鰭狀結構的子集之至少一鰭狀結構。在鰭狀物切割製程為優先切割鰭狀物的實施方式中，材料層為芯層，且鰭狀結構為芯。在這些實施方式中，方法在進行鰭狀物切割製程後亦可包含採用芯層以圖案化下方層。在鰭狀物切割製程為最後切割鰭狀物的實施方式中，材料層為基板(或基板的材料層)，且鰭狀結構為定義於基板(或基板的材料層)中的鰭狀物。在這些實施方式中，方法亦可包含圖案化基板以形成鰭狀物，其中材料層為基板，鰭狀結構為鰭狀物，且鰭狀物切割製程為最後切割鰭狀物的製程。在一些實施方式中，至少一鰭狀結構包含第一側壁與第二側壁，其中切割圖案露出第一側壁且未露出第二側壁。在一些實施方式中，鰭狀結構的陣列具有間距，且鰭狀切割製程改變鰭狀結構陣列的間距。
在一些實施方式中，露出步驟包括形成保護材料層於材料層上，使保護材料層覆蓋鰭狀結構的陣列。露出步驟 亦可包含移除覆蓋鰭狀結構的子集之保護材料層，其中自至少一鰭狀結構部份地移除該保護材料層，使該保護材料層保留於部份的至少一鰭狀結構上。在一些實施方式中，露出步驟亦包含形成圖案化的光阻層於保護材料層上，其中圖案化的光阻層具有開口定義於其中，且開口與至少一鰭狀結構部份重疊。露出步驟亦包含移除開口中露出的部份保護層。在一些實施方式中，材料層與保護材料層的材料在用以移除保護材料層與移除露出的鰭狀結構之子集的蝕刻製程中具有蝕刻選擇性。在一些實施方式中，保護材料層填入鰭狀結構之間的空間。在一些實施方式中，保護材料層順應性地覆蓋鰭狀結構。
在一些實施例中，方法包括形成材料層，其包含多個鰭狀結構的陣列；以及在材料層上進行鰭狀物切割製程，以移除鰭狀結構的子集，其中鰭狀物切割製程包括：依據切割圖案露出鰭狀結構的子集，其部份地露出鰭狀結構之子集的至少一鰭狀結構，以及移除露出的鰭狀結構之子集。在一些實施方式中，上述方法之至少一鰭狀結構包含第一側壁與第二側壁，其中切割圖案露出第一側壁且未露出第二側壁。在一些實施方式中，上述方法露出鰭狀結構之步驟包括：形成保護材料層於材料層上，使保護材料層覆蓋鰭狀結構的陣列；以及移除覆蓋鰭狀結構之子集的保護材料層，其中自至少一鰭狀結構移除部份的保護材料層，使保護材料層保留於部份的至少一鰭狀結構上。在一些實施方式中，上述方法露出鰭狀結構之步驟更包括：形成圖案化的光阻層於保護材料層上，且圖案化的光阻層具有開口定義其中，且開口與至少一鰭狀結構部份重疊；以 及移除開口中露出的部份保護材料層。在一實施方式中，上述方法之材料層與保護材料層包含的材料在用以移除保護材料層的蝕刻製程與用以露出鰭狀結構之子集的蝕刻製程中，具有蝕刻選擇性。在一實施方式中，上述方法之保護材料層填入鰭狀結構之間的空間。在一實施方式中，上述方法之保護材料層順應性地覆蓋鰭狀結構。在一實施方式中，上述方法之鰭狀物切割製程為優先切割鰭狀物的製程，因此材料層為芯層而鰭狀結構為芯，且在進行鰭狀物切割製程之後採用芯層圖案化下方層。在一實施方式中，上述方法更包括圖案化基板以形成鰭狀物，其中材料層為基板而鰭狀結構為鰭狀物，且鰭狀物切割製程為最後切割鰭狀物的製程。在一實施方式中，上述方法之鰭狀結構的陣列具有間距，且鰭狀切割製程改變鰭狀結構的陣列之間距。
在另一實施例中，方法(可稱作部份開口圖案蝕刻的製程)包括：形成多個芯於基板上；形成保護材料層於芯上；移除部份的保護材料層，使多個芯的一芯部份地露出；以及移除部份露出的芯。在一些實施方式中，使芯部份露出的步驟包括自芯的第一側壁移除保護材料層，而保護材料層仍保留於芯的第二側壁上。在一些實施方式中，上述方法移除部份保護材料層之步驟包括選擇性地蝕刻保護材料層。在一實施方式中，上述方法移除部份保護材料層之步驟更包括形成圖案化的光阻層於保護材料層上，圖案化的光阻層具有開口定義其中，且開口與芯部份重疊，並選擇性地蝕刻開口中的保護材料層。在一實施方式中，上述方法移除部份露出的芯之步驟包括選擇性 地蝕刻部份露出的芯。
在另一例示性的方法(可稱作部份開口圖案蝕刻的製程)中，包含形成多個鰭狀物於基板上，形成保護材料層於鰭狀物上，移除部份保護材料層以部份地露出多個鰭狀物中的一鰭狀物；以及移除部份露出的鰭狀物。部份地露出鰭狀物之步驟可包含自鰭狀物的第一側壁移除保護材料層，且保護材料層保留於鰭狀物的第二側壁上。在一些實施方式中，移除部份的保護材料層之步驟包括選擇性地蝕刻保護材料層。在一些實施方式中，移除部份的保護材料層之步驟更包括形成圖案化的光阻層於保護材料層上，圖案化的光阻層具有開口定義其中，且開口與鰭狀物部份重疊，並選擇性地蝕刻開口中的保護材料層。在一些實施方式中，移除部份露出的鰭狀物之步驟包括選擇性地蝕刻部份露出的鰭狀物。
上述實施例之特徵有利於本技術領域中具有通常知識者理解本發明。本技術領域中具有通常知識者應理解可採用本發明作基礎，設計並變化其他製程與結構以完成上述實施例之相同目的及/或相同優點。本技術領域中具有通常知識者亦應理解，這些等效置換並未脫離本發明精神與範疇，並可在未脫離本發明之精神與範疇的前提下進行改變、替換、或更動。
400‧‧‧鰭狀場效電晶體裝置
410‧‧‧基板
430‧‧‧鰭狀物層
432A‧‧‧保護的鰭狀物
432B‧‧‧未保護的鰭狀物
440‧‧‧保護材料層
450‧‧‧圖案化的光阻層
460‧‧‧上表面
462、464‧‧‧側壁
470‧‧‧開口

Claims (8)

  1. 一種半導體裝置的形成方法，包括：形成一材料層，其包含多個鰭狀結構的陣列；直接形成一保護材料層於該材料層上，其中該保護材料層覆蓋該些鰭狀結構的陣列；以及在該材料層上進行一鰭狀物切割製程，以移除該些鰭狀結構的子集，其中該鰭狀物切割製程包括：依據一切割圖案露出該些鰭狀結構的子集與覆蓋該些鰭狀結構的子集的該保護材料層，其中該切割圖案部份地露出該些鰭狀結構的子集的至少一鰭狀結構，且該切割圖案定義於一圖案化的層狀物中；移除覆蓋該些鰭狀結構的子集的該保護材料層，其中該保護材料層自該至少一鰭狀結構的一第一側壁移除，使得該保護材料層保留於該至少一鰭狀結構的一第二側壁上；移除露出的該些鰭狀結構的子集；以及在進行任何後續製程之前，移除殘留的該保護材料層。
  2. 如申請專利範圍第1項所述之半導體裝置的形成方法，其中該切割圖案露出該至少一鰭狀結構的一上表面的一部份及該第一側壁且未露出該至少一鰭狀結構的該上表面的另一部份及該第二側壁。
  3. 如申請專利範圍第1項所述之半導體裝置的形成方法，其中露出步驟更包括：形成一圖案化的光阻層於該保護材料層上，該圖案化的光阻層具有一開口定義於其中，且該開口與至少一該鰭狀結 構部份重疊；以及移除該開口中露出的部份該保護材料層。
  4. 如申請專利範圍第1項所述之半導體裝置的形成方法，其中該材料層與該保護材料層的材料，在用以移除該保護材料層的蝕刻製程中，與在用以移除露出的該鰭狀結構的子集的蝕刻製程中具有蝕刻選擇性。
  5. 一種半導體裝置的形成方法，包括：形成多個芯於一基板上；直接形成一保護材料層於該些芯上，其中該保護材料層覆蓋該些芯；移除部份的該保護材料層，以部份地露出該些芯的一芯；移除部份露出的該芯，其中部份地露出該芯的步驟包括自該芯的一第一側壁移除該保護材料層，而該保護材料層仍保留於該芯的一第二側壁上；以及之後採用該些芯圖案化一下方層，並在圖案化該下方層之前移除所有殘留的保護材料層。
  6. 如申請專利範圍第5項所述之半導體裝置的形成方法，其中移除部份該保護材料層的步驟包括選擇性地蝕刻該保護材料層。
  7. 一種半導體裝置的形成方法，包括：形成多個鰭狀物於一基板上；直接形成一保護材料層於該些鰭狀物上，其中該保護材料層覆蓋該些鰭狀物；移除部份該保護材料層以部份地露出該些鰭狀物中的一鰭 狀物，其中部份地露出該鰭狀物的步驟包含自該鰭狀物的一第一側壁移除該保護材料層，且該保護材料層保留於該鰭狀物的一第二側壁上；移除部份露出的該鰭狀物；以及在移除部份露出的該鰭狀物之後，移除殘留的該保護材料層以完全露出該些鰭狀物中的另一鰭狀物。
  8. 如申請專利範圍第7項所述之半導體裝置的形成方法，其中移除部份的該保護材料層的步驟包括選擇性地蝕刻該保護材料層。
TW106119614A 2016-12-16 2017-06-13 半導體裝置的形成方法 TWI733834B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/382,035 US10418252B2 (en) 2016-12-16 2016-12-16 Fin-like field effect transistor patterning methods for increasing process margins
US15/382,035 2016-12-16

Publications (2)

Publication Number Publication Date
TW201824372A TW201824372A (zh) 2018-07-01
TWI733834B true TWI733834B (zh) 2021-07-21

Family

ID=62562731

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106119614A TWI733834B (zh) 2016-12-16 2017-06-13 半導體裝置的形成方法

Country Status (3)

Country Link
US (2) US10418252B2 (zh)
CN (1) CN108206217B (zh)
TW (1) TWI733834B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10276581B1 (en) 2017-10-31 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit chip and manufacturing method thereof
US10573520B2 (en) * 2018-06-12 2020-02-25 International Business Machines Corporation Multiple patterning scheme integration with planarized cut patterning
US10741452B2 (en) * 2018-10-29 2020-08-11 International Business Machines Corporation Controlling fin hardmask cut profile using a sacrificial epitaxial structure
CN113745109A (zh) * 2020-05-27 2021-12-03 广东汉岂工业技术研发有限公司 一种FinFET制造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130277720A1 (en) * 2012-04-23 2013-10-24 Samsung Electronics Co., Ltd. Fin field effect transistors
US20150056724A1 (en) * 2013-08-20 2015-02-26 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit layout and method with double patterning

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120041558A (ko) * 2010-10-21 2012-05-02 삼성전자주식회사 반도체 소자의 제조 방법
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8802510B2 (en) * 2012-02-22 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for controlling line dimensions in spacer alignment double patterning semiconductor processing
US8603893B1 (en) * 2012-05-17 2013-12-10 GlobalFoundries, Inc. Methods for fabricating FinFET integrated circuits on bulk semiconductor substrates
US8932957B2 (en) 2013-03-12 2015-01-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a FinFET device
US9023695B2 (en) 2013-03-14 2015-05-05 Taiwan Semiconductor Manufacturing Company, Ltd. Method of patterning features of a semiconductor device
US9263287B2 (en) 2013-05-27 2016-02-16 United Microelectronics Corp. Method of forming fin-shaped structure
US9093533B2 (en) * 2013-07-24 2015-07-28 International Business Machines Corporation FinFET structures having silicon germanium and silicon channels
TWI531032B (zh) * 2013-11-21 2016-04-21 力晶科技股份有限公司 記憶體線路結構以及其半導體線路製程
US9209076B2 (en) 2013-11-22 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method of double patterning lithography process using plurality of mandrels for integrated circuit applications
US9184054B1 (en) 2014-04-25 2015-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9123656B1 (en) * 2014-05-13 2015-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Organosilicate polymer mandrel for self-aligned double patterning process
US9337101B1 (en) 2014-12-05 2016-05-10 Globalfoundries Inc. Methods for selectively removing a fin when forming FinFET devices
US9287130B1 (en) * 2014-12-29 2016-03-15 Globalfoundries Inc. Method for single fin cuts using selective ion implants
US9397099B1 (en) 2015-01-29 2016-07-19 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having a plurality of fins and method for fabricating the same
US9412616B1 (en) * 2015-11-16 2016-08-09 Globalfoundries Inc. Methods of forming single and double diffusion breaks on integrated circuit products comprised of FinFET devices and the resulting products
US9564446B1 (en) * 2015-12-16 2017-02-07 International Business Machines Corporation SRAM design to facilitate single fin cut in double sidewall image transfer process
US10586732B2 (en) * 2016-06-30 2020-03-10 International Business Machines Corporation Via cleaning to reduce resistance

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130277720A1 (en) * 2012-04-23 2013-10-24 Samsung Electronics Co., Ltd. Fin field effect transistors
US20150056724A1 (en) * 2013-08-20 2015-02-26 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit layout and method with double patterning

Also Published As

Publication number Publication date
US20180174854A1 (en) 2018-06-21
CN108206217A (zh) 2018-06-26
US10957551B2 (en) 2021-03-23
US10418252B2 (en) 2019-09-17
TW201824372A (zh) 2018-07-01
CN108206217B (zh) 2022-12-02
US20200013630A1 (en) 2020-01-09

Similar Documents

Publication Publication Date Title
US11094825B2 (en) FinFET device with fins of non-uniform width
US9704974B2 (en) Process of manufacturing Fin-FET device
KR101849451B1 (ko) 반도체 디바이스 및 반도체 핀 제조 방법
TWI733834B (zh) 半導體裝置的形成方法
US10923402B2 (en) Semiconductor device and method of manufacturing the same
TW202020989A (zh) 半導體裝置
TW201839852A (zh) 半導體裝置的形成方法
TWI641134B (zh) 半導體裝置以及半導體裝置之導電結構的製作方法
TW202025310A (zh) 半導體裝置的形成方法
US11640924B2 (en) Structure and method for interconnection with self-alignment
TWI725557B (zh) 半導體裝置的製造方法
TW201839818A (zh) 積體電路裝置的製造方法
US9564371B2 (en) Method for forming semiconductor device
CN114446769A (zh) 半导体器件的制备方法
CN111244175B (zh) 电路器件及其形成方法
CN109494149B (zh) 半导体结构的制作方法
TW201640570A (zh) 形成用於鰭式場效電晶體半導體裝置之鰭片的方法以及其半導體裝置
US11651964B2 (en) Semiconductor structure and forming method thereof
CN112908836B (zh) 半导体结构及其形成方法
TWI621210B (zh) 一種製作半導體元件的方法
US20230062305A1 (en) Mandrel Structures and Methods of Fabricating the Same in Semiconductor Devices
TWI584433B (zh) 半導體結構及其製作方法
CN114141623A (zh) 半导体结构及其形成方法
CN112951724A (zh) 半导体结构及其形成方法