CN109427808A - 半导体存储元件及其制造方法 - Google Patents
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Abstract
一种半导体存储元件，包括基底、多个第一隔离结构以及多个第二隔离结构。基底包括周边区与阵列区。第一隔离结构位于周边区的基底中。第二隔离结构位于阵列区的基底中。第一隔离结构的材料与第二隔离结构的材料不同。各第一隔离结构的宽度大于各第二隔离结构的宽度。
Description
技术领域
本发明涉及一种半导体元件及其制造方法，且特别涉及一种半导体存储元件及其制造方法。
背景技术
随着半导体技术的进步，为了达到降低成本、简化工艺步骤以及节省芯片面积的需求，将存储单元阵列区与周边电路区的元件整合在同一芯片上已然逐渐成为一种趋势。随着元件的尺寸不断地缩小，为了防止相邻的元件之间发生短路的现象，因此元件与元件之间的隔离则变得相当重要。
一般而言，常使用可流动性介电材料来当作隔离结构的材料。然而，在进行热处理以移除可流动性介电材料中的溶剂时，由于可流动性介电材料的应力(stress)或缩小(shrinkage)，而使得周边电路区中的基底或隔离结构产生严重的错位(dislocation)问题，更甚至造成裂纹(crack)或破裂情况。倘若在基底或隔离结构中具有裂纹或破裂，将会使得隔离结构的隔离能力劣化，进而造成元件的漏电流或元件的可靠度变差等问题。
发明内容
本发明提供一种半导体存储元件及其制造方法，其可避免周边电路区中的基底或隔离结构产生错位或裂纹，进而降低元件的漏电流并提升元件的可靠度。
本发明提供一种半导体存储元件，包括基底、多个第一隔离结构以及多个第二隔离结构。基底包括周边区与阵列区。第一隔离结构位于周边区的基底中。第二隔离结构位于阵列区的基底中。第一隔离结构的材料与第二隔离结构的材料不同。各第一隔离结构的宽度大于各第二隔离结构的宽度。
本发明提供一种半导体存储元件的制造方法，其步骤如下。提供基底，其包括周边区与阵列区。在周边区的基底上形成多个第一叠层结构。在第一叠层结构之间分别形成多个第一沟道。第一沟道自第一叠层结构的顶面延伸至基底中。在阵列区的基底上形成多个第二叠层结构。在第二叠层结构之间分别形成多个第二沟道。第二沟道自第二叠层结构的顶面延伸至基底中。第二沟道的宽度小于第一沟道的宽度。将第一隔离材料同时填入第一沟道与第二沟道中。在阵列区的基底上形成掩模图案。掩模图案暴露出第一沟道中的第一绝缘材料的顶面。以掩模图案为掩模，移除第一沟道中的第一隔离材料的至少一部分。在第一沟道中形成第二隔离材料。进行热处理。
基于上述，本发明藉由将可流动性介电材料同时填入周边区的第一沟道与阵列区的第二沟道中，使得可流动性介电材料可填满具有高深宽比的第二沟道。接着，移除第一沟道中的可流动性介电材料的至少一部分。之后，将化学气相沉积氧化物形成在第一沟道中。在进行后续热处理以移除可流动性介电材料的溶剂时，由于第一沟道中的可流动性介电材料与基底之间的面积已降低，因此，周边区的基底或隔离结构不易产生错位与裂纹。如此一来，本发明的周边区与阵列区的隔离结构皆具有较佳的隔离能力，进而降低元件的漏电流、增加元件的击穿电压并提升元件的可靠度。
为让本发明的上述特征和优点能更明显易懂，下文特列举实施例，并配合所附附图作详细说明如下。
附图说明
图1是依照本发明第一实施例的一种半导体存储元件的制造方法的流程图。
图2A至图2H是依照本发明第一实施例的一种半导体存储元件的制造方法的剖面示意图。
图3是依照本发明第二实施例的一种半导体存储元件的制造方法的流程图。
【符号说明】
10：第一沟道
12：第二沟道
100：基底
100T：最高顶面
102：第一栅介电层
104：第一栅极
106：硬掩模层
108：介电材料
108a、108b：介电层
110、110a：第一叠层结构
110T、114T、114T’、210T、214T：顶面
112、114、114a、214：第一隔离材料
114b：下部结构
118a：上部结构
122：第一隔离结构
116：掩模图案
118：第二隔离材料
120：热处理
210、210a：第二叠层结构
202：第二栅介电层
204：第二栅极
206：硬掩模层
222：第二隔离结构
AR：阵列区
PR：周边区
S002、S004、S006、S008、S010、S012、S014、S016、S102、S104、S106、S108、S110、S112、S114、S116：步骤
D1、D2：深度
D3：距离
H1、H2：高度
W1、W1’、W2、W2’：宽度
具体实施方式
参照本实施例之附图以更全面地阐述本发明。然而，本发明也可以各种不同的形式体现，而不应限于本文中所述之实施例。附图中的层与区域的厚度会为了清楚起见而放大。相同或相似之标号表示相同或相似之元件，以下段落将不再赘述。
图1是依照本发明第一实施例的一种半导体存储元件的制造方法的流程图。图2A至图2H是依照本发明第一实施例的一种半导体存储元件的制造方法的剖面示意图。
请参照图1与图2A，首先，进行步骤S002，提供基底100。在一实施例中，基底100可例如为半导体基底、半导体化合物基底或是绝缘层上有半导体基底(Semiconductor OverInsulator，SOI)。半导体例如是IVA族的原子，例如硅或锗。半导体化合物例如是IVA族的原子所形成之半导体化合物，例如是碳化硅或是硅化锗，或是IIIA族原子与VA族原子所形成之半导体化合物，例如是砷化镓。
在本实施例中，基底100包括周边区PR与阵列区AR。周边区PR可例如是周边电路区，其具有金属氧化物半导体元件于其中。阵列区AR可例如是存储单元阵列区，其具有存储元件于其中。在其他实施例中，阵列区AR可以是元件密集区，其单位面积中的元件数量大于周边区PR之单位面积中的元件数量。
接着，进行步骤S004，在周边区PR的基底100上形成多个第一叠层结构110，并在阵列区AR的基底100上形成多个第二叠层结构210。详细地说，第一叠层结构110包括自基底100的顶面向上依序包括第一栅介电层102、第一栅极104以及硬掩模层106。在一实施例中，第一栅介电层102的材料可例如是氧化硅、氮化硅或其组合，其形成方法可利用化学气相沉积法来形成。第一栅极104材料可例如是掺杂多晶硅、非掺杂多晶硅或其组合，其形成方法可利用化学气相沉积法来形成。硬掩模层106的材料可例如是氧化硅、氮化硅或其组合，其形成方法可利用化学气相沉积法来形成。在本实施例中，第一栅介电层102与第一栅极104可构成金属氧化物半导体元件的栅极结构，所述栅极结构的两侧的基底100中具有源极与漏极(未绘示)。
另外，第二叠层结构210包括自基底100的顶面向上依序包括第二栅介电层202、第二栅极204以及硬掩模层206。第二栅介电层202、第二栅极204以及硬掩模层206的材料与形成方法类似上述第一栅介电层102、第一栅极104以及硬掩模层106的材料与形成方法，在此便不再赘述。在本实施例中，第二栅介电层202可用以当作存储元件的穿隧介电层；第二栅极204可用以当作存储元件的浮置栅极。在一实施例中，第二栅介电层202的厚度小于第一栅介电层102的厚度。第二栅介电层202的厚度可介于5纳米至10纳米之间；第一栅介电层102的厚度可介于5纳米至70纳米之间。
接着，进行步骤S006，在第一叠层结构110之间分别形成多个第一沟道10，并在第二叠层结构210之间分别形成多个第二沟道12。详细地说，第一沟道10与第二沟道12的形成方法可以是在第一叠层结构110与第二叠层结构210的顶面上形成掩模图案(未绘示)，以暴露出欲形成第一沟道10与第二沟道12的位置或区域。移除部分硬掩模层106、206、部分第一栅极104、部分第二栅极204、部分第一栅介电层102、部分第二栅介电层202以及部分基底100，使得第一沟道10自第一叠层结构110的顶面延伸至基底100中，而第二沟道12则是自第二叠层结构210的顶面延伸至基底100中(如图2A所示)。也就是说，第一沟道10与第二沟道12可同时形成，且两者的底面可实质上共平面。
在形成第一沟道10与第二沟道12之后，在基底100上形成介电材料108。如图2A所示，介电材料108共形地覆盖第一沟道10的表面、第二沟道12的表面以及硬掩模层106、206的顶面。在一实施例中，介电材料108可以是氧化硅，其形成方法可例如是化学气相沉积法(CVD)、原子层沉积法(ALD)或其组合。
值得注意的是，位于阵列区AR的第二沟道12的宽度W2小于周边区PR的第一沟道10的宽度W1。另外，位于阵列区AR的第二沟道12的深宽比大于周边区PR的第一沟道10的深宽比。在一实施例中，第一沟道10的宽度W1可介于0.2微米至8微米之间；第二沟道12的宽度W2可介于0.01微米至0.03微米之间。在一实施例中，第一沟道10的深宽比(深度D1/宽度W1)可介于0.04至2之间；第二沟道12的深宽比(深度D2/宽度W2)可介于10至35之间。
请参照图1与图2B，进行步骤S008，将第一隔离材料112同时填入第一沟道10与第二沟道12中。第一隔离材料112不仅填满第一沟道10与第二沟道12，还覆盖第一叠层结构110与第二叠层结构210的顶面。在本实施例中，第一隔离材料112可以是可流动性介电材料，例如是旋涂式介电材料。所述可流动性介电材料具有较佳的填沟能力，其可填入具有高深宽比的第二沟道12中，而不会形成孔洞，使得后续形成的第二隔离结构222(如图2H所示)具有较佳的隔离能力。
在一实施例中，第一隔离材料112的形成方法包括旋涂式介电法(SOD)、可流动性化学气相沉积法(flowable chemical vapor deposition，FCVD)或其组合。以旋涂式介电法为例，可将可流动性介电材料(例如是聚硅氮烷(polysilazane，PSZ))旋转涂布在基底100上，使得所述可流动性介电材料填入第一沟道10与第二沟道12中，而不会形成孔洞。
请参照图2B与图2C，进行平坦化工艺，移除第一叠层结构110与第二叠层结构210的顶面上的第一隔离材料112、介电材料108以及硬掩模层106、206。在一实施例中，所述平坦化工艺可以是化学机械研磨工艺(CMP)或回刻蚀工艺。在所述平坦化工艺后，残留在第一沟道10中的第一隔离材料可视为第一隔离材料114，而介电层108a位于第一隔离材料114与基底100(或第一叠层结构110a)之间。残留在第二沟道12中的第一隔离材料可视为第一隔离材料214，而介电层108b位于第一隔离材料214与基底100(或第二叠层结构210a)之间。在此情况下，如图2C所示，第二沟道12中的第一隔离材料214的顶面214T与第二叠层结构210a的顶面210T实质上共平面。另一方面，由于第一叠层结构110a的顶面110T高于第二叠层结构210a的顶面210T，因此，第一叠层结构110a与第二叠层结构210a之间的第一隔离材料114的顶面114T为一斜面。所述斜面的高度自靠近第一叠层结构110a朝着靠近第二叠层结构210a的方向渐减。
请参照图1与图2D，进行步骤S010，在阵列区AR的基底100上形成掩模图案116。掩模图案116覆盖阵列区AR的第二沟道12中的第一隔离材料214，且暴露出周边区PR的第一沟道10中的第一隔离材料114的顶面114T。在一实施例中，掩模图案116可以是光刻胶类材料，其形成方法可例如是光刻工艺。
请参照图1与图2D-2E，进行步骤S012，以掩模图案116为掩模，移除第一沟道10中的第一隔离材料114的一部分。在一实施例中，移除第一沟道10中的第一隔离材料114的一部分的方法包括干式刻蚀法、湿式刻蚀法或其组合。详细地说，干式刻蚀法包括使用具有氟代烃化合物混合氮气与氧气的反应气体。所述氟代烃化合物可表示为CxFy(x为4-6，y为6-8)或CxHyFz(x为1-2，y为1-3，z为1-3)。湿式刻蚀法包括使用缓冲氢氟酸(BHF)、稀释氢氟酸(DHF)或其组合的刻蚀液。所述反应气体与所述刻蚀液对于第一隔离材料114与第一栅极104具有高刻蚀选择性。
值得注意的是，移除第一沟道10中的第一隔离材料114的一部分之后，剩余的第一隔离材料114a的顶面114T’与基底100的最高顶面100T(也即基底100与第一栅介电层102之间的界面)之间的距离D3至少大于此步骤可减少第一沟道10中的第一隔离材料114a(也即可流动性介电材料)与基底100之间的面积。如此一来，本实施例便可避免后续热处理时由于可流动性介电材料的应力或缩小，而使得周边区PR中的基底100或第一隔离结构122(如图2H所示)中产生错位或裂纹问题。在一实施例中，剩余的第一隔离材料114a的顶面114T’与基底100的最高顶面100T之间的距离D3可介于至之间。在替代实施例中，也可完全移除第一沟道10中的第一隔离材料114。
请参照图1与图2F，进行步骤S014，在第一沟道10中形成第二隔离材料118。第二隔离材料118不仅填满第一隔离材料114a上的空间，还覆盖第一叠层结构110a与第二叠层结构210a的顶面。在一实施例中，第二隔离材料118可以是化学气相沉积氧化物，其形成方法可例如是高密度等离子体化学气相沉积法(HDP CVD)、高深宽比填沟工艺(e-HARP)或其组合。由于第二隔离材料118的致密度与硅-氧键结强度大于第一隔离材料114a、214(也即可流动性介电材料)的致密度与硅-氧键结强度，因此，第二隔离材料118可填满第一沟道10中的大部分空间，而不会在后续热处理后产生错位或裂纹问题。
请参照图1与图2F-2G，进行步骤S016，进行热处理120，以移除第一隔离材料114a、214(也即可流动性介电材料)中的溶剂，以固化所述可流动性介电材料。在一实施例中，热处理120可以是炉管热处理或快速热处理。以炉管热处理为例，可在H2O环境气体下，在300℃至500℃温度下进行30分钟至60分钟。然后在N2环境气体下，在700℃至900℃温度下进行30分钟至60分钟。
值得注意的是，相较于整个第一沟道10的空间，固化的第一隔离材料114b与基底100之间的面积较小。在热处理120后，固化的第一隔离材料114b的应力也随之减少，因此，可避免周边区PR中的基底100或固化的第一隔离材料114b产生错位或裂纹，进而降低元件的漏电流、增加元件的击穿电压并提升元件的可靠度。另外，将具有较佳的填沟能力的可流动性介电材料填入具有高深宽比的第二沟道12中，其不会形成孔洞，使得同化后的第一隔离材料222(也即第二隔离结构222)具有较佳的隔离能力。
请参照图2G与图2H，在进行热处理120后，更包括进行平坦化工艺，移除第一叠层结构110a与第二叠层结构210a的顶面上的第二隔离材料118。在一实施例中，所述平坦化工艺可以是化学机械研磨工艺或回刻蚀工艺。在所述平坦化工艺后，残留在第一沟道10中的第二隔离材料118a可视为第一隔离结构122的上部结构118a；而固化的第一隔离材料114b可视为第一隔离结构122的下部结构114b。下部结构114b与位于下部结构114b上的上部结构118a可构成第一隔离结构122。在一实施例中，第一隔离结构122的下部结构114b与第二隔离结构222的材料相同且同时形成；第一隔离结构122的上部结构118a与第二隔离结构222的材料不同。
另外，在所述平坦化工艺后，所述制造方法更包括在阵列区AR的第二叠层结构210a上依序形成层间介电层与控制栅极(未绘示)，以形成多个存储元件。在一实施例中，所述存储元件包括闪存，例如是与非(NAND)闪存。
如图2H所示，本实施例之半导体存储元件包括：基底100、多个第一叠层结构110a、多个第二叠层结构210a、多个第一隔离结构122以及多个第二隔离结构222。基底100包括周边区PR与阵列区AR。第一叠层结构110a位于周边区PR的基底100上。第二叠层结构210a位于阵列区AR的基底100上。第一隔离结构122位于第一叠层结构110a之间，其自第一叠层结构110a的顶面延伸至基底100中。第二隔离结构222位于第二叠层结构210a之间，其自第二叠层结构210a的顶面延伸至基底100中。
值得注意的是，第一隔离结构122的宽度W1’大于第二隔离结构222的宽度W2’。另外，位于阵列区AR的第二隔离结构222的深宽比大于周边区PR的第一隔离结构122的深宽比。在一实施例中，第一隔离结构122的宽度W1’可介于0.2微米至8微米之间；第二隔离结构222的宽度W2’可介于0.01微米至0.03微米之间。在一实施例中，第一隔离结构122的深宽比(高度H1/宽度W1’)可介于0.04至2之间；第二隔离结构222的深宽比(高度H2/宽度W2’)可介于10至35之间。
图3是依照本发明第二实施例的一种半导体存储元件的制造方法的流程图。
请参照图3，基本上，本发明第二实施例的一种半导体存储元件的制造方法与本发明第二实施例的一种半导体存储元件的制造方法相似。也就是说，步骤S102、S104、S106、S108、S110与步骤S002、S004、S006、S008、S010相同。上述两者不同之处在于：在步骤S112中，以掩模图案为掩模，完全移除第一沟道中的第一隔离材料，使得没有任何第一隔离材料残留在第一沟道中。之后，进行步骤S114，在第一沟道中形成第二隔离材料。也就是说，第二隔离材料完全填满第一沟道。然后，进行步骤S116，进行热处理，以移除第二沟道中的第一隔离材料(也即可流动性介电材料)中的溶剂，以固化所述可流动性介电材料。
综上所述，本发明通过将可流动性介电材料同时填入周边区的第一沟道与阵列区的第二沟道中，使得可流动性介电材料可填满具有高深宽比的第二沟道。接着，移除第一沟道中的可流动性介电材料的至少一部分。之后，将化学气相沉积氧化物形成在第一沟道中。在进行后续热处理以移除可流动性介电材料的溶剂时，由于第一沟道中的可流动性介电材料与基底之间的面积已降低，因此，周边区的基底或隔离结构不易产生错位与裂纹。如此一来，本发明的周边区与阵列区的隔离结构皆具有较佳的隔离能力，进而降低元件的漏电流、增加元件的击穿电压并提升元件的可靠度。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种半导体存储元件，包括：
基底，包括周边区与阵列区；
多个第一隔离结构，位于所述周边区的所述基底中；以及
多个第二隔离结构，位于所述阵列区的所述基底中，其中所述第一隔离结构的材料与所述第二隔离结构的材料不同，且各所述第一隔离结构的宽度大于各所述第二隔离结构的宽度。
2.如权利要求1所述的半导体存储元件，其中各所述第一隔离结构的宽度介于0.2微米至8微米之间，各所述第二隔离结构的宽度介于0.01微米至0.03微米之间。
3.如权利要求1所述的半导体存储元件，其中各所述第一隔离结构的深宽比介于0.04至2之间，各所述第二隔离结构的深宽比介于10至35之间。
4.如权利要求1所述的半导体存储元件，其中各所述第一隔离结构包括下部结构与位于所述下部结构上的上部结构，所述下部结构的材料与所述第二隔离结构的材料相同且同时形成，所述上部结构的材料与所述第二隔离结构的材料不同。
5.如权利要求4所述的半导体存储元件，其中所述下部结构的顶面与所述基底的最高顶面之间的距离至少大于
6.一种半导体存储元件的制造方法，包括
提供基底，其包括周边区与阵列区；
在所述周边区的所述基底上形成多个第一叠层结构；
在所述第一叠层结构之间分别形成多个第一沟道，所述第一沟道自所述第一叠层结构的顶面延伸至所述基底中；
在所述阵列区的所述基底上形成多个第二叠层结构；
在所述第二叠层结构之间分别形成多个第二沟道，所述第二沟道自所述第二叠层结构的顶面延伸至所述基底中，其中所述第二沟道的宽度小于所述第一沟道的宽度；
将第一隔离材料同时填入所述第一沟道与所述第二沟道中；
在所述阵列区的所述基底上形成掩模图案，所述掩模图案暴露出所述第一沟道中的所述第一绝缘材料的顶面；
以所述掩模图案为掩模，移除所述第一沟道中的所述第一隔离材料的至少一部分；
在所述第一沟道中形成第二隔离材料；以及
进行热处理。
7.如权利要求6所述的半导体存储元件的制造方法，其中以所述掩模图案为掩模，移除所述第一沟道中的所述第一隔离材料的所述至少一部分的步骤更包括：完全移除所述第一沟道中的所述第一隔离材料。
8.如权利要求6所述的半导体存储元件的制造方法，其中移除所述第一沟道中的所述第一隔离材料的所述至少一部分之后，所述第一隔离材料的剩余部分的顶面与所述基底的最高顶面之间的距离至少大于
9.如权利要求6所述的半导体存储元件的制造方法，其中所述第一隔离材料包括可流动性介电材料，其形成方法包括旋涂式介电法(SOD)、可流动性化学气相沉积法(flowablechemical vapor deposition，FCVD)或其组合。
10.如权利要求6所述的半导体存储元件的制造方法，其中所述第二隔离材料包括化学气相沉积氧化物，其形成方法包括高密度等离子体化学气相沉积法(HDP CVD)、高深宽比填沟工艺(e-HARP)或其组合。
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