KR20070058112A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명은, 비트라인용 제1랜딩플러그와 캐패시터용 제2랜딩플러그를 구비한 제1층간절연막이 형성된 반도체 기판을 마련하는 단계와, 상기 기판 전면 상에 제2층간절연막을 형성하는 단계와, 상기 제2층간절연막 상에 제1랜딩플러그와 콘택하는 비트라인을 형성하는 단계와, 상기 비트라인을 덮도록 제2층간절연막 상에 유기 SOD막을 형성하는 단계와, 상기 비트라인이 노출되도록 유기 SOD막을 평탄화시키는 단계와, 상기 비트라인을 포함한 유기 SOD막 상에 제2랜딩플러그 상부 영역을 노출시키는 하드마스크 패턴을 형성하는 단계와, 상기 하드마스크 패턴을 식각마스크로 이용해서 노출된 유기 SOD막 부분의 일부 두께를 건식식각하여 제1홈을 형성하는 단계와, 상기 제1홈이 형성된 기판 결과물을 O2 플라즈마로 등방성 식각하여 상기 제1홈이 보잉(bowing)된 제2홈을 형성하는 단계와, 상기 하드마스크 패턴을 식각마스크로 이용해서 유기 SOD막과 제2층간절연막을 식각하여 제2랜딩플러그를 노출시키는 스토리지노드콘택용 홀을 형성하는 단계와, 상기 홀이 매립되도록 기판 결과물 상에 도전막을 형성하는 단계 및 상기 비트라인이 노출될 때까지 도전막 및 하드마스크 패턴을 CMP하여 라인 타입의 스토리지노드콘택을 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
도 1은 본 발명에 따른 스토리지노드콘택 형성을 위한 평면도.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 3a 내지 도 3e는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 다른 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
1: 반도체 기판 2: 소자분리막
3: 게이트 4: 제1층간절연막
5: 비트라인용 제1랜딩플러그 6: 캐패시터용 제2랜딩플러그
7: 제2층간절연막 8: 비트라인
8a: 베리어막 8b: 배선용 금속막
8c: 하드마스크막 9: 유기 SOD막
10: 하드마스크 패턴 11a: 제1홈
11b: 제2홈 12: 스토리지노드콘택용 홀
13: 스페이서 14: 도전막
15: 스토리지노드콘택
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 비트라인간의 매립능력과 스토리지노드콘택 형성의 신뢰성을 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
고집적 반도체 소자를 구현함에 있어서, 패턴의 임계 치수를 낮추는 것이 무엇보다 우선적으로 이루어져야 하지만, 이에 수반해서 하부 패턴과 상부 패턴간의 안정적인 콘택도 확보되어야만 한다. 이것은 패턴의 미세화가 달성되더라도, 하부 패턴과 상부 패턴간의 안정적인 콘택이 이루어지지 않거나, 또는, 그들간의 콘택 저항이 증가되면, 소자의 신뢰성 및 고속 구동을 얻지 못하기 때문이다.
한편, 비트라인(Bitline) 형성 이후에 스택 캐패시터(stack capacitor)를 형성시키는 최소 선폭이 100nm 이하의 초고집적 소자에서, 선폭이 좁아짐에 따라 스택 캐패시터와 스토리지 노드 접합(storage node junction)간을 배선할 목적으로 형성되는 스토리지노드콘택 형성이 매우 어려워지게되었다. 매우 작은 반경의 콘택홀 하드마스크 패턴 형성이 한계에 다다르게 됨에 따라서 스토리지노드콘택 형성 방법이 기존 홀 타입(hole type) 방식 대신 라인 타입(line type) 방식으로 전환되고 있다.
이렇게, 스토리지노드콘택 형성 방식이 라인 타입일 경우에는 홀 타입과는 달리 콘택 매립물질의 노드(node) 분리 공정이 추가된다. 상기 노드 분리 공정은 콘택과 콘택을 분리하는 공정으로서 주로 CMP(Chemo Mechanical Polishing)나 전면 식각(blanket etch-back)으로 콘택 매립물질을 일부 제거하는 공정이다. 그런데, 콘택간의 합선 가능성을 배제하기 위해서는 확실하게 매립물질를 분리(isolation) 할 필요가 있는데, 이때, 비트라인 상단의 하드마스크의 손실이 발생하게 된다.
따라서, 상기 하드마스크의 손실이 과도하게 발생하게 되면 콘택 매립물질과 비트라인간의 합선이 발생하게 되는 문제가 있어, 이 합선 현상을 방지하기 위해서 라인 타입에서는 종래의 홀 타입보다 비트라인의 하드마스크 높이가 증가되었고, 이에 따라, 비트라인간의 종횡비(aspact ratio) 증가로 인해 비트라인간의 매립물질이 완전히 매립하지 못하고 보이드(void)가 발생되어 후속 공정이 매우 어려워지게 된다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로써, 비트라인간의 매립능력과 라인 타입 스토리지노드콘택 형성의 신뢰성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 비트라인용 제1랜딩플러그와 캐패시터용 제2랜딩플러그를 구비한 제1층간절연막이 형성된 반도체 기판을 마련하는 단계; 상기 기판 전면 상에 제2층간절연막을 형성하는 단계; 상기 제2층간절연막 상에 제1랜딩플러그와 콘택하는 비트라인을 형성하는 단계; 상기 비트라인을 덮도록 제2층간절연막 상에 유기 SOD막을 형성하는 단계; 상기 비트라인이 노출 되도록 유기 SOD막을 평탄화시키는 단계; 상기 비트라인을 포함한 유기 SOD막 상에 제2랜딩플러그 상부 영역을 노출시키는 하드마스크 패턴을 형성하는 단계; 상기 하드마스크 패턴을 식각마스크로 이용해서 노출된 유기 SOD막 부분의 일부 두께를 건식식각하여 제1홈을 형성하는 단계; 상기 제1홈이 형성된 기판 결과물을 O2 플라즈마로 등방성 식각하여 상기 제1홈이 보잉(bowing)된 제2홈을 형성하는 단계; 상기 하드마스크 패턴을 식각마스크로 이용해서 유기 SOD막과 제2층간절연막을 식각하여 제2랜딩플러그를 노출시키는 스토리지노드콘택용 홀을 형성하는 단계; 상기 홀이 매립되도록 기판 결과물 상에 도전막을 형성하는 단계; 및 상기 비트라인이 노출될 때까지 도전막 및 하드마스크 패턴을 CMP하여 라인 타입의 스토리지노드콘택을 형성하는 단계;를 포함하는 반도체 소자의 제조방법을 제공한다.
여기서, 유기 SOD막을 형성하는 단계는, 상기 제2층간절연막 상에 탄화수소기가 10∼40wt％ 포함된 실록산 또는 MSQ 계열의 용액을 스핀 코팅하는 단계; 상기 스핀 코팅된 막 내의 솔벤트 성분이 제거되도록 결과물을 베이킹하는 단계; 및 상기 베이킹된 막이 경화되도록 어닐링하는 단계;로 구성되는 것을 특징으로 한다.
상기 베이크킹은 핫 플레이트 또는 오븐에서 100∼400℃ 온도로 수행하는 것을 특징으로 한다.
상기 어닐링은 퍼니스에서 N2 분위기 및 300∼700℃ 온도로 수행하는 것을 특징으로 한다.
상기 유기 SOD막은 2.0∼3.5의 유전상수를 갖는 저유전막인 것을 특징으로 한다.
상기 하드마스크 패턴은 PECVD 또는 LPCVD 방식에 따라 Si3N4 또는 SiON으로 형성하는 것을 특징으로 한다.
상기 스페이서는 LPCVD 방식에 따라 Si3N4로 형성하는 것을 특징으로 하는 것을 특징으로 한다.
상기 스토리지노드콘택용 홀을 형성하는 단계 후, 그리고, 상기 도전막을 형성하는 단계 전, 상기 하드마스크 패턴을 포함한 비트라인 측벽에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 설명하면, 본 발명은 비트라인간의 매립과 후속 라인 타입의 스토리지노드콘택 형성에 관한 것으로, 상기 비트라인간의 매립을 유기 SOD막으로 형성한 후, 상기 유기 SOD막을 O2 플라즈마로 등방성 식각하여 후속 스토리지노드콘택 상단부의 면적을 증가시킨다.
이렇게 하면, 상기 유기 SOD막으로 인해 비트라인간의 매립능력이 우수하여 매우 좁은 간격과 매우 큰 종횡비의 간격도 모두 보이드없이 매립할 수 있다. 이에 따라, 상기 비트라인의 하드마스크 높이를 증가시켜도 비트라인간의 매립불량으로 야기되는 문제점을 해결할 수 있다.
또한, 상기 스토리지노드콘택 형성을 위해 O2 플라즈마로 등방성 식각을 하게 되면, 상기 O2 플라즈마가 단지 유기 SOD막에만 작용하기 때문에 주위의 다른막 들에는 전혀 작용을 하지 않으므로, 매우 놓은 선택비로 유기 SOD막을 식각시킬 수 있다.
자세하게, 도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도3a 내지 도 3e는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 다른 공정별 단면도이다.
도 2a 내지 도 2e는 도 1을 X-X' 방향으로 자른 공정별 단면도이다.
도 3a 내지 도 3e는 도 1을 Y-Y' 방향으로 자른 공정별 단면도이다.
도 2a 및 3a을 참조하면, 소자분리막(2)이 형성된 반도체 기판(1) 상에 게이트산화막(미도시)과 도전막(미도시) 및 하드마스크막(미도시)으로 이루어진 게이트(3)들을 형성한 후, 상기 게이트(3) 측벽에 스페이서(미도시)를 형성한 다음, 이어서, 상기 게이트를 덮도록 기판 전면 상에 제1층간절연막(4)을 증착한다. 그런다음, 상기 제1층간절연막(4)을 식각하여 콘택홀을 형성한 후, 상기 콘택홀 내에 비트라인용 제1랜딩플러그(5)와 캐패시터용 제2랜딩플러그(6)를 형성한다.
다음으로, 상기 제1랜딩플러그(5)와 제2랜딩플러그(6)를 포함한 기판 전면 상에 제1층간절연막(6)을 증착한 후, 이를 CMP하여 상기 제1랜딩플러그(5)와 제2랜딩플러그(6)를 노출시킨다. 이어서, 상기 제1층간절연막(4) 상에 제2층간절연막(7) 및 제1랜딩플러그(5)와 콘택하는 비트라인(8)을 차례로 형성한다. 여기서, 상기 비트라인(8)은 베리어막(8a)과 배선용 도전막(8b) 및 하드마스크막(8c)으로 이루어진다.
계속해서, 상기 비트라인(8)을 덮도록 제2층간절연막(7) 상에 2.0∼3.5의 유전상수를 갖는 저유전막인 유기 SOD막(9)을 증착한다. 여기서, 상기 유기 SOD막(9)의 형성은, 상기 제2층간절연막(7) 상에 탄화수소기가 10∼40wt％ 포함된 실록산(Siloxane) 또는 MSQ(Metyl-Silsesquioxane) 계열의 용액을 스핀 코팅(spin-coating)으로 증착한 후, 상기 스핀 코팅된 막 내의 솔벤트(solvent) 성분이 제거되도록 결과물을 베이킹(baking)한다. 이어서, 상기 베이킹된 막이 경화되도록 어닐링(annealing)을 한다.
이때, 상기 베이킹은 핫 플레이트 또는 오븐에서 100∼400℃ 온도로 수행하고, 상기 어닐링은 퍼니스(furnace)에서 N2 분위기 및 300∼700℃ 온도로 수행한다.
여기서, 본 발명은 상기 비트라인을 덮는 물질로, 즉, 상기 비트라인간의 간격을 매립시키는 물질로, 저유전율을 갖는 유기 SOD막을 증착함으로써, 상기 비트라인간의 좁은 간격에도 보이드없이 매립할 수 있다.
도 2b 및 3b를 참조하면, 상기 비트라인(8)이 노출되도록 유기 SOD막(9)을 CMP 또는 블랭킷 에치백(blanket etch-back)으로 평탄화시킨다. 그런다음, 상기 비트라인(8)을 포함한 유기 SOD막(9) 상에 상기 제2랜딩플러그(6) 상부 영역이 노출시키는 하드마스크 패턴(10)을 형성한다. 여기서, 상기 하드마스크 패턴(10)은 PECVD(Plasma Enhanced Chemaical Vapor Deposion) 또는 LPCVD(Low Pressure CVD) 방식에 따라 Si3N4 또는 SiON으로 형성한다.
도 2c 및 3c를 참조하면, 상기 하드마스크 패턴(10)을 식각마스크로 이용해 서 노출된 유기 SOD막(9) 부분의 일부 두께를 건식식각하여 제1홈을 형성한다. 그런다음, 상기 제1홈(11a)이 형성된 기판 결과물을 O2 플라즈마로 등방성 식각하여 상기 제1홈(11a)이 보잉(bowing)된 제2홈(11b)을 형성한다.
여기서, 상기 유기 SOD막(9)이 O2 플라즈마와 반응하게 되면 유기 SOD막 내의 CxHy- 기와 O2+ 이온이 반응하여 H2O, CO2, H2등이 배출되면서 부피가 수축하게 되는 식각현상이 나타나게 된다.
다음으로, 상기 하드마스크 패턴(10)을 식각마스크로 이용해서 유기 SOD막(9)과 제2층간절연막(7)을 식각하여 제2랜딩플러그(6)를 노출시켜 스토리지노드콘택용 홀(12)을 형성한다.
여기서, 본 발명은 상기 유기 SOD막에 대해 O2 플라즈마를 이용하여 등방성 식각을 수행함으로써, 상기 스토리지노드콘택용 홀의 상단부의 면적을 상대적으로 홀의 하단부 보다 넓게 형성할 수 있다. 따라서, 후속 캐패시터와의 배선을 용이하게 수행할 수 있다.
또한, 상기 O2 플라즈마가 유기 SOD막에만 작용하기 때문에 다른막들에는 전혀 영향을 미치지 않아 매우 높은 선택비로 유기 SOD막만 식각시킬 수 있다.
도 2d 및 3d를 참조하면, 상기 하드마스크 패턴(10) 및 비트라인(8)의 전면에 스페이서용 막을 증착한다. 상기 스페이서용 막은 LPCVD 방식에 따라 Si3N4로 증착한다. 그런다음, 상기 스페이서용 막을 전면 건식식각(blanket dry etch)하여 상기 하드마스크 패턴(10)을 포함한 비트라인(8)의 측벽에 스페이서(13)를 형성한 다. 다음으로, 상기 스페이서(13)가 형성된 기판 결과물에 대해 희석된 HF 또는 NH4F 용액을 이용하여 세정한 후, 상기 홀(12)이 매립되도록 기판 결과물 상에 도전막(14)을 증착한다.
도 2e 및 3e를 참조하면, 상기 비트라인(8)이 노출될 때까지 도전막(14) 및 하드마스크 패턴을 CMP하여 라인 타입의 스토리지노드콘택(15)을 형성한다. 이때, 상기 하드마스크 패턴은 CMP로 인해 제거된다. 여기서, 상기 CMP를 수행하여 도전막을 분리시키는 공정은 노드(node) 분리 공정이다.
전술한 바와 같이, 본 발명은 저유전율을 갖는 유기 SOD막을 비트라인간의 매립물질로 사용하여 매립특성을 향상시키고, 상기 유기 SOD막에 대해 O2 플라즈마를 이용하여 상단부가 하단부에 비해 상대적으로 넓은 면적을 갖는 스토리지노드콘택을 형성하여 후속 캐패시터와의 배선을 용이하게 수행할 수 있다.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 진행하여 본 발명에 따른 반도체 소자를 제조한다.
이상에서와 같이, 본 발명은 유기 SOD막으로 비트라인간을 매립함으로써, 보이드 생성없이 매립할 수 있으며, 비트라인간의 기생 캐패시터가(capacitor) 감소되고, 이로 인해, 비트라인 신호의 RC delay를 감소시켜 소자의 동작 속도를 향상시킬 수 있다.
또한, 본 발명은, 상기 유기 SOD막에 대해 O2 플라즈마를 이용함으로써, 스토리지노드콘택과 캐패시터와의 배선이 용이하도록 스토리지노드콘택 상단부의 면 적을 증가시킬 수 있다. 게다가, 콘택과 콘택간의 합선 가능성을 감소시킬 수 있으므로, 콘택 형성의 신뢰성을 향상시킬 수 있다.
이상, 본 발명의 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통사의 지식을 가진 자가 용이하게 알 수 있다.
Claims (8)
- 비트라인용 제1랜딩플러그와 캐패시터용 제2랜딩플러그를 구비한 제1층간절연막이 형성된 반도체 기판을 마련하는 단계;상기 기판 전면 상에 제2층간절연막을 형성하는 단계;상기 제2층간절연막 상에 제1랜딩플러그와 콘택하는 비트라인을 형성하는 단계;상기 비트라인을 덮도록 제2층간절연막 상에 유기 SOD막을 형성하는 단계;상기 비트라인이 노출되도록 유기 SOD막을 평탄화시키는 단계;상기 비트라인을 포함한 유기 SOD막 상에 제2랜딩플러그 상부 영역을 노출시키는 하드마스크 패턴을 형성하는 단계;상기 하드마스크 패턴을 식각마스크로 이용해서 노출된 유기 SOD막 부분의 일부 두께를 건식식각하여 제1홈을 형성하는 단계;상기 제1홈이 형성된 기판 결과물을 O2 플라즈마로 등방성 식각하여 상기 제1홈이 보잉(bowing)된 제2홈을 형성하는 단계;상기 하드마스크 패턴을 식각마스크로 이용해서 유기 SOD막과 제2층간절연막을 식각하여 제2랜딩플러그를 노출시키는 스토리지노드콘택용 홀을 형성하는 단계;상기 홀이 매립되도록 기판 결과물 상에 도전막을 형성하는 단계; 및상기 비트라인이 노출될 때까지 도전막 및 하드마스크 패턴을 CMP하여 라인 타입의 스토리지노드콘택을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 유기 SOD막을 형성하는 단계는상기 제2층간절연막 상에 탄화수소기가 10∼40wt％ 포함된 실록산 또는 MSQ 계열의 용액을 스핀 코팅하는 단계; 상기 스핀 코팅된 막 내의 솔벤트 성분이 제거되도록 결과물을 베이킹하는 단계; 및 상기 베이킹된 막이 경화되도록 어닐링하는 단계;로 구성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 2 항에 있어서, 상기 베이킹은 핫 플레이트 또는 오븐에서 100∼400℃ 온도로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 2 항에 있어서, 상기 어닐링은 퍼니스에서 N2 분위기 및 300∼700℃ 온도로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 유기 SOD막은 2.0∼3.5의 유전상수를 갖는 저유전막인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 하드마스크 패턴은 PECVD 또는 LPCVD 방식에 따라 Si3N4 또는 SiON으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 스페이서는 LPCVD 방식에 따라 Si3N4로 형성하는 것을 특징으로 하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 스토리지노드콘택용 홀을 형성하는 단계 후, 그리고, 상기 도전막을 형성하는 단계 전, 상기 하드마스크 패턴을 포함한 비트라인 측벽에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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2005
- 2005-12-01 KR KR1020050116424A patent/KR20070058112A/ko not_active Application Discontinuation
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