CN103165436B

CN103165436B - 制作半导体器件的方法

Info

Publication number: CN103165436B
Application number: CN201110427771.5A
Authority: CN
Inventors: 王冬江; 张海洋
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2011-12-19
Filing date: 2011-12-19
Publication date: 2015-12-02
Anticipated expiration: 2031-12-19
Also published as: CN103165436A

Abstract

本发明公开了一种制作半导体器件的方法，包括：a)提供半导体衬底，所述半导体衬底上形成有介电层，所述介电层中形成有金属填充插塞；b)在所述介电层上形成具有开口的光刻胶层，所述开口对应所述介电层中未形成有所述金属填充插塞的部分；c)执行光刻胶回流工艺，以缩小所述开口的尺寸；d)以所述光刻胶层为掩膜对所述介电层进行干法刻蚀，以在介电层中形成间隙；以及e)执行湿法刻蚀，以扩大所述间隙的内部空间。该方法不但可以保证较大的气体填充空间，降低介电层的介电常数，而且还能够提高介电层的机械强度。此外，由于间隙的开口尺寸较小，因而可以避免后续工艺中的介电材料填充到该间隙中。

Description

制作半导体器件的方法

技术领域

本发明涉及半导体制造工艺，尤其涉及一种制作半导体器件的方法。

背景技术

低介电常数材料(低K材料)是当前半导体行业研究的热门话题。通过降低集成电路中使用的介电材料的介电常数，可以降低集成电路的漏电电流，降低导线之间的电容效应，降低集成电路发热等等。传统的集成电路使用二氧化硅作为介电材料，氧化硅的介电常数约为4。目前降低介电常数的一种有效方法是在介电材料中添加纳米级空洞，这种方法可以将其介电常数降低至2.2。但是，随着半导体器件尺寸的不断缩小，需要找到具有更低介电常数的材料以满足半导体器件电学性能的需要。

另外还有一种方法是在介电材料中添加较大的间隙来进一步降低介电层的介电常数。图1A-1B为现有的降低介电层的介电常数的方法的示意图。如图1A所示，提供半导体衬底(未示出)，半导体衬底上形成有介电层100，且在介电层100中形成有金属填充插塞101，该金属填充插塞101可以为大马士革结构。此外，在介电层100上还依次形成有阻挡层102、底部抗反射层103和具有开口的光刻胶层104，其中，光刻胶层104的开口对应介电层100中未形成有金属填充插塞101的部分。如图1B所示，以光刻胶层104为掩膜对阻挡层102和介电层100进行刻蚀，以在介电层100中形成间隙105。

但是由于曝光分辨率等因素的限制，光刻胶层104中的开口尺寸通常较大，这样导致在介电层100中形成的间隙105的尺寸比较大，其带来的后果是：第一，严重降低了介电层100的机械强度；第二，后续工艺还需要去除底部抗反射层103和光刻胶层104，并在剩余部分上形成介电层，但由于间隙105的尺寸比较大会使得后续的介电材料重新填充至间隙105内，因此无法明显地降低介电层100的介电常数。

因此，目前急需一种制作半导体器件的方法，以解决上述问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了解决现有技术中存在的问题，本发明提出了一种制作半导体器件的方法，包括：a)提供半导体衬底，所述半导体衬底上形成有介电层，所述介电层中形成有金属填充插塞；b)在所述介电层上形成具有开口的光刻胶层，所述开口对应所述介电层中未形成有所述金属填充插塞的部分；c)执行光刻胶回流工艺，以缩小所述开口的尺寸；d)以所述光刻胶层为掩膜对所述介电层进行干法刻蚀，以在介电层中形成间隙；以及e)执行湿法刻蚀，以扩大所述间隙的内部空间。

优选地，所述b)之前还包括在所述介电层上形成阻挡层的步骤。

优选地，所述阻挡层的材料为氧化物和/或碳氮硅化合物。

优选地，所述阻挡层的厚度为150-500埃。

优选地，所述光刻胶回流工艺为对所述光刻胶层进行烘烤。

优选地，所述烘烤的时间为1分钟至5小时。

优选地，所述烘烤的温度为80-500℃。

优选地，所述方法在所述d)步骤之后还包括去除所述光刻胶层的步骤。

优选地，步骤e)之后，还包括形成无孔介电层的步骤。

与现有技术相比，本发明采用光刻胶回流工艺来缩小介电层中形成的间隙的开口尺寸，并通过湿法刻蚀扩大间隙的内部空间，这种形状的间隙不但可以保证较大的气体填充空间，降低介电层的介电常数，而且还能够提高介电层的机械强度。此外，由于间隙的开口尺寸较小，因而可以避免后续工艺中的介电材料填充到该间隙中。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，

图1A-1B为现有的降低介电层的介电常数的方法的示意图；以及

图2A-2F为根据本发明一个实施方式制作半导体器件工艺流程中各步骤所获得的器件的剖视图。

具体实施方式

接下来，将结合附图更加完整地描述本发明，附图中示出了本发明的实施例。但是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。

图2A-2F为根据本发明一个实施方式制作半导体器件工艺流程中各步骤所获得的器件的剖视图。下面将结合图2A-2F来详细说明本发明的制作方法。根据本发明的制作方法包括以下步骤：

步骤一：提供半导体衬底，该半导体衬底上形成有介电层，且该介电层中形成有金属填充插塞。

如图2A所示，半导体衬底(未示出)上形成有介电层200。半导体衬底可以为以下所提到的材料中的至少一种：硅、砷化镓、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。介电层200的材料可以为HOSP(Honeywell推出的基于有机物和硅氧化物的混合体的低介电常数材料)、黑钻石(应用材料公司推出的基于化学气相沉积碳搀杂氧化硅的低介电常数材料)、Coral(Novellus推出的基于化学气相沉积碳搀杂氧化硅的低介电常数材料)和Aurora(ASMInternational推出的基于化学气相沉积碳搀杂氧化硅的低介电常数材料)等中的至少一种。

并且，在介电层200中还形成有金属填充插塞201。金属填充插塞201可以是由铝和/铜等金属导电材料形成的，且金属填充插塞201的结构可以为大马士革结构，也可以为其它结构。金属填充插塞201可以是采用现有技术中常用的方法形成的，以铜的大马士革结构为例，金属填充插塞201的形成方法包括：首先，在介电层200中形成通孔，并在通孔的上方形成沟槽；然后；在通孔和沟槽中填充金属铜；最后，执行CMP(化学机械研磨)工艺去除介电层上方的多余的金属铜，以形成金属填充插塞201。

半导体衬底中还可以形成有其它器件，例如浅沟槽隔离、掺杂阱和源/漏极等，半导体衬底上还可以形成有栅极和其它金属互连层。

步骤二：在介电层上形成具有开口的光刻胶层，该开口对应介电层中未形成有金属填充插塞的部分。

如图2B所示，在介电层200上形成具有开口的光刻胶层204。光刻胶层的开口位置对应于介电层200中未形成有金属填充插塞201的部分，以便以该光刻胶层204为掩膜在介电层200中未形成有金属填充插塞201的区域形成间隙，进而减小介电层200的介电常数。光刻胶层204可以是通过旋涂、曝光、显影等步骤形成的。本领域的技术人员可以理解的是，为了提高光刻胶层204在曝光过程中对光的吸收率，光刻胶层204之下还可以包括抗反射层203。

此外，在步骤二之前还可以包括在介电层200上形成阻挡层202的步骤。阻挡层202可以避免后续工艺(例如，光刻胶回流工艺、光刻胶去除工艺等)对金属填充插塞201造成损伤，且还可以作为形成下一层金属互连层的刻蚀停止层。作为示例，阻挡层202的材料可以为氧化物(PEOX)和/或碳氮硅化合物(NDC)，且阻挡层202的厚度可以为150-500埃。

步骤三：执行光刻胶回流工艺，以缩小所述开口的尺寸。

如图2C所示，光刻胶回流工艺为对光刻胶层204进行烘烤，以缩小光刻胶层204中形成的开口的尺寸。研究显示：随着烘烤温度的升高，开口的尺寸逐渐变小，且随着烘烤时间的延长，开口的尺寸也逐渐变小。但是，可以理解的是，如果烘烤过高，可能会影响介电层200和金属填充插塞201等的性能，同时烘烤时间过长，会造成生产周期的延长，因此，优选地，烘烤的时间可以为1分钟至5小时，烘烤的温度可以为80-500℃。通过调整烘烤时间和烘烤温度均可以改变开口的尺寸，因此，本领域的技术人员可以根据实际生产的需要，来选择合适的烘烤时间和烘烤温度。

步骤四：以光刻胶层为掩膜对介电层进行干法刻蚀，以在介电层中形成间隙。

如图2D所示，以光刻胶层204为掩膜，对介电层201进行干法刻蚀。本领域的技术人员可以理解的是，如果光刻胶层204与介电层200中还存在其它中间层(例如，抗反射层203和/或保护层202)的话，该步骤还包括对这些中间层的刻蚀。干法刻蚀可以采用本领域内常用的刻蚀剂，例如含F的等离子体等。

此外，本发明的方法在执行干法刻蚀工艺之后，还包括去除光刻胶层204的步骤，如果存在抗反射层203的话还包去除抗反射层203的步骤，如图2E所示。去除光刻胶层204的方法可以为干法刻蚀，也可以为湿法刻蚀。优选利用步骤四的干法蚀刻或接下来的步骤五中的湿法蚀刻去除光刻胶层204。

步骤五：执行湿法刻蚀，以扩大所述间隙的内部空间。

如图2F所示，执行湿法刻蚀，以扩大介电层200中间隙的内部空间。湿法刻蚀的刻蚀剂可以为本领域内常用的材料，例如，氢氟酸等。接下来还包括在所述阻挡层上形成无孔介电层，以形成另一互连结构等常规步骤。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims

1.一种制作半导体器件的方法，包括：

a)提供半导体衬底，所述半导体衬底上形成有介电层，所述介电层中形成有金属填充插塞；

b)在所述介电层上形成具有开口的光刻胶层，所述开口对应所述介电层中未形成有所述金属填充插塞的部分；

c)执行光刻胶回流工艺，以缩小所述开口的尺寸；

d)以所述光刻胶层为掩膜对所述介电层进行干法刻蚀，以在介电层中形成间隙；以及

e)执行湿法刻蚀，以扩大所述间隙的内部空间；其中，所述光刻胶回流工艺为对所述光刻胶层进行烘烤；所述烘烤的温度为80-500℃。

2.如权利要求1所述的方法，其特征在于，所述b)之前还包括在所述介电层上形成阻挡层的步骤。

3.如权利要求2所述的方法，其特征在于，所述阻挡层的材料为氧化物和/或碳氮硅化合物。

4.如权利要求2所述的方法，其特征在于，所述阻挡层的厚度为150-500埃。

5.如权利要求1所述的方法，其特征在于，所述烘烤的时间为1分钟至5小时。

6.如权利要求1所述的方法，其特征在于，所述方法在所述d)步骤之后还包括去除所述光刻胶层的步骤。

7.如权利要求1所述的方法，其特征在于，步骤e)之后，还包括形成无孔介电层的步骤。