CN104637807A - 应用自对准双构图技术制作半导体器件的方法 - Google Patents

应用自对准双构图技术制作半导体器件的方法 Download PDF

Info

Publication number
CN104637807A
CN104637807A CN201310567557.9A CN201310567557A CN104637807A CN 104637807 A CN104637807 A CN 104637807A CN 201310567557 A CN201310567557 A CN 201310567557A CN 104637807 A CN104637807 A CN 104637807A
Authority
CN
China
Prior art keywords
layer
amorphous carbon
etched
cap layers
carbon layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201310567557.9A
Other languages
English (en)
Other versions
CN104637807B (zh
Inventor
韩秋华
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201310567557.9A priority Critical patent/CN104637807B/zh
Publication of CN104637807A publication Critical patent/CN104637807A/zh
Application granted granted Critical
Publication of CN104637807B publication Critical patent/CN104637807B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Drying Of Semiconductors (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明公开了一种应用自对准双构图技术制作半导体器件的方法，包括：a）提供半导体衬底，所述半导体衬底上形成有待刻蚀材料层；b）在所述待刻蚀材料层上形成无定型碳层；c）在所述无定型碳层上形成帽层；d）在所述帽层上形成图案化的光刻胶层；e）对所述帽层进行刻蚀至露出所述无定形碳层；以及f）对所述无定形碳层进行刻蚀至露出所述待刻蚀材料层，以形成核心。本发明提供的方法能够保证刻蚀无定形碳层后形成的核心具有目标形状，进而保证随后形成在核心两侧的侧墙具有预定形状，这样可以使最终形成的半导体器件具有目标形状和目标线宽。

Description

应用自对准双构图技术制作半导体器件的方法
技术领域
本发明涉及半导体制造工艺，尤其涉及一种应用自对准双构图技术制作半导体器件的方法。
背景技术
在半导体技术领域中，双构图技术（Double Patterning，DP）是实现更小尺寸的图形的关键技术。双构图技术一般包括自对准双构图技术（Self-Aligned Double Patterning Technology，SADPT）、二次刻蚀双构图技术（Dual-Etch Double Patterning Technology，DEDPT）和单刻蚀双构图技术（Single-Etch Double Patterning Technology，SADPT）三种。其中，自对准双构图技术（SADPT）由于可以实现优异线宽和节距控制效果而被广泛应用于NAND闪存等半导体器件的制造中。
在基于自对准双构图技术的半导体器件的制造方法中。图1A-1D为现有技术的在制作基于自对准双构图技术的半导体器件的方法过程中各步骤的示意图，其主要涉及利用自对准双构图技术对待刻蚀材料层进行图案化的步骤。
如图1A所示，在半导体衬底100上形成有待刻蚀材料层110，待刻蚀材料层110上形成有核心（core）120。
如图1B所示，在核心120两侧的侧壁上形成侧墙130。
如图1C所示，去除核心120。
如图1D所示，以侧墙130为掩膜对待刻蚀材料层110进行刻蚀，以形成具有目标线宽的半导体器件140。
核心120是传递目标关键尺寸以及关键尺寸一致性（CDU）的重要部件。但是在实际制作过程中，核心120很容易呈现为上窄下宽的梯形。这样会导致随后形成在图案化的核心120两侧的侧墙130（参见图1B）偏离预定形状，进而导致最终形成的半导体器件140偏离目标形状和目标线宽，而这些都是半导体制造领域最不希望看到的情形之一。
因此，为了解决上述问题，需要提出一种应用自对准双构图技术制作半导体器件的方法。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了解决现有技术中存在的问题，本发明提出了一种应用自对准双构图技术制作半导体器件的方法，包括：a）提供半导体衬底，所述半导体衬底上形成有待刻蚀材料层；b）在所述待刻蚀材料层上形成无定型碳层；c）在所述无定型碳层上形成帽层；d）在所述帽层上形成图案化的光刻胶层；e）对所述帽层进行刻蚀至露出所述无定形碳层；以及f）对所述无定形碳层进行刻蚀至露出所述待刻蚀材料层，以形成核心。
优选地，所述帽层为氧化物。
优选地，所述帽层的厚度为5nm-50nm。
优选地，在所述帽层和所述图案化的光刻胶层之间还形成有不含氮的介电抗反射层。
优选地，所述f）步骤包括：f1）对所述无定形碳层进行第一刻蚀，至完全消耗所述图案化的光刻胶层；f2）去除所述介电抗反射层；f3）对所述无定形碳层进行第二刻蚀，至露出所述待刻蚀材料层，以形成所述核心；以及f4）去除所述帽层。
优选地，所述f1）步骤中所述第一刻蚀之后剩余的无定形碳层的厚度大于300埃。
优选地，所述f2）步骤中采用CF4和/或CHF3来去除所述介电抗反射层。
优选地，所述帽层是采用稀释的氢氟酸去除的。
优选地，所述方法在所述f）步骤之后还包括：g）在所述核心的两侧形成侧墙；h）去除所述核心；i）以所述侧墙为掩膜对所述待刻蚀材料层进行刻蚀。
优选地，所述待刻蚀材料层包括形成在所述半导体器件上的器件材料层和形成在所述器件材料层上的金属掩膜层，其中所述侧墙形成在所述金属掩膜层的表面上。
本发明提供的方法能够保证刻蚀无定形碳层后形成的核心具有目标形状（即上下尺寸基本相同的垂直形状），进而保证随后形成在核心两侧的侧墙具有预定形状，这样可以使最终形成的半导体器件具有目标形状和目标线宽。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，
图1A-1D为现有技术的在制作基于自对准双构图技术的半导体器件的方法过程中各步骤的示意图；
图2是根据本发明一个实施例的应用自对准双构图技术制作半导体器件的方法的工艺流程图；以及
图3A-3M为根据本发明一个实施例的应用自对准双构图技术制作半导体器件的工艺流程中各步骤所获得的器件的剖视图。
具体实施方式
接下来，将结合附图更加完整地描述本发明，附图中示出了本发明的实施例。但是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。
图2是根据本发明一个实施例的应用自对准双构图技术制作半导体器件的方法的工艺流程图，图3A-3M为根据本发明一个实施例的应用自对准双构图技术制作半导体器件的工艺流程中各步骤所获得的器件的剖视图。下面将结合图2和图3A-3M来详细说明本发明的方法。
执行步骤201，提供半导体衬底，该半导体衬底上形成有待刻蚀材料层。
如图3A所示，提供半导体衬底300。半导体衬底300可以是以下所提到的材料中的至少一种：硅、绝缘体上硅（SOI）、绝缘体上层叠硅（SSOI）、绝缘体上层叠锗化硅（S-SiGeOI）、绝缘体上锗化硅（SiGeOI）以及绝缘体上锗（GeOI）等。半导体衬底300上可以被定义有源区。此外，在半导体衬底300中可以形成有隔离结构（未示出），所述隔离结构为浅沟槽隔离（STI）结构或者局部氧化硅（LOCOS）隔离结构等。此外，半导体衬底300还包括位于其上表面的待利用自对准双构图技术进行构图的材料层。为了简化，此处仅以一空白来表示半导体衬底300。该待构图的材料层可以为导体材料，例如硅。
待刻蚀材料层310形成在半导体衬底300上，其为形成于半导体衬底300之上的需要利用自对准双构图技术进行构图处理的材料层。示例性的，待刻蚀材料层310为电介质材料，如氧化硅、氮化硅和氮氧化硅中的一种或多种。其可以用作半导体衬底300中的待构图的材料层的刻蚀掩膜层。
执行步骤202，在待刻蚀材料层上形成无定型碳层。
如图3B所示，待刻蚀材料层310上形成有无定型碳层320。无定形碳层320用于经后续工艺形成核心（core）。为保证膜层的均一性，形成的无定型碳层320的厚度应保证足够的厚度。并且，无定型碳层320的厚度随着需要待刻蚀材料层310的厚度变化而变化。即在采用不同厚度的待刻蚀材料层310进行自对准双构图工艺时，要求的无定形碳层320的厚度也不同，此外，无定型碳层320的厚度还与待形成的器件的线宽有关。因此，本领域的技术人员可以根据实际需要来设计无定型碳层320的厚度。无定型碳层320的厚度设计得相对较大比较有利。
执行步骤203，在无定型碳层上形成帽层。
如图3C所示，无定型碳层320上形成有帽层330。帽层330经后续工艺刻蚀后，将用作无定型碳层320的刻蚀掩膜层。优选地，帽层330为相对于无定型碳层320具有相对较大的刻蚀选择比的材料。进一步优选地，帽层330为氧化物。可以理解，帽层330的厚度与待刻蚀的无定型碳层320的厚度有关。作为示例，帽层330的厚度可以为5nm-50nm。
执行步骤204，在帽层上形成图案化的光刻胶层。
如图3D所示，帽层330上形成有图案化的光刻胶层350。为了形成该图案化的光刻胶层350，可以首先在帽层330上涂覆光刻胶，然后套准掩模板对其曝光、显影，形成具有开口图案的光刻胶层350。进一步，为了减小曝光过程中光在光刻胶层的下表面的反射，使曝光的大部分能量都被光刻胶吸收，可以在涂覆光刻胶之前在帽层330上形成抗反射涂层340。抗反射涂层340可以包括底部抗反射层（Bottom Anti-Reflective Coatinglayer）和/或介电抗反射层（Dielectric Anti-Reflective Coating layer）。优选地，抗反射涂层340为不含氮的介电抗反射层。不含氮的介电抗反射层可以有效地最小化或消除曝光过程中的反射，避免产生驻波。
执行步骤205，对帽层进行刻蚀至露出无定形碳层。
如图3E所示，以图案化的光刻胶层350为掩膜对抗反射涂层340进行刻蚀至露出帽层330，然后对帽层330进行刻蚀至露出无定形碳层320。优选地，可以选择干法刻蚀。在该干法刻蚀工艺中，根据所选择的抗反射涂层340和帽层330的材料可以选择合适的刻蚀气体分别对其进行刻蚀。作为示例，当帽层330为氧化物层时，干蚀刻可以采用基于氟化碳气体的各向异性蚀刻法。
执行步骤206，对无定形碳层进行刻蚀至露出待刻蚀材料层，以形成核心。根据本发明一个优选实施例，采用两步刻蚀工艺对无定形碳层进行刻蚀，以避免待刻蚀材料层310在刻蚀过程中受到损伤。本发明提供的刻蚀无定形碳层的工艺可以包括：
首先，如图3F所示，对无定形碳层320进行第一刻蚀，至完全消耗图案化的光刻胶层350。第一刻蚀所采用的刻蚀气体可以包括NH3和H2。在一个实施例中，NH3的体积流量可以为200-300sccm，H2的体积流量可以为300-500sccm。另外，刻蚀气体中还可以包括Ar，Ar的体积流量可以为0-200sccm。另外，刻蚀工艺过程中的功率可以为800-1000W，刻蚀腔室内的压力可以为80-120mTorr。当然，第一刻蚀还可以采用本领域已知的其它刻蚀气体来执行。本发明并非意欲将无定形碳的刻蚀工艺限定至上述特定实施例。
优选地，在第一刻蚀工艺之后剩余的无定形碳层的厚度大于300埃。该剩余的无定形碳层可以用作后续工艺中待刻蚀材料层310的保护层。
接着，如图3G所示，去除抗反射层340。在优选实施例中，当抗反射层340为不含氮的介电抗反射层时，采用CF4和/或CHF3来去除介电抗反射层340。
然后，如图3H所示，对无定形碳层320进行第二刻蚀，至露出待刻蚀材料层310，以形成核心320’。第二刻蚀工艺所选择的刻蚀气体可以与第一刻蚀工艺的刻蚀气体相同，且刻蚀过程中的工艺参数也可以基本相同。
最后，如图3I所示，去除帽层330。当帽层330为氧化物层时，可以采用稀释的氢氟酸（DHF）将其去除。作为示例，稀释的氢氟酸（DHF）的浓度体积百分比为1:50～1:1000。
可见，由于在对无定形碳层320进行刻蚀的过程中始终以帽层330为掩膜，因此可以保证刻蚀无定形碳层320后形成的核心320’具有目标形状（即上下尺寸基本相同的垂直形状）。这样，随后形成在核心320’两侧的侧墙370（参见图3K）具有预定形状，进而使得最终形成的半导体器件具有目标形状和目标线宽。
进一步，本发明提供的应用自对准双构图技术制作半导体器件的方法还可以包括以下步骤：
如图3J所示，在待刻蚀材料层310上和核心320’上形成侧墙材料层360。侧墙材料层的材料可以为氧化硅、氮化硅和氮氧化硅等。形成侧墙材料层360的方法，可以为化学气相沉积法、原子层沉积法（ALD）等，优选的，在本实施例中选用原子层沉积法（ALD）。其中，ALD的工艺温度控制在小于100℃。由于原子层沉积法具有更好的填充性能，可以保证形成的侧墙材料层360良好地覆盖图形化的核心320’的侧壁区域，进而保证后续形成的侧壁间隔层的品质和良率。
如图3K所示，对侧墙材料层360进行刻蚀，以在核心320’的两侧形成侧墙370。作为示例，可以采用CF4、CHF3和/或N2作为刻蚀气体刻蚀去除侧墙材料层360位于核心320’的侧壁位置以外的部分。
如图3L所示，去除核心320’。刻蚀气体可以采用CO2或O2。
如图3M所示，以侧墙370为掩膜对待刻蚀材料层310进行刻蚀，以形成期望的半导体器件。根据待刻蚀材料层310的材料可以选择合适的刻蚀工艺。
在一个优选实施例中，待刻蚀材料层310包括形成在半导体器件300上的器件材料层（未示出）和形成在器件材料层上的金属掩膜层（未示出），其中侧墙形成在金属掩膜层的表面上。此处，金属掩膜层可以用作刻蚀器件材料层的硬掩膜。作为示例，金属掩膜层的材料可以为氮化钛（TiN）或其他任意合适的材料；一般而言，具有高阻抗且相对于氮化物和氧化物具有高的刻蚀选择比的材料，均可以被用作本实施例的金属硬掩膜层。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (10)

1.一种应用自对准双构图技术制作半导体器件的方法，包括：
a）提供半导体衬底，所述半导体衬底上形成有待刻蚀材料层；
b）在所述待刻蚀材料层上形成无定型碳层；
c）在所述无定型碳层上形成帽层；
d）在所述帽层上形成图案化的光刻胶层；
e）对所述帽层进行刻蚀至露出所述无定形碳层；以及
f）对所述无定形碳层进行刻蚀至露出所述待刻蚀材料层，以形成核心。
2.如权利要求1所述的方法，其特征在于，所述帽层为氧化物。
3.如权利要求1所述的方法，其特征在于，所述帽层的厚度为5nm-50nm。
4.如权利要求1所述的方法，其特征在于，在所述帽层和所述图案化的光刻胶层之间还形成有不含氮的介电抗反射层。
5.如权利要求4所述的方法，其特征在于，所述f）步骤包括：
f1）对所述无定形碳层进行第一刻蚀，至完全消耗所述图案化的光刻胶层；
f2）去除所述介电抗反射层；
f3）对所述无定形碳层进行第二刻蚀，至露出所述待刻蚀材料层，以形成所述核心；以及
f4）去除所述帽层。
6.如权利要求5所述的方法，其特征在于，所述f1）步骤中所述第一刻蚀之后剩余的无定形碳层的厚度大于300埃。
7.如权利要求5所述的方法，其特征在于，所述f2）步骤中采用CF4和/或CHF3来去除所述介电抗反射层。
8.如权利要求5所述的方法，其特征在于，所述帽层是采用稀释的氢氟酸去除的。
9.如权利要求1所述的方法，其特征在于，所述方法在所述f）步骤之后还包括：
g）在所述核心的两侧形成侧墙；
h）去除所述核心；
i）以所述侧墙为掩膜对所述待刻蚀材料层进行刻蚀。
10.如权利要求9所述的方法，其特征在于，所述待刻蚀材料层包括形成在所述半导体器件上的器件材料层和形成在所述器件材料层上的金属掩膜层，其中所述侧墙形成在所述金属掩膜层的表面上。
CN201310567557.9A 2013-11-14 2013-11-14 应用自对准双构图技术制作半导体器件的方法 Active CN104637807B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201310567557.9A CN104637807B (zh) 2013-11-14 2013-11-14 应用自对准双构图技术制作半导体器件的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310567557.9A CN104637807B (zh) 2013-11-14 2013-11-14 应用自对准双构图技术制作半导体器件的方法

Publications (2)

Publication Number Publication Date
CN104637807A true CN104637807A (zh) 2015-05-20
CN104637807B CN104637807B (zh) 2017-11-10

Family

ID=53216405

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310567557.9A Active CN104637807B (zh) 2013-11-14 2013-11-14 应用自对准双构图技术制作半导体器件的方法

Country Status (1)

Country Link
CN (1) CN104637807B (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106601602A (zh) * 2015-10-14 2017-04-26 中芯国际集成电路制造(上海)有限公司 用于自对准双重构图的方法及半导体器件的制造方法
CN110459465A (zh) * 2019-08-30 2019-11-15 上海华力微电子有限公司 自对准双层图形的形成方法
CN110571139A (zh) * 2018-06-05 2019-12-13 中芯国际集成电路制造(上海)有限公司 自对准双重图形的制造方法及半导体器件的制造方法
CN111199880A (zh) * 2018-11-16 2020-05-26 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法和半导体器件
CN113078105A (zh) * 2021-03-29 2021-07-06 长鑫存储技术有限公司 掩膜结构的制备方法、半导体结构及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090047789A1 (en) * 2007-08-13 2009-02-19 Hynix Semiconductor Inc. Method for fabricating semiconductor device
US20090081879A1 (en) * 2007-09-20 2009-03-26 Elpida Memory, Inc. Method for manufacturing semiconductor device
TW201236054A (en) * 2011-02-25 2012-09-01 Tokyo Electron Ltd Semiconductor device manufacturing method

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090047789A1 (en) * 2007-08-13 2009-02-19 Hynix Semiconductor Inc. Method for fabricating semiconductor device
US20090081879A1 (en) * 2007-09-20 2009-03-26 Elpida Memory, Inc. Method for manufacturing semiconductor device
TW201236054A (en) * 2011-02-25 2012-09-01 Tokyo Electron Ltd Semiconductor device manufacturing method

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106601602A (zh) * 2015-10-14 2017-04-26 中芯国际集成电路制造(上海)有限公司 用于自对准双重构图的方法及半导体器件的制造方法
CN106601602B (zh) * 2015-10-14 2019-09-03 中芯国际集成电路制造(上海)有限公司 用于自对准双重构图的方法及半导体器件的制造方法
CN110571139A (zh) * 2018-06-05 2019-12-13 中芯国际集成电路制造(上海)有限公司 自对准双重图形的制造方法及半导体器件的制造方法
CN110571139B (zh) * 2018-06-05 2021-10-01 中芯国际集成电路制造(上海)有限公司 自对准双重图形的制造方法及半导体器件的制造方法
CN111199880A (zh) * 2018-11-16 2020-05-26 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法和半导体器件
CN111199880B (zh) * 2018-11-16 2022-11-08 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法和半导体器件
CN110459465A (zh) * 2019-08-30 2019-11-15 上海华力微电子有限公司 自对准双层图形的形成方法
CN113078105A (zh) * 2021-03-29 2021-07-06 长鑫存储技术有限公司 掩膜结构的制备方法、半导体结构及其制备方法
CN113078105B (zh) * 2021-03-29 2022-07-05 长鑫存储技术有限公司 掩膜结构的制备方法、半导体结构及其制备方法

Also Published As

Publication number Publication date
CN104637807B (zh) 2017-11-10

Similar Documents

Publication Publication Date Title
KR101175247B1 (ko) 스페이서패터닝을 이용한 반도체장치 제조 방법
CN104637807A (zh) 应用自对准双构图技术制作半导体器件的方法
KR100953049B1 (ko) 플래시 메모리 소자 및 그의 제조 방법
TW200818310A (en) Method for fabricating semiconductor device including recess gate
CN106972021B (zh) 一种半导体器件及其制作方法、电子装置
KR100600044B1 (ko) 리세스게이트를 구비한 반도체소자의 제조 방법
US7413960B2 (en) Method of forming floating gate electrode in flash memory device
KR20090097429A (ko) 반도체 메모리 소자의 제조 방법
US7678676B2 (en) Method for fabricating semiconductor device with recess gate
CN109003937B (zh) 半导体存储器件的制作方法
KR100668509B1 (ko) 비대칭 스텝구조의 게이트를 갖는 반도체소자의 제조 방법
KR102143431B1 (ko) 불순물 영역 형성 방법 및 반도체 소자의 제조 방법
CN108074798B (zh) 一种自对准曝光半导体结构的制作方法
CN103165436B (zh) 制作半导体器件的方法
KR20100004705A (ko) 반도체 장치 제조 방법
KR20080000785A (ko) 낸드 플래시 메모리 소자의 제조 방법
KR100518605B1 (ko) 리세스 채널 트랜지스터를 포함하는 집적 회로 소자의제조방법
CN104347510A (zh) 一种半导体器件及其制作的方法
US7517755B2 (en) Method for fabricating semiconductor device
US7498221B2 (en) Method of forming gate of semiconductor device
US20120220120A1 (en) Method for fabricating buried bit line in semiconductor device
KR20090027431A (ko) 반도체 소자의 미세패턴 형성방법
JP2005183916A (ja) フラッシュ素子の製造方法
KR101775669B1 (ko) 반도체 장치의 미세패턴 형성방법
KR20060079608A (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant