CN104347510A - 一种半导体器件及其制作的方法 - Google Patents

一种半导体器件及其制作的方法 Download PDF

Info

Publication number
CN104347510A
CN104347510A CN201310340761.7A CN201310340761A CN104347510A CN 104347510 A CN104347510 A CN 104347510A CN 201310340761 A CN201310340761 A CN 201310340761A CN 104347510 A CN104347510 A CN 104347510A
Authority
CN
China
Prior art keywords
layer
polycrystalline silicon
hard mask
silicon gate
mask layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201310340761.7A
Other languages
English (en)
Other versions
CN104347510B (zh
Inventor
刘金华
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201310340761.7A priority Critical patent/CN104347510B/zh
Publication of CN104347510A publication Critical patent/CN104347510A/zh
Application granted granted Critical
Publication of CN104347510B publication Critical patent/CN104347510B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明公开了一种制作半导体器件的方法，包括下列步骤，提供半导体衬底；在所述半导体衬底上形成多晶硅层；在所述多晶硅层上形成具有第一开口的第一硬掩膜层；在所述第一开口中形成第二硬掩膜层；图案化所述第一硬掩膜层和所述第二硬掩膜层，以形成与所述第一开口方向垂直的栅极掩膜图案；去除所述第二硬掩膜层；根据图案化的所述第一硬掩膜层刻蚀所述多晶硅层，以形成第一多晶硅栅极层和第二多晶硅栅极层；在所述第一多晶硅栅极层和所述第二多晶硅栅极层之间形成第一阻挡层。本发明提出了一种新的图案化定义多晶硅栅极的方法，根据本发明的制作方法，在N型多晶硅栅极和P型多晶硅栅极之间形成有二氧化硅层，二氧化硅层将N型多晶硅栅极和P型多晶硅栅极隔离，以避免在进行N型多晶硅栅极预掺杂和P型多晶硅栅极预掺杂时两者之间发生横向扩散的现象。

Description

一种半导体器件及其制作的方法
技术领域
本发明涉及半导体制造工艺，尤其涉及一种半导体器件及其制作的方法。
背景技术
在半导体器件微型化、高密度化、高速化、高可靠性化、系统集成化等需求的推动下，半导体器件的最小特征尺寸已经从最初的1毫米发展到目前的90纳米或65纳米，并且在未来还将进入45纳米及其以下结点的时代。这样，如果不改变半导体器件的组成成分和结构，仅单纯的按比例缩小会因半导体器件漏电过大而变得不可行，所以半导体器件在按比例缩小的同时会改变一些构件的成分或结构来减小漏电且提高电性能，比如，当半导体的最小特征尺寸进入65纳米的结点时，在进行互补金属氧化物半导体（CMOS）管栅极的制作步骤时，为了提高CMOS的器件性能，会在沉积多晶硅或非晶硅薄膜后，通过离子注入工艺对该薄膜进行预掺杂（pre-doping），之后再刻蚀形成CMOS管的栅极。在实际应用中，为了使NMOS或PMOS等器件的性能更好，需要较高的掺杂剂量，即需要向多晶硅薄膜中掺杂较多的磷或硼等各种离子。
如图1A所示为互补型金属氧化物半导体器件的俯视布局示意图，互补型金属氧化物半导体器件100，其包括多晶硅栅极101，位于栅极两侧的源区102和漏区103。为了准确的像需要注入离子的区域注入离子，通常还需要利用光刻胶在多晶硅薄膜上进行图案定义。如图1B所示，图1B为沿图1A中切线(箭头）做截面图对应的半导体器件的截面示意图，提供具有浅沟槽隔离的半导体衬底100，将半导体衬底100划分为两个区域NMOS区域和PMOS区域，在半导体衬底上形成多晶硅层101，接着，在多晶硅层101上覆盖一层光刻胶层102，再进行曝光、显影等一系列光刻工艺过程，将事先设计的掩膜版上的图形转移到光刻胶层102上，然后，对覆盖有光刻胶层102的多晶硅层101进行离子注入，再采用去除光刻胶层。
在上述对多晶硅层进行预掺杂的步骤中，在互补金属氧化物半导体器件的NMOS区域和PMOS区域之间在横向方向（图1的横向方向）很容易发生掺杂扩散的现象，尤其在后续的热处理过程中多晶硅薄膜在横向方向和垂直方向的扩散速度更快。目前对NMOS区域中的多晶硅薄膜进行N型预掺杂已广泛应用在逻辑互补金属氧化物半导体器件的制作工艺过程中。但是，掺杂扩散现象影响半导体器件的性能，如图2所示，为对互补金属氧化物半导体器件中的NMOS区域的多晶硅层进行N型离子预掺杂以及PMOS区域的多晶硅层未进行P型离子预掺杂时，NMOS区域中的预掺杂多晶硅层的N型离子扩散到PMOS区域中，在PMOS区域中形成一个PN结，这将导致PMOS器件的阈值电压偏移。如果对互补金属氧化物半导体器件中的NMOS区域的多晶硅层进行N型离子预掺杂以及对PMOS区域的多晶硅层进行P型离子预掺杂时，在N型多晶硅薄膜和P型多晶硅薄膜之间的横向扩散（图1的横向方向）将降低对互补金属氧化物半导体器件预掺杂的实际掺杂效率。
因此，需要一种新的制作半导体器件的方法，以解决互补金属氧化物半导体器件中的多晶硅层进行预掺杂时产生的横向扩散问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了解决现有技术中存在的问题，本发明提出了一种制作半导体器件的方法，包括下列步骤，提供半导体衬底；在所述半导体衬底上形成多晶硅层；在所述多晶硅层上形成具有第一开口的第一硬掩膜层；在所述第一开口中形成第二硬掩膜层；图案化所述第一硬掩膜层和所述第二硬掩膜层，以形成与所述第一开口方向垂直的栅极掩膜图案；去除所述第二硬掩膜层；根据图案化的所述第一硬掩膜层刻蚀所述多晶硅层，以形成第一多晶硅栅极层和第二多晶硅栅极层；在所述第一多晶硅栅极层和所述第二多晶硅栅极层之间形成第一阻挡层。
优选地，还包括在形成所述第一阻挡层之后去除所述第一硬掩膜层，以露出所述第一多晶硅栅极层和所述第二多晶硅栅极层的步骤。
优选地，还包括在去除所述第一硬掩膜层之后执行再氧化工艺，以在所述第一多晶硅栅极层和所述第二多晶硅栅极层的表面形成第二阻挡层的步骤。
优选地，还包括在执行再氧化工艺之后分别对所述第一多晶硅栅极层和所述第二多晶硅栅极层执行预掺杂的步骤。
优选地，还包括在执行预掺杂之后在所述第一阻挡层和所述第二阻挡层上形成硅化物层的步骤。
优选地，形成所述第一开口的步骤为在所述第一硬掩膜层中形成第二开口，在所述第二开口的底部和侧面以及具有所述第二开口的所述第一硬掩膜层上形成第三硬掩膜层，刻蚀所述第三硬掩膜层以在所述第二开口的侧面形成侧壁，以形成所述第一开口。
优选地，所述第一硬掩膜层的材料与所述第三硬掩膜层的材料相同。
优选地，所述第一硬掩膜层的材料为氧化硅。
优选地，所述第二硬掩膜层的材料为氮化硅
优选地，还包括在所述第一开口中形成所述第二硬掩膜层之后采用化学机械研磨去除多余的第二硬掩膜层以使所述第二硬掩膜层与所述第一硬掩膜层的顶部齐平的步骤。
优选地，通过氧化工艺以在所述第一多晶硅栅极层和所述第二多晶硅栅极层之间形成所述第一阻挡层。
优选地，所述第一阻挡层的材料为二氧化硅。
优选地，所述多晶硅层和所述半导体衬底之间还形成有栅极介电层。
本发明还提出了一种半导体器件，包括：半导体衬底；位于所述半导体衬底上的第一多晶硅栅极层和第二多晶硅栅极层；位于所述第一多晶硅栅极层和所述第二多晶硅栅极层之间以及表面的阻挡层。
优选地，所述第一多晶硅栅极层为N型离子掺杂，所述第二多晶硅栅极层为P型离子掺杂。
优选地，所述第一多晶硅栅极层为P型离子掺杂，所述第二多晶硅栅极层为N型离子掺杂。
优选地，所述阻挡层上形成有硅化物层。
优选地，所述阻挡层的材料为二氧化硅。
综上所示，本发明提出了一种新的图案化定义多晶硅栅极的方法，根据本发明的制作方法，在N型多晶硅栅极和P型多晶硅栅极之间形成有二氧化硅层，二氧化硅层将N型多晶硅栅极和P型多晶硅栅极隔离，以避免在进行N型多晶硅栅极预掺杂和P型多晶硅栅极预掺杂时两者之间发生横向扩散的现象。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，
图1A为互补金属氧化物半导体器件的俯视布局示意图；
图1B为根据现有技术对互补金属氧化物半导体器件进行预掺杂的截面示意图；
图2为根据现有技术对互补金属氧化物半导体器件进行预掺杂时产生横向扩散现象的截面示意图；
图3A-3L为根据本发明一个实施方式对互补金属氧化物半导体器件进行预掺杂的相关步骤所获得的器件的截面剖视图；
图4A-4K为根据本发明一个实施方式对互补金属氧化物半导体器件进行预掺杂的相关步骤所获得的器件的俯视剖视图；
图5为根据本发明一个实施方式对互补金属氧化物半导体器件进行预掺杂的工艺流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底了解本发明，将在下列的描述中提出详细的步骤，以便说明本发明提出了一种新的图案化定义多晶硅栅极的方法，在N型多晶硅栅极和P型多晶硅栅极之间形成有二氧化硅层，以避免在进行N型多晶硅栅极预掺杂和P型多晶硅栅极预掺杂时两者之间发生横向扩散的现象。
显然本发明的较佳实施例详细的描述如下，然而去除这些详细描述外，本发明还可以具有其他实施方式。
现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。
本发明为了克服现有技术中存在的问题，提出了一种制作半导体器件的方法。下面结合附图3A-3J和附图4A对本发明的具体实施方式做详细的说明。参照图3A至图3J，示出根据本发明一个方面的实施例的相关步骤的剖视图。
如图3A和如图4A所示，提供半导体衬底300，在所述半导体的衬底300中形成有阱；
半导体衬底300可包括任何半导体材料，此半导体材料可包括但不限于：Si、SiC、SiGe、SiGeC、Ge合金、GeAs、InAs、InP，以及其它Ⅲ-Ⅴ或Ⅱ-Ⅵ族化合物半导体。
半导体衬底300包括各种隔离结构，例如浅沟槽绝缘。半导体衬底300可以是以下所提到的材料中的至少一种：硅、绝缘体上硅（SOI）、绝缘体上层叠硅（SSOI）、绝缘体上层叠锗化硅（S-SiGeOI）、绝缘体上锗化硅（SiGeOI）以及绝缘体上锗（GeOI）等。此外，半导体衬底上可以被定义有源区。
在所述半导体衬底300中形成有阱，在本发明的一具体实施方式中所述衬底选用N型衬底，具体地，本领域技术人员选用本领域常用的N型衬底即可，接着在所述N型衬底中形成P阱，在本发明的实施例中，首先在所述N型衬底上形成P阱窗口，在所述P阱窗口中进行离子注入，然后执行退火步骤推进以形成P阱。
作为优选，所述半导体衬底300为Si材料层的厚度为10-100nm，优选为30-50nm。
将所述半导体衬底300划分为NMOS区域和PMOS区域，在半导体衬底300依次上形成栅极介电层301和多晶硅层302。作为优选，所述栅极介电层的材料为二氧化硅，可以采用热氧化的方式形成。
多晶硅层的形成方法可选用低压化学气相淀积(LPCVD)工艺。形成所述多晶硅层的工艺条件包括：反应气体为硅烷(SiH4)，所述硅烷的流量范围可为100～200立方厘米/分钟(sccm)，如150sccm；反应腔内温度范围可为700～750摄氏度；反应腔内压力可为250～350毫毫米汞柱(mTorr)，如300mTorr；所述反应气体中还可包括缓冲气体，所述缓冲气体可为氦气(He)或氮气，所述氦气和氮气的流量范围可为5～20升/分钟(slm)，如8slm、10slm或15slm。
如图3B和4B所示，在多晶硅层302上沉积形成硬掩膜层303，硬掩膜层材料为氧化硅层，氧化硅层覆盖多晶硅层。可以采用化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(LTCVD)、等离子体化学气相沉积(PECVD)，也可使用例如溅镀及物理气相沉积(PVD)等形成氧化硅层。
如图3C和4C所示，在氧化硅层303上形成底部抗反射涂层和光刻胶层，采用光刻工艺经曝光显影等步骤后形成图案化的光刻胶层。光刻胶层用于定义多晶硅层302的图案。根据具有图案的光刻胶层刻蚀氧化硅层303，以在氧化硅层303中形成开口304露出多晶硅层302。采用灰化工艺去除底部抗反射涂层和图案化的光刻胶层。
可以采用干法刻蚀工艺，例如反应离子刻蚀、离子束刻蚀、等离子刻蚀、激光烧蚀或者这些方法的任意组合。可以使用单一的刻蚀方法，或者也可以使用多于一个的刻蚀方法。例如，等离子体刻蚀，刻蚀气体包括氯化硼、氯气，和一些添加气体如氮气、氩气。所述氯化硼和氯气的流量范围可为0～150立方厘米/分钟(sccm)和50～200立方厘米/分钟(sccm)，反应室内压力可为5～20毫托(mTorr)。
如图3D和4D所示，在具有开口304的氧化硅层303上以及开口304的底部和侧壁上形成硬掩膜层305，硬掩膜层材料为氧化硅层。形成的氧化硅层305具有凹槽306。氧化硅层的形成方法可以采用化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(LTCVD)、等离子体化学气相沉积(PECVD)，也可使用例如溅镀及物理气相沉积(PVD)等。
如图3E和4E所示，刻蚀氧化硅层305以在氧化硅层303的两侧形成侧壁306和开口307，其中，开口307露出多晶硅层302，侧壁306的材料为氧化硅。
在本发明的一具体实施方式中，以所述被图形化的光刻胶层为掩膜，在通入CF4和CHF3的刻蚀条件下，对所述氧化硅层303和氧化硅层3054进行刻蚀，在该步骤中所述蚀刻压力：50-150mTorr；功率：300-800W；时间：5-15s；其中气体流量：CF4，10-30sccm；CHF3，10-30sccm，需要说明的是上述蚀刻方法仅仅是示例性的，并不局限与该方法，本领域技术人员还可以选用其他常用的方法。
如图3F和4F所示，在氧化硅层303和开口307中形成硬掩膜层308，硬掩膜层材料为氮化硅层，采用平坦化工艺去除多余的氮化硅层，以使氮化硅层308的顶部与氧化硅303的顶部齐平。
可以使用半导体制造领域中常规的平坦化方法来实现表面的平坦化。该平坦化方法的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法。化学机械抛光平坦化方法更常用。
氮化硅层的形成方法可以采用化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(LTCVD)、等离子体化学气相沉积(PECVD)，也可使用例如溅镀及物理气相沉积(PVD)等。
如图3G和4G所示，刻蚀去除部分的氧化硅层和氮化硅层，以形成氧化硅层303’和氮化硅层308’，以露出多晶硅层302，形成的氧化硅层308’可以作为掩膜用于定于NMOS区域中的多晶硅栅极和PMOS区域中的多晶硅栅极。
在氧化硅层303、306和氮化硅层308上形成底部抗反射涂层和光刻胶层，采用光刻工艺经曝光显影等步骤后形成图案化的光刻胶层。光刻胶层用于定义氧化硅层和氮化硅层的图案。图案化所述氧化硅层303和氮化硅层308，以形成与所述开口307方向垂直的栅极掩膜图案。根据具有图案的光刻胶层刻蚀氧化硅层和氮化硅层，以形成氧化硅层303’和氮化硅层308’。采用灰化工艺去除底部抗反射涂层和图案化的光刻胶层。
既可以采用干蚀刻法也可以采用湿蚀刻法移除氧化物层。干蚀刻法能够采用基于氟化碳气体的各向异性蚀刻法。湿蚀刻法能够采用氢氟酸溶液，例如缓冲氧化物蚀刻剂(buffer oxide etchant(BOE))或氢氟酸缓冲溶液(buffer solution of hydrofluoric acid(BHF))。
使用一干蚀刻制造工艺，例如以氟化硫(SF6)、氮及氯作为蚀刻剂且对氧化硅和氮化硅具有高选择性的选择性反应性离子蚀刻(RIE)制造工艺，进行回蚀刻制造工艺。传统干刻蚀工艺，例如反应离子刻蚀、离子束刻蚀、等离子刻蚀、激光烧蚀或者这些方法的任意组合。可以使用单一的刻蚀方法，或者也可以使用多于一个的刻蚀方法。
如图3H和4H所示，刻蚀去除氮化硅层308’以露出多晶硅层302，形成开口309。在多晶硅层302、氧化硅层303’和氮化硅层308’上形成底部抗反射涂层和光刻胶层，采用光刻工艺经曝光显影等步骤后形成图案化的光刻胶层。光刻胶层用于去除氮化硅层308’的图案。根据具有图案的光刻胶层刻蚀去除氮化硅层308’，以形成开口309。采用灰化工艺去除底部抗反射涂层和图案化的光刻胶层。
既可以采用干蚀刻法也可以采用湿蚀刻法移除氧化物层。干蚀刻法能够采用基于氟化碳气体的各向异性蚀刻法。湿蚀刻法能够采用氢氟酸溶液，例如缓冲氧化物蚀刻剂(buffer oxide etchant(BOE))或氢氟酸缓冲溶液(buffer solution of hydrofluoric acid(BHF))。
使用一干蚀刻制造工艺，例如以氟化硫(SF6)、氮及氯作为蚀刻剂且对氮化硅具有高选择性的选择性反应性离子蚀刻(RIE)制造工艺，进行回蚀刻制造工艺。传统干刻蚀工艺，例如反应离子刻蚀、离子束刻蚀、等离子刻蚀、激光烧蚀或者这些方法的任意组合。可以使用单一的刻蚀方法，或者也可以使用多于一个的刻蚀方法。
如图3I和4I所示，以氧化硅303’为掩膜刻蚀多晶硅层302和栅极介电层301，以形成多晶硅层302’、栅极介电层301’以及在多晶硅层302’和栅极介电层301’中形成开口310，且露出半导体衬底300中的有源区。
可以采用干法刻蚀工艺，例如反应离子刻蚀、离子束刻蚀、等离子刻蚀、激光烧蚀或者这些方法的任意组合。可以使用单一的刻蚀方法，或者也可以使用多于一个的刻蚀方法。作为一个实例，采用等离子体刻蚀，刻蚀气体可以采用基于氮气的气体。具体的，采用较低的射频能量并能产生低压和高密度的等离子体气体来实现多晶硅的干法刻蚀。采用的刻蚀气体为基于氮气的气体，刻蚀气体的流量为：100～200立方厘米/分钟(sccm)；反应室内压力可为30～50mTorr，刻蚀的时间为10～15秒，功率为50～100W，偏置功率为0W。
如图3J和4J所示，采用氧化工艺处理露出的多晶硅层以形成阻挡层311，阻挡层311的材料为二氧化硅层，相当于处理开口310侧壁的多晶硅以形成二氧化硅层311。接着，如图3K和4K所示，去除氧化硅层303’以露出多晶硅层302’，采用再氧化工艺处理多晶硅层302’的表面以形成阻挡层312，阻挡层312的材料为二氧化硅层。二氧化硅层311和二氧化硅层312将NMOS区域中的多晶硅层和PMOS区域中的多晶硅层隔离开来，以防止后续对一区域中的多晶硅层进行预掺杂产生的横向扩散问题。可以采用湿法氧化工艺对多晶硅层进行氧化或者再氧化，也可以采用干法刻蚀对多晶硅层进行氧化或者再氧化。
在本发明的一具体实施方式中，采用等离子体刻蚀，刻蚀气体可以采用基于氧气的气体。具体的，采用较低的射频能量并能产生低压和高密度的等离子体气体来实现多晶硅的干法刻蚀。采用的刻蚀气体为基于氧气的气体，还可以通入一些惰性气体作为添加气机，刻蚀气体的流量为：200～300立方厘米/分钟(sccm)；反应室内压力可为30～50mTorr，刻蚀的时间为15～20秒，功率为100～200W。
如图3L所示，在二氧化硅层312和二氧化硅层311上形成图案化的光刻胶层313，光刻胶层313覆盖一MOS区域露出另一MOS区域。根据图案化的光刻胶层313进行离子注入，具体的，当光刻胶层露出NMOS区域覆盖PMOS区域，对NMOS区域进行离子掺杂注入，掺杂杂质可以是磷、砷等，剂量为1e13～5e15原子/cm2；当光刻胶层露出PMOS区域覆盖NMOS区域，对PMOS区域进行离子掺杂注入，掺杂杂质可以是硼、BF2等，剂量可以为1e13～3e15原子/cm2。再采用灰化工艺去除光刻胶层313。然后，在二氧化硅层以及NMOS区域和PMOS区域中的多晶硅栅极上形成硅化物层，硅化物层用于将被二氧化硅层隔离的NMOS区域中的N型多晶硅栅极和PMOS区域中的P型多晶硅栅极相连接。采用硅化工艺(silicidation)形成硅化物层，具体地，在半导体衬底表面溅镀金属层，例如镍金属层，然后进行快速升温退火(RTA)工艺，使金属层与栅极以及源极/漏极区域接触的部分反应成硅化金属层，完成硅化工艺(silicidation)。
金属硅化层区域的形成，首先沉积金属层，其可包含镍(nickel)、钴(cobalt)及铂(platinum)或其组合的材料。接着加热衬底，造成金属层与其下的硅层发生硅化作用，金属硅化层区域因而形成。接着使用可侵蚀金属层，但不致侵蚀金属硅化层区域的蚀刻剂，以将未反应的金属层除去。
所述退火步骤一般是将所述衬底置于高真空或高纯气体的保护下，加热到一定的温度进行热处理，在本发明所述高纯气体优选为氮气或惰性气体，所述热退火步骤的温度为800-1200℃，优选为1050℃，所述热退火步骤时间为1-300s。作为进一步的优选，在本发明中可以选用快速热退火，可以选用以下几种方式中的一种：脉冲激光快速退火、脉冲电子书快速退火、离子束快速退火、连续波激光快速退火以及非相干宽带光源（如卤灯、电弧灯、石墨加热）快速退火等，但并非局限于所举示例。
参照图5，示出了根据本发明一个实施方式制作接触孔的工艺流程图，用于简要示出整个制造工艺的流程。具体地包括以下步骤：
步骤501提供半导体衬底，半导体衬底具有形成在其上的被浅沟槽隔开的第一区域和第二区域。第一区域为NMOS区域，第二区域为PMOS区域，在半导体衬底中形成有源区和阱，在半导体衬底上依次形成栅氧化层和多晶硅层；
步骤502在多晶硅层上形成第一氧化硅层；
步骤503图案化第一氧化硅层露出多晶硅层，以刻蚀形成第一开口；
步骤504在第一氧化硅层和第一开口的底部及侧壁上形成第二氧化硅层；
步骤505刻蚀第二氧化硅层以在第一氧化硅层的两侧形成侧壁，以形成第二开口；
步骤506在第二开口中沉积形成氮化硅层，采用化学机械研磨去除多余的氮化硅层；
步骤507图案化第一氧化硅层、第一氧化硅层的侧壁和氮化硅层；
步骤508刻蚀去除氮化硅层；
步骤509根据图案化的第一氧化硅层和其侧壁刻蚀多晶硅层和栅氧化层，以形成第一栅极层和第二栅极层；
步骤510采用氧化工艺处理第一栅极层和第二栅极层以在第一栅极层和第二栅极层之间形成二氧化硅层；
步骤511去除第一氧化硅层和其侧壁以露出第一栅极层和第二栅极层，采用再氧化工艺处理第一栅极层和第二栅极层以在第一栅极层和第二栅极层之间及表面形成二氧化硅层；
步骤512分别对第一栅极层和第二栅极层执行预掺杂工艺。
此外，本发明提供了互补金属氧化物半导体器件中的多晶硅栅极的预注入工艺以外，还提供了一种互补金属氧化物半导体器件，包括：
半导体衬底，半导体衬底具有NMOS区域和PMOS区域；
在半导体衬底上NMOS区域中依次形成有栅极介电层和第一多晶硅栅极层、在半导体衬底上PMOS区域中依次形成有栅极介电层和第二多晶硅栅极层；
位于第一多晶硅栅极层和第二多晶硅栅极层之间以及表面上的二氧化硅层；
其中第一多晶硅栅极为N型离子掺杂，第二多晶硅栅极为P型离子掺杂。
作为进一步的优选，所述器件还包括：
位于所述栅极结构两侧的浅沟槽隔离；
位于二氧化硅层上的硅化物层。
综上所示，本发明提出了一种新的图案化定义多晶硅栅极的方法，根据本发明的制作方法，在N型多晶硅栅极和P型多晶硅栅极之间形成有二氧化硅层，二氧化硅层将N型多晶硅栅极和P型多晶硅栅极隔离，以避免在进行N型多晶硅栅极预掺杂和P型多晶硅栅极预掺杂时两者之间发生横向扩散的现象。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。

Claims (18)

1.一种制作半导体器件的方法，包括： 
提供半导体衬底； 
在所述半导体衬底上形成多晶硅层； 
在所述多晶硅层上形成具有第一开口的第一硬掩膜层； 
在所述第一开口中形成第二硬掩膜层； 
图案化所述第一硬掩膜层和所述第二硬掩膜层，以形成与所述第一开口方向垂直的栅极掩膜图案； 
去除所述第二硬掩膜层； 
根据图案化的所述第一硬掩膜层刻蚀所述多晶硅层，以形成第一多晶硅栅极层和第二多晶硅栅极层； 
在所述第一多晶硅栅极层和所述第二多晶硅栅极层之间形成第一阻挡层。 
2.权利要求1所述的方法，其特征在于，还包括在形成所述第一阻挡层之后去除所述第一硬掩膜层，以露出所述第一多晶硅栅极层和所述第二多晶硅栅极层的步骤。 
3.权利要求2所述的方法，其特征在于，还包括在去除所述第一硬掩膜层之后执行再氧化工艺，以在所述第一多晶硅栅极层和所述第二多晶硅栅极层的表面形成第二阻挡层的步骤。 
4.权利要求3所述的方法，其特征在于，还包括在执行再氧化工艺之后分别对所述第一多晶硅栅极层和所述第二多晶硅栅极层执行预掺杂的步骤。 
5.如权利要求4所述的方法，其特征在于，还包括在执行预掺杂之后在所述第一阻挡层和所述第二阻挡层上形成硅化物层的步骤。 
6.权利要求1所述的方法，其特征在于，形成所述第一开口的步骤为在所述第一硬掩膜层中形成第二开口，在所述第二开口的底部和侧面以及具有所述第二开口的所述第一硬掩膜层上形成第三硬掩膜层，刻蚀所述第三硬掩膜层以在所述第二开口的侧面形成侧壁，以形成所述第一开口。 
7.如权利要求6所述的方法，其特征在于，所述第一硬掩膜层的材料与所述第三硬掩膜层的材料相同。 
8.如权利要求1所述的方法，其特征在于，所述第一硬掩膜层的材料为氧化硅。 
9.权利要求1所述的方法，其特征在于，所述第二硬掩膜层的材料为氮化硅。 
10.如权利要求1所述的方法，其特征在于，还包括在所述第一开口中形成所述第二硬掩膜层之后采用化学机械研磨去除多余的第二硬掩膜层以使所述第二硬掩膜层与所述第一硬掩膜层的顶部齐平的步骤。 
11.如权利要求1所述的方法，其特征在于，通过氧化工艺以在所述第一多晶硅栅极层和所述第二多晶硅栅极层之间形成所述第一阻挡层。 
12.如权利要求1所述的方法，其特征在于，所述第一阻挡层的材料为二氧化硅。 
13.如权利要求1所述的方法，其特征在于，所述多晶硅层和所述半导体衬底之间还形成有栅极介电层。 
14.一种半导体器件，包括： 
半导体衬底； 
位于所述半导体衬底上的第一多晶硅栅极层和第二多晶硅栅极层； 
位于所述第一多晶硅栅极层和所述第二多晶硅栅极层之间以及表面的阻挡层。 
15.如权利要求14所述的器件，其特征在于，所述第一多晶硅栅极层为N型离子掺杂，所述第二多晶硅栅极层为P型离子掺杂。 
16.如权利要求14所述的器件，其特征在于，所述第一多晶硅栅极层为P型离子掺杂，所述第二多晶硅栅极层为N型离子掺杂。 
17.如权利要求14所述的器件，其特征在于，所述阻挡层上形成有硅化物层。 
18.如权利要求14所述的器件，其特征在于，所述阻挡层的材料为二氧化硅。 
CN201310340761.7A 2013-08-06 2013-08-06 一种半导体器件及其制作的方法 Active CN104347510B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201310340761.7A CN104347510B (zh) 2013-08-06 2013-08-06 一种半导体器件及其制作的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310340761.7A CN104347510B (zh) 2013-08-06 2013-08-06 一种半导体器件及其制作的方法

Publications (2)

Publication Number Publication Date
CN104347510A true CN104347510A (zh) 2015-02-11
CN104347510B CN104347510B (zh) 2018-03-30

Family

ID=52502833

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310340761.7A Active CN104347510B (zh) 2013-08-06 2013-08-06 一种半导体器件及其制作的方法

Country Status (1)

Country Link
CN (1) CN104347510B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107785422A (zh) * 2016-08-29 2018-03-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其制造方法
CN115377214A (zh) * 2022-10-26 2022-11-22 合肥新晶集成电路有限公司 半导体结构及其制备方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5498908A (en) * 1991-11-22 1996-03-12 Matsushita Electric Industrial Co., Ltd. Semiconductor apparatus having an n-channel MOS transistor and a p-channel MOS transistor and method for manufacturing the semiconductor apparatus
US5585659A (en) * 1991-09-17 1996-12-17 Nippon Telegraph And Telephone Corporation Complementary metal-insulator-semiconductor devices
US20020093051A1 (en) * 2001-01-18 2002-07-18 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and process for same
CN101090116A (zh) * 2006-06-13 2007-12-19 株式会社瑞萨科技 半导体装置及其制造方法
US20080280407A1 (en) * 2005-06-29 2008-11-13 Yun Seok Chun Cmos device with dual polycide gates and method of manufacturing the same
US20130181293A1 (en) * 2012-01-18 2013-07-18 International Business Machines Corporation Diffusion barrier for oppositely doped portions of gate conductor

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5585659A (en) * 1991-09-17 1996-12-17 Nippon Telegraph And Telephone Corporation Complementary metal-insulator-semiconductor devices
US5498908A (en) * 1991-11-22 1996-03-12 Matsushita Electric Industrial Co., Ltd. Semiconductor apparatus having an n-channel MOS transistor and a p-channel MOS transistor and method for manufacturing the semiconductor apparatus
US20020093051A1 (en) * 2001-01-18 2002-07-18 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and process for same
US20080280407A1 (en) * 2005-06-29 2008-11-13 Yun Seok Chun Cmos device with dual polycide gates and method of manufacturing the same
CN101090116A (zh) * 2006-06-13 2007-12-19 株式会社瑞萨科技 半导体装置及其制造方法
US20130181293A1 (en) * 2012-01-18 2013-07-18 International Business Machines Corporation Diffusion barrier for oppositely doped portions of gate conductor

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107785422A (zh) * 2016-08-29 2018-03-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其制造方法
CN115377214A (zh) * 2022-10-26 2022-11-22 合肥新晶集成电路有限公司 半导体结构及其制备方法

Also Published As

Publication number Publication date
CN104347510B (zh) 2018-03-30

Similar Documents

Publication Publication Date Title
JP5400913B2 (ja) シリサイド化金属ゲートの形成のための方法
KR20130108025A (ko) 반도체 소자의 접촉 구조
TW202011518A (zh) 半導體裝置的形成方法
TW202008433A (zh) 半導體裝置的形成方法
CN105551958B (zh) 晶体管的形成方法
CN104576337A (zh) 一种半导体器件的制造方法
TW202011487A (zh) 半導體裝置的形成方法
CN103681291B (zh) 一种金属硅化物的形成方法
CN111370306B (zh) 晶体管的制作方法及全包围栅极器件结构
CN109950311B (zh) 半导体结构及其形成方法
CN104465376B (zh) 晶体管及其形成方法
CN103545185A (zh) 一种采用伪栅极制造半导体器件的方法
CN105990229B (zh) 半导体器件及其制造工艺
CN104347510A (zh) 一种半导体器件及其制作的方法
CN105826364B (zh) 晶体管及其形成方法
CN109003899B (zh) 半导体结构及其形成方法、鳍式场效应晶体管的形成方法
CN106298669A (zh) 半导体器件的形成方法
CN104347413B (zh) 一种制作FinFET半导体器件的方法
CN104347632A (zh) 一种半导体器件及其制作方法
CN104465487A (zh) 浅沟道隔离结构的制作方法
CN108346697A (zh) 一种半导体器件及其制造方法和电子装置
TWI816801B (zh) 半導體裝置與其形成方法
JP2004356576A (ja) 半導体装置およびその製造方法
CN105097530A (zh) 一种鳍片场效应晶体管及其制作方法
CN104681495B (zh) 一种半导体存储器件及其制备方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant