KR20080017745A - 반도체 소자의 층간 절연막 형성 방법 - Google Patents
반도체 소자의 층간 절연막 형성 방법 Download PDFInfo
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Abstract
반도체 소자의 층간 절연막 형성 방법이 개시된다. 본 방법은, 소정의 반도체 회로 소자들이 형성된 실리콘 기판 위에 회로 소자들을 전기적으로 접속하는 금속배선 패턴을 형성하는 단계와, 금속배선 패턴을 전기적으로 절연하는 제1 실리콘 산화막을 형성하는 단계와, 제1 실리콘 산화막 위에 제2 실리콘 산화막을 형성하는 단계와, 제2 실리콘 산화막 내부에 실리콘 또는 산소를 이온 주입하는 단계를 포함하는 것을 특징으로 한다. 여기서, 제1 실리콘 산화막은 FSG 산화막이고, 제2 실리콘 산화막은 USG 산화막일 수 있다.
씨모스 이미지 센서, FSG, USG
Description
도 1은 FSG를 이용한 종래의 다층 금속배선 구조의 단면도이다.
도 2a는 산화막 표면에 원형 결함(D)이 발생한 상태롤 보여주는 광학 이미지이고, 도 2b는 산화막 내부에 원형 결함(D)이 발생한 상태를 보여주는 주사전자현미경 이미지이다.
도 3은 본 발명에 따른 반도체 소자의 층간 절연막 형성 방법을 설명하는 소자의 단면도이다.
도 4는 2층의 금속배선이 형성된 경우로서 본 발명에 따른 반도체 소자의 층간 절연막 형성 방법을 설명하는 소자의 단면도이다.
본 발명은 반도체 소자의 제조 기술에 관한 것으로서, 보다 자세하게는 반도체 소자의 층간 절연막 형성 방법에 관한 것이다.
일반적으로, 반도체 소자의 제조 공정은 실리콘 기판에 트랜지스터를 형성하는 기판 공정(Front End of the Line, FEOL)과 배선을 형성하는 배선 공정(Back End Of the Line, BEOL)으로 구분된다. 여기서, 배선기술은 반도체 집적 회로에서 개별 트랜지스터를 서로 연결하여 회로를 구성하는 전원공급 및 신호전달의 통로를 실리콘 위에 구현하는 기술이다.
반도체 소자를 구성하는 복수의 회로 소자들을 전기적으로 소통하기 위하여 형성되는 금속배선은 통상 복수의 층으로 형성되는데, 각각의 금속배선층들 사이는 예컨대 실리콘 산화물을 이용하여 절연된다. 또한, 각층의 금속배선은 다양한 모양을 가지는 패턴 형태로 형성되며, 금속배선 패턴들 사이에 발생하는 기생용량을 줄이기 위하여 일반적으로 FSG(Fluorinated Silicate Glass; FxSiOy)와 같이 불소(F)를 함유한 실리콘 산화물이 층간 절연막으로서 이용된다. 이와 같이, 금속배선 패턴들 사이를 매립하는 FSG 산화막은 통상 화학기상증착(Chemical Vapor Deposition; CVD)을 이용하여 만들어지는데, CVD 공정에서는 실레인(SiH4)과 산소를 주입하여 SiO2 박막을 형성시킬 때 SiF4를 추가적으로 첨가하는 방식을 이용한다. 특히, 불소(F)를 너무 많이 첨가하면 이 박막층의 반응성 이온 식각(Reactive Ion Etching) 중에 불소가 박막을 빠져나가 금속 도선들을 부식시키는 문제가 발생하므로, 최대 6%정도만 허용하는 것이 바람직하다. 불소(F)가 많을수록 유전율이 낮아지기 때문에 금속배선 패턴들 사이의 기생용량을 줄이는데 유리하기는 하지만, 위와 같은 부식 문제로 인해 첨가량에 한계가 있다.
도 1에는 FSG를 이용한 다층 금속배선 구조의 일례를 도시하였다. 도 1에서 보듯이, 소정의 구조물(예컨대, 트랜지스터 등의 회로 소자 또는 하부 금속배선)이 형성된 실리콘 반도체 기판(10) 위에 USG(Undoped Silicate Glass; 11) 산화막을 형성한다. 여기서, USG 산화막(11)은 불소가 도핑되지 않은 산화막으로서, 후속공정에서 형성될 FSG 산화막(13)으로부터 불소가 다른 층으로 확산되는 것을 방지하기 위한 것이다. 그 후, USG 산화막(11) 위에 소정의 금속배선 패턴(12)을 형성한다. 금속배선 패턴(12)을 형성하는 방법은, 먼저 USG 산화막(11) 위에 금속막을 형성한 후 이를 USG 산화막(11)을 식각 저지막으로 이용하면서 금속막을 패터닝하는 방식을 이용할 수 있다. 그리고, 이렇게 형성된 금속배선 패턴(12)들 사이를 매립하도록 FSG 산화막(13)을 형성하고 CMP(Chemical Mechanical Polishing) 또는 에치백(Etch-Back) 공정을 이용하여 그 표면을 평탄화한다. 그 후, FSG 산화막(13) 위에 또 다른 USG 산화막(14)을 형성한다. 이러한 방식으로 원하는 층수의 금속 배선층을 형성할 수 있다.
한편, 위와 같이 다층 금속배선을 포함하는 반도체 소자, 특히 씨모스 이미지 센서(CMOS Image Sensor) 등에서는 서로 다른 재질의 산화막이 적층되므로, 이들 재질이 다른 산화막들 사이에 계면 스트레스가 발생할 수 있다. 나아가, 산화막들 사이의 계면 스트레스로 인해 산화막의 일부가 떨어져 나가는 현상이 발생하여, 산화막 내부에 원형의 결함이 형성될 수 있다. 이러한 원형 결함은 예기치 않은 성능 저하를 야기할 수 있으며, 특히 USG 산화막에 발생하는 경우 불소에 대한 확산 방지막으로서의 기능을 제대로 수행할 수 없게 된다. 도 2a 및 도 2b에는 산화막 표면 및 내부에 원형 결함(D)이 발생한 상태롤 보여주는 광학 이미지 및 주사전자현미경 이미지를 나타내었다. 이와 같이 산화막 내부에 원형 결함이 발생하면 후속 공정에 영향을 미치므로, 결국 반도체 소자의 수율 및 성능을 저하시키는 원인으로 작용할 수 있다.
본 발명은 상술한 문제를 해결하기 위한 것으로서, 서로 다른 재질의 층간 절연막 사이에 발생할 수 있는 계면 스트레스를 줄일 수 있는 반도체 소자의 층간 절연막 형성 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자의 층간 절연막 형성 방법은, 소정의 반도체 회로 소자들이 형성된 실리콘 기판 위에 회로 소자들을 전기적으로 접속하는 금속배선 패턴을 형성하는 단계와, 금속배선 패턴을 전기적으로 절연하는 제1 실리콘 산화막을 형성하는 단계와, 제1 실리콘 산화막 위에 제2 실리콘 산화막을 형성하는 단계와, 제2 실리콘 산화막 내부에 실리콘 또는 산소를 이온 주입하는 단계를 포함하는 것을 특징으로 한다. 여기서, 제1 실리콘 산화막은 FSG 산화막이고, 제2 실리콘 산화막은 USG 산화막일 수 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 반도체 소자의 층간 절연막 형성 방법을 자세히 설명한다.
먼저, 도 3에서 보듯이, 소정의 구조물(예컨대, 트랜지스터 등의 회로 소자 또는 하부 금속배선)이 형성된 실리콘 반도체 기판(100) 위에 USG(Undoped Silicate Glass; 110) 산화막을 형성한다. 여기서, USG 산화막(110)은 불소가 도핑되지 않은 산화막으로서, 후속공정에서 형성될 FSG 산화막(130)으로부터 불소가 다른 층으로 확산되는 것을 방지하기 위한 것이다.
그 후, USG 산화막(110) 위에 소정의 금속배선 패턴(120)을 형성한다. 금속배선 패턴(120)을 형성하는 방법은, 먼저 USG 산화막(110) 위에 금속막을 형성한 후 이를 USG 산화막(110)을 식각 저지막으로 이용하면서 금속막을 패터닝하는 방식을 이용할 수 있다. 그리고, 이렇게 형성된 금속배선 패턴(120)들 사이를 매립하도록 FSG 산화막(130)을 형성하고 CMP(Chemical Mechanical Polishing) 또는 에치백(Etch-Back) 공정을 이용하여 그 표면을 평탄화한다.
한편, 금속배선의 재질로서 구리(Cu)를 이용하는 경우에는, 앞에서 설명한 금속막의 패터닝 방식이 아닌 별도의 공정 즉 다마신(Damascene) 공정을 이용하는 것이 바람직하다. 이 경우, 구리 금속배선을 형성하기 전에, 먼저 USG 산화막(110) 위에 FSG 산화막(130)을 형성하고, FSG 산화막(130) 내부에 비아(Via) 및/또는 트렌치(Trench)를 포함하는 다마신 구조를 형성하고, 이 다마신 구조에 구리를 매립하는 방식으로 진행된다. 그리고, FSG 산화막(130)의 표면은 CMP 공정을 이용하여 평탄화된다.
금속배선(120) 및 평탄화 FSG 산화막(130) 위에 다시 USG 산화막(140)을 형성한다. 이 때, FSG 산화막(130)과 USG 산화막(140) 사이에는 그 재질의 상이성으로 인해 계면 스트레스가 발생할 수 있다. 예컨대, 이렇게 서로 다른 재질의 산화막을 형성하게 되면 열팽창 계수의 차이로 인해 후속하는 열처리 공정에서 계면 스트레스가 누적될 수 있다. 따라서, FSG 산화막(130) 및 USG 산화막(140) 사이의 계면 스트레스를 줄이기 위하여, USG 산화막(140) 내부에 실리콘 및/또는 산소 이 온을 임플란트한다. 이와 같이, USG 산화막 내부에 실리콘 또는 산소 이온을 이온 주입하면 USG 산화막(140) 및 FSG 산화막(130) 사이의 계면에 발생한 스트레스를 완화시킬 수 있으며, 특히 후속 공정에서 열팽창 계수의 차이로 인한 열적 스트레스(Thermal Stress)가 현저히 감소할 수 있다. 여기서, 실리콘 또는 산소 이온의 임플란트 공정의 공정 조건 예컨대 이온 주입량, 이온 주입 에너지 등은 USG 산화막의 두께 및 FSG 산화막의 두께 등을 고려하여 적절한 조건으로 맞출 수 있으며, 이는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 용이하게 이해할 수 있을 것이다.
계속하여, 도 4에서 보듯이, USG 산화막(140) 위에 다시 금속 배선 공정을 실시하여, 상부 금속배선(122) 및 상부 FSG 층간 절연막(132)을 형성한다. 이때, 상부 금속배선(122) 및 하부 금속배선(120)을 전기적으로 접속하기 위하여 컨택 플러그(124)가 형성될 수 있다. 그리고, 상부 FSG 층간 절연막(132) 위에 다시 USG 산화막(142)을 형성한 후, 마찬가지로 실리콘 또는 산소 이온 주입 공정을 실시하여, 상부 FSG 산화막(132)과 USG 산화막(142) 사이의 계면 스트레스를 완화시킬 수 있다.
지금까지 본 발명의 바람직한 실시예에 대해 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 변형된 형태로 구현할 수 있을 것이다. 그러므로 여기서 설명한 본 발명의 실시예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등 한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.
본 발명에 따르면, 다층 금속배선 공정에서 각층의 금속배선을 전기적으로 절연하기 위한 층간 절연막을 형성할 때, 서로 재질이 다른 산화막들 사이의 계면 스트레스를 비교적 간단한 방법에 의해 완화시킬 수 있다. 특히, 실리콘 또는 산소의 이온 주입 공정에 의해 실리콘 산화막들 사이의 계면 스트레스를 줄일 수 있을 뿐만 아니라, 각 산화막들의 접착력을 동시에 향상시킬 수도 있다. 그리하여,산화막들 사이의 계면 스트레스로 인해 발생하는 원형 결함을 방지하여 소자의 수율 및 성능 향상에 기여할 수 있다.
Claims (4)
- 반도체 소자의 층간 절연막 형성 방법으로서,소정의 반도체 회로 소자들이 형성된 실리콘 기판 위에 상기 회로 소자들을 전기적으로 접속하는 금속배선 패턴을 형성하는 단계와,상기 금속배선 패턴을 전기적으로 절연하는 제1 실리콘 산화막을 형성하는 단계와,상기 제1 실리콘 산화막 위에 제2 실리콘 산화막을 형성하는 단계와,상기 제2 실리콘 산화막 내부에 실리콘 또는 산소를 이온 주입하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 층간 절연막 형성 방법.
- 제1항에서,상기 제1 실리콘 산화막은 FSG 산화막인 것을 특징으로 하는 반도체 소자의 층간 절연막 형성 방법.
- 제1항에서,상기 제2 실리콘 산화막은 USG 산화막인 것을 특징으로 하는 반도체 소자의 층간 절연막 형성 방법.
- 제1항에서,상기 반도체 소자는 씨모스 이미지 센서인 것을 특징으로 하는 반도체 소자의 층간 절연막 형성 방법.
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