KR20050050875A - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

반도체 기판 위에 금속 배선을 형성하는 단계, 반도체 기판 및 금속 배선 위에 제1 차단막을 형성하는 단계, 제1 차단막 위에 제1 FSG를 형성하는 단계, 제1 FSG 위에 제2 차단막을 형성하는 단계, 제2 차단막 위에 제2 FSG를 형성하는 단계, 제2 FSG 위에 보호막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다.
일반적으로, 반도체 소자의 고집적화가 진행됨에 따라 금속 배선의 수가 증가하고 반면에 금속 배선의 피치(pitch)가 축소되고 있다. 이러한 금속배선의 피치 축소로 인하여 금속 배선의 저항이 증가할 뿐만 아니라 반도체 소자의 금속 배선간을 절연시키는 층간 절연막(Inter Metal Dielectric, IMD)과 금속 배선이 기생 커패시터 구조를 이룸으로써 반도체 소자의 특성에 악영향을 미친다. 즉, 반도체소자의 응답 속도를 결정하는 RC 상수가 증가하고 전력 소모도 증가한다.
이러한 점 때문에 반도체 소자의 고집적화에 적합한 저 유전율(Low dielectric constant)의 층간 절연막이 절실히 요망되어 왔고, 기존에 사용하던 USG(Un-doped Silica Glass)대신에 최근에 들어 저 유전율의 층간 절연막으로서 플로린 실리케이트 글래스(Fluorine Silicate Glass, FSG)가 이용되기 시작하였다.
그러나, 종래에 사용하던 USG와 달리, 저 유전율을 유지하기 위해 플로린(Fluorine)을 첨가한 FSG를 층간 절연막으로 사용하는 경우에는 플로린(Fluorine)의 이동성이 좋기 때문에 금속 배선과 FSG간의 플로린의 이동을 막기 위해 금속 배선과 FSG 사이에 차단막을 형성한다. 그러나, 이러한 차단막이 제대로 형성되지 않으면, 이후 공정 진행 시 발생되는 열과 불순물로 존재하는 수소(H)에 의해 플로린이 HF로 변화되어 Al에 침투하여 Al 손상을 발생시킬 수 있다.
이 경우 비아(Via) 저항의 증가나 메탈 브리지(Metal bride)의 발생에 의해 반도체 소자의 신뢰성 및 수율을 저하시킬 수 있다는 문제점이 있다.
본 발명의 기술적 과제는 플로린의 이동을 차단하여 Al의 손상을 방지함으로써 신뢰성 및 수율이 향상된 반도체 소자 및 그 제조 방법을 제공하는 것이다.
본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판 위에 금속 배선을 형성하는 단계, 상기 반도체 기판 및 금속 배선 위에 제1 차단막을 형성하는 단계, 상기 제1 차단막 위에 제1 FSG를 형성하는 단계, 상기 제1 FSG 위에 제2 차단막을 형성하는 단계, 상기 제2 차단막 위에 제2 FSG를 형성하는 단계, 상기 제2 FSG 위에 보호막을 형성하는 단계를 포함하는 것이 바람직하다.
또한, 상기 제1 차단막, 제1 FSG, 제2 차단막 및 제2 FSG는 동일한 장비에서 형성하는 것이 바람직하다.
또한, 상기 제1 차단막 및 제2 차단막은 USG이고, 상기 제1 차단막 및 제2 차단막의 두께는 30 내지 2000Å인 것이 바람직하다.
또한, 상기 보호막을 평탄화하는 단계, 평탄화 된 상기 보호막, 제2 FSG, 제2 차단막, 제1 FSG 및 제1 차단막을 관통하는 접촉 구멍을 형성하는 단계, 상기 보호막 위에 형성되며, 상기 접촉 구멍을 통해 상기 금속 배선과 연결되는 배선층을 형성하는 단계를 더 포함하는 것이 바람직하다.
또한, 상기 제2 FSG 위에 보호막을 형성하기 전에 상기 제2 FSG 위에 제3 차단막을 형성하는 단계, 상기 제3 차단막 위에 제3 FSG를 형성하는 단계를 더 포함하는 것이 바람직하다.
또한, 본 발명에 따른 반도체 소자는 반도체 기판, 상기 반도체 기판 위에 형성되어 있는 금속 배선, 상기 반도체 기판 및 금속 배선 위에 형성되어 있는 제1 차단막, 상기 제1 차단막 위에 형성되어 있는 제1 FSG, 상기 제1 FSG 위에 형성되어 있는 제2 차단막, 상기 제2 차단막 위에 형성되어 있는 제2 FSG, 상기 제2 FSG 위에 형성되어 있는 보호막을 포함하고, 상기 제1 차단막 및 제2 차단막은 USG인 것이 바람직하다.
또한, 상기 제1 차단막 및 제2 차단막의 두께는 30 내지 2000Å인 것이 바람직하다.
또한, 상기 제2 FSG 위에 형성되어 있는 제3 차단막, 상기 제3 차단막 위에 형성되어 있는 제3 FSG를 더 포함하는 것이 바람직하다.
그러면, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예에 대하여 첨부한 도면을 참고로 하여 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 실시예에 따른 반도체 소자 및 그 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 1 내지 도 7은 본 발명의 한 실시예에 따른 반도체 소자의 제조 방법을 순서대로 도시한 단면도이고, 도 8 내지 도 10은 종래의 반도체 소자의 제조 방법 중 일부를 순서대로 도시한 단면도이다.
본 발명의 한 실시예에 따른 반도체 소자의 제조 방법은 우선, 도 1에 도시된 바와 같이, 반도체 기판(110) 위에 금속 배선(120)을 형성하고, 반도체 기판(110) 및 금속 배선(120) 위에 제1 차단막(130)을 형성한다.
이러한 금속 배선(120)은 Al 등이 가능하다. 그리고, 제1 차단막(130)은 USG(Un-doped Silica Glass)인 것이 바람직하며, 30 내지 2000Å의 얇은 두께로 형성하는 것이 바람직하다.
그리고, 도 2에 도시된 바와 같이, 제1 차단막(130) 위에 제1 FSG(Fluorine Silicate Glass)(140)를 형성한다. 따라서, 제1 차단막(130)에 의해 제1 FSG(140)에 포함되어 있는 플로린(F)이 금속 배선(120)과 접촉되는 것이 방지된다.
이러한 제1 차단막(130) 및 제1 FSG(140)의 형성은 동일한 증착 장비, 예컨대, 동일한 HDP(High Density Plasma) 장치에서 차례로 이루어진다.
종래에는 도 8 내지 도 10에 도시된 바와 같이, 금속 배선(120)과 FSG(140)의 차단막(30)으로서 SRO(Silicon Rich Oxide) 또는 SiON을 단일막으로 형성하였다. 따라서, 차단막 형성공정을 진행한 후에 FSG 형성공정을 진행하기 위해서는 증착 장비를 바꾸어야 하므로 반도체 제조 공정의 시간이 지연된다는 단점이 있었다.
그러나, 본 발명의 한 실시예와 같이, 금속 배선(120)과 FSG(140)의 차단막으로서 USG(130)를 사용하면 동일한 HDP 장치에서 USG(130) 및 FSG(140)를 연속적으로 형성할 수 있으므로, 반도체 제조 공정의 시간이 단축된다는 장점이 있다.
그리고, 도 3에 도시된 바와 같이, 제1 FSG(140) 위에 제2 차단막(150)을 형성한다. 이러한 제2 차단막(150)은 USG(Un-doped Silica Glass)인 것이 바람직하며, 30 내지 2000Å의 얇은 두께로 형성하는 것이 바람직하다.
그리고, 도 4에 도시된 바와 같이, 제2 차단막(150) 위에 제2 FSG(Fluorine Silicate Glass)(160)를 형성한다.
이러한 제2 차단막(150) 및 제2 FSG(160)의 형성은 동일한 증착 장비, 예컨대, 동일한 HDP(High Density Plasma)에서 차례로 이루어진다.
이와 같이, 제1 차단막(130) 및 제2 차단막(150)과 같은 복수개의 차단막을 형성함으로써 플로린의 이동을 효과적으로 차단하여 플로린에 의한 금속 배선(Al)(120)의 손상을 방지할 수 있다.
그리고, 종래와 같은 하나의 두꺼운 차단막(30)을 형성하는 것 대신에 제1 차단막(130) 및 제2 차단막(150)과 같은 복수개의 차단막을 형성함으로써 반도체소자의 응답 속도의 저하 현상(Gap fill issue)을 방지할 수 있다.
이하에서 이를 상세히 설명한다.
도 8 내지 도 10에 도시된 바와 같이, 금속 배선(120) 위에 두꺼운 차단막(30)을 형성하는 경우에는 금속 배선(120)사이의 공간을 두꺼운 차단막(30)이 대부분 차지하게 되어, 저 유전율의 FSG(140)가 금속 배선(120) 사이의 공간에 형성되지 못하게 된다.(Gap fill issue) 따라서, 금속 배선(120)과 두꺼운 차단막(30)이 기생 커패시터 구조를 이룸으로써 반도체 소자의 특성에 악영향을 미친다. 즉, 반도체 소자의 응답 속도를 결정하는 RC 상수가 증가하고 전력 소모도 증가한다. 따라서, 반도체 소자의 응답 속도의 저하 현상이 발생하게 된다.
그러나, 본 발명의 한 실시예와 같이, 제1 차단막(130) 및 제2 차단막(150)과 같은 복수개의 차단막을 형성하고, 제1 차단막(130) 및 제2 차단막(150)의 두께를 얇게 형성함으로써 저 유전율의 제1 FSG(140) 및 제2 FSG(160)가 금속 배선(120) 사이의 공간에 형성되도록 하여 갭 필 이슈(Gap fill issue)를 방지하여 반도체 소자의 응답 속도의 저하 현상을 방지할 수 있다.
상기한 바와 같이, 차단막의 두께가 두꺼울 경우에는 갭 필 이슈(Gap fill issue)가 발생할 수 있고, 차단막의 두께가 얇을 경우 플로린의 이동에 따른 금속 배선(120)의 손상 문제가 발생할 수 있으므로, 본 발명의 한 실시예와 같이, 복수개의 얇은 차단막(130, 150)을 형성함으로써 갭 필 이슈 및 금속 배선(120)의 손상 문제를 해결할 수 있다.
그리고, 도 5에 도시된 바와 같이, 제2 FSG(160) 위에 PECVD로 보호막(170)을 형성한다.
그리고, 도 6에 도시된 바와 같이, CMP(Chemical Mechanical Polishing)공정으로 보호막(170)을 평탄화한다.
그리고, 도 7에 도시된 바와 같이, 보호막(170), 제2 FSG(160), 제2 차단막(150), 제1 FSG(140) 및 제1 차단막(130)을 관통하는 접촉 구멍(181)을 형성하고, 다음으로, 보호막(170) 위에 형성되며, 접촉 구멍(181)을 통해 금속 배선(120)과 연결되는 배선층(도시하지 않음)을 형성한다.
이 때, 도 10에 도시된 바와 같이, 종래의 단일 차단막(30)을 형성한 경우에는 열 및 불순물로 존재하는 수소(H)에 의해 플로린이 HF로 변화되어 금속 배선(120)에 침투하여 금속 배선(120)에 손상부(150)를 형성시킬 수 있으나, 본 발명의 한 실시예에 따라 복수개의 얇은 차단막을 형성한 경우에는 금속 배선(120)에 손상부를 형성시키지 않는다.
한편, 제2 FSG(160) 위에 보호막(170)을 형성하기 전에 제2 FSG(160) 위에 제3 차단막을 형성하고, 제3 차단막 위에 제3 FSG를 더 형성하여 반도체 소자의 신뢰성 및 수율을 보다 향상시킬 수 있다.
상술한 바와 같은 본 발명에 따른 반도체 소자의 제조 방법으로 제조된 반도체 소자의 작용을 설명하면 다음과 같다.
도 7은 본 발명의 한 실시예에 따른 반도체 소자의 구조 단면도이다.
도 7에 도시된 바와 같이, 본 발명의 한 실시예에 따른 반도체 소자는 반도체 기판(110) 및 그 위에 형성되어 있는 금속 배선(120) 위에 제1 차단막(130)이 적층되어 있다.
그리고, 제1 차단막(130) 위에는 차례로 제1 FSG(140), 제2 차단막(150) 및 제2 FSG(160)가 적층되어 있다.
제2 FSG(160) 위에는 보호막(170)이 평탄화되어 형성되어 있으며, 보호막(170) 위에 형성되어 있는 배선층과 반도체 기판(110) 위의 금속 배선(120)을 전기적으로 연결하는 접촉 플러그(180)가 제1 차단막(130), 제1 FSG(140), 제2 차단막(150), 제2 FSG(160) 및 보호막(170)을 관통하는 접촉 구멍(181)에 형성되어 있다.
여기서, 제1 차단막(130) 및 제2 차단막(150)은 제1 FSG(140) 및 제2 FSG(160)에 의해 금속 배선(120)들이 손상되는 것을 방지하고, 제1 FSG(140) 및 제2 FSG(160)의 플로린이 인접 막으로 확산하는 것을 방지하는 역할을 한다.
제1 차단막(130) 및 제2 차단막(150)은 모두 도핑되지 않은 실리게이트 글래스(Un-doped Silicate Glass, USG)로 이루어지는 것이 바람직하다. 그리고, 제1 차단막(130) 및 제2 차단막(150)의 두께는 30 내지 2000Å으로 얇게 형성하는 것이 바람직하다.
또한, 제2 FSG(160) 위에 제3 차단막 및 제3 FSG를 더 형성하여 반도체 소자의 신뢰성 및 수율을 보다 향상시킬 수 있다.
본 발명은 첨부된 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 진정한 보호범위는 첨부된 청구범위에 의해서만 정해져야 할 것이다.
본 발명에 따른 반도체 소자는 FSG 및 얇은 차단막을 여러 개의 층으로 형성하고, 동일 장치 내에서 FSG 및 차단막을 증착함으로써 플로린의 이동을 차단하고 증착 공정의 시간을 줄일 수 있다는 장점이 있다.
따라서, 금속 배선의 손상을 방지하고, 접촉 플러그의 저항 증가 및 메탈 브리지(Metal bride)를 방지함으로써, 반도체 소자의 신뢰성 및 수율을 향상시킨다는 장점이 있다.
도 1 내지 도 7은 본 발명의 한 실시예에 따른 반도체 소자의 제조 방법을 순서대로 도시한 단면도이고,
도 8 내지 도 10은 종래의 반도체 소자의 제조 방법 중 일부를 순서대로 도시한 단면도이다.

Claims (9)

  1. 반도체 기판 위에 금속 배선을 형성하는 단계,
    상기 반도체 기판 및 금속 배선 위에 제1 차단막을 형성하는 단계,
    상기 제1 차단막 위에 제1 FSG를 형성하는 단계,
    상기 제1 FSG 위에 제2 차단막을 형성하는 단계,
    상기 제2 차단막 위에 제2 FSG를 형성하는 단계,
    상기 제2 FSG 위에 보호막을 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에서,
    상기 제1 차단막, 제1 FSG, 제2 차단막 및 제2 FSG는 동일한 장비에서 형성하는 반도체 소자의 제조 방법.
  3. 제2항에서,
    상기 제1 차단막 및 제2 차단막은 USG인 반도체 소자의 제조 방법.
  4. 제1항 내지 제3항 중 어느 한 항에서,
    상기 제1 차단막 및 제2 차단막의 두께는 30 내지 2000Å인 반도체 소자의 제조 방법.
  5. 제1항 내지 제3항 중 어느 한 항에서,
    상기 보호막을 평탄화하는 단계,
    평탄화 된 상기 보호막, 제2 FSG, 제2 차단막, 제1 FSG 및 제1 차단막을 관통하는 접촉 구멍을 형성하는 단계,
    상기 보호막 위에 형성되며, 상기 접촉 구멍을 통해 상기 금속 배선과 연결되는 배선층을 형성하는 단계
    를 더 포함하는 반도체 소자의 제조 방법.
  6. 제1항 내지 제3항 중 어느 한 항에서,
    상기 제2 FSG 위에 보호막을 형성하기 전에 상기 제2 FSG 위에 제3 차단막을 형성하는 단계,
    상기 제3 차단막 위에 제3 FSG를 형성하는 단계
    를 더 포함하는 반도체 소자의 제조 방법.
  7. 반도체 기판,
    상기 반도체 기판 위에 형성되어 있는 금속 배선,
    상기 반도체 기판 및 금속 배선 위에 형성되어 있는 제1 차단막,
    상기 제1 차단막 위에 형성되어 있는 제1 FSG,
    상기 제1 FSG 위에 형성되어 있는 제2 차단막,
    상기 제2 차단막 위에 형성되어 있는 제2 FSG,
    상기 제2 FSG 위에 형성되어 있는 보호막
    를 포함하고,
    상기 제1 차단막 및 제2 차단막은 USG인 반도체 소자.
  8. 제7항에서,
    상기 제1 차단막 및 제2 차단막의 두께는 30 내지 2000Å인 반도체 소자.
  9. 제7항에서,
    상기 제2 FSG 위에 형성되어 있는 제3 차단막,
    상기 제3 차단막 위에 형성되어 있는 제3 FSG
    를 더 포함하는 반도체 소자.
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