KR100861840B1 - 반도체 소자의 패드 구조 및 그 형성 방법 - Google Patents

반도체 소자의 패드 구조 및 그 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 패드를 형성한다는 것으로, 이를 위하여 본 발명은, FSG막을 이용한 층간 절연막과 캡핑막을 이용하여 금속 배선 사이를 절연시키는 종래 방법과는 달리, 제 1 금속 배선이 형성된 반도체 기판의 상부에 FSG막을 이용한 제 1 층간 절연막 및 USG막을 이용한 제 2 층간 절연막을 순차 증착한 후 평탄화하고, 평탄화된 반도체 기판 상부에 캡핑층을 형성하며, 캡핑층이 형성된 반도체 기판의 제 1 금속 배선이 드러나도록 패터닝하여 콘택홀을 형성하고, 형성된 콘택홀을 매립한 후 캡핑층이 드러나도록 평탄화하여 콘택 플러그를 형성하며, 콘택 플러그가 형성된 반도체 기판 상부에 제 2 금속 배선을 형성함으로써, FSG막을 이용한 제 1 층간 절연막과 USG막을 이용한 제 2 층간 절연막을 포함하는 반도체 소자의 패드를 형성하여 플로오린의 확산을 억제하여 패드 필링 발생을 방지할 수 있는 것이다.
FSG(Fluorinated Silica Glass)막, 패드 필링(PAD Peeling), USG(Undoped Silicate Glass)막, 캡핑층(capping layer)

Description

반도체 소자의 패드 구조 및 그 형성 방법{PAD STRUCTURE AND FORMING METHOD OF SEMICONDUCTOR DEVICE}
도 1은 종래에 따라 0.18 ㎛ 반도체 소자에서 발생된 와이어 본딩 시 패드 필링 문제에 대한 SEM 이미지를 나타낸 도면,
도 2는 종래의 일 실시 예에 따라 층간 절연막 및 금속 배선을 포함하는 반도체 소자의 패드 구조를 나타낸 도면,
도 3a 내지 도 3c는 종래에 따라 와이어에 붙은 물질을 분석한 도면 및 그 샘플을 나타낸 도면,
도 4a 내지 도 4d는 본 발명의 일 실시 예에 따라 층간 절연막 및 금속 배선을 포함하는 반도체 소자의 패드를 형성하는 과정을 나타낸 공정순서도,
도 5는 본 발명의 일 실시 예에 따라 반도체 소자의 패드을 형성하는데 적용된 조건 및 패드 필링 발생 여부를 나타낸 도면.
본 발명은 반도체 소자의 패드 구조 및 그 형성 방법에 관한 것으로, 더욱 상세하게는 층간 절연막 및 금속 배선을 포함하는 반도체 소자의 패드를 형성하는 데 적합한 반도체 소자의 패드 구조 및 그 형성 방법에 관한 것이다.
잘 알려진 바와 같이, 최근에 0.18 ㎛ 이하의 반도체 소자에서 구리(Cu)를 이용한 금속 배선은 낮은 저항을 갖고 있어 알루미늄(Al)을 이용한 금속 배선을 대체하고 있는 추세이며, 층간 절연막으로 사용되는 FSG(Fluorinated Silica Glass)막은 불완전한 SiFx 화합물을 발생시키고 그 부산물은 물 흡수력이 좋아 금속 배선과의 결합(adhesion)을 감소시키지만 낮은 유전 상수(~3.5)를 갖고 있어 폭 넓게 사용되고 있다.
이러한 FSG막의 문제점을 해결하기 위해 SiO2를 이용한 캡핑층(capping layer)을 형성하고, 후속 열처리 공정과 대략 400 ℃ 이상에서 FSG막을 증착하여 FSG막 내에 불안전하게 존재하는 플로오린(Fluorine)을 SiO2 내에 쉽게 이동시켜 이를 제거하도록 한다.
한편, 도 1은 종래에 따라 0.18 ㎛ 반도체 소자에서 발생된 와이어 본딩 시 패드 필링 문제에 대한 SEM 이미지를 나타낸 도면으로, 패드 상부면에 비정상적인 흰 물질이 발생하는 현상을 패드 필링(PAD Peeling)이라 하는데, 그 이유는 장벽 금속막인 Ti와 층간 절연막인 산화막 계면에 플로오린 계열 화합물이 생성되어 알루미늄과 산화막 간의 결합력이 나빠지기 때문이며, 이러한 플로오린계 화합물은 FSG막 내에 플로오린과 장벽 금속막과의 화합물에 기인한다.
또한, 도 2는 종래의 일 실시 예에 따라 금속 배선을 포함하는 반도체 소자의 패드 구조를 나타낸 도면으로, 반도체 기판(200), 제 1 금속 배선(202), 층간 절연막(204), 캡핑층(206), 콘택 플러그(208) 및 제 2 금속 배선(210)을 포함하여 구성되며, 이는 제 1 금속 배선(202)이 형성된 반도체 기판(200) 상에 층간 절연막(204)으로 FSG막을 대략 12000 Å 정도 증착하고, CMP 공정을 통해 대략 7000 Å 정도 평탄화한 후에 캡핑층(206)으로 SiH4 산화막을 2500 Å 정도 증착한다.
그리고, 캡핑층(206)이 형성된 반도체 기판(200) 상부를 대략 400 ℃ 정도에서 열처리를 대략 20분간 수행하고, 콘택홀을 패터닝하여 형성한 후, 이를 매립하여 콘택 플러그(208)를 형성하며, 그 상부에 제 2 금속 배선을 증착한다.
그런데, 상술한 바와 같은 종래의 패드 구조물에 대해서 분석해 보면, 도 3a 내지 도 3c에 도시한 바와 같이 Au 와이어(wire)에 붙어 있는 대부분의 물질은 산화물과 알루미늄이며 플로오린계 물질도 어느 정도 포함되어 있음을 알 수 있고, 이러한 물질들은 알루미늄(Al)을 이용한 금속 배선과 SiH4 산화막을 이용한 캡핑층의 결합이 좋지 않아 그 알루미늄이 본딩 시에 떨어지게 되는 요인으로 작용한다. 또한, 도 3c에 도시된 바와 같이 패드 상부에 플로오린계 화합물이 존재하는 패드 필링 문제가 발생하는 문제점이 있었다.
따라서, 본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 층간 절연막으로 FSG막 및 USG막을 증착한 후에 캡핑막을 증착하여 캡핑막의 결합력을 향상시킬 수 있는 반도체 소자의 패드 구조 및 그 형성 방법을 제공하는데 그 목적이 있다.
본 발명의 다른 목적은, 층간 절연막으로 FSG막 및 USG막을 증착한 후에 캡핑막을 증착함으로써, 패드 구조물 상부에 플로오린계 화합물이 발생하는 것을 방 지할 수 있는 반도체 소자의 패드 구조 및 그 형성 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 일 관점에서 본 발명은, 층간 절연막 및 금속 배선을 포함하는 반도체 소자의 패드를 형성하는 방법으로서, 제 1 금속 배선이 형성된 반도체 기판의 상부에 FSG막을 이용한 제 1 층간 절연막 및 USG막을 이용한 제 2 층간 절연막을 순차 증착한 후 평탄화하는 단계와, 상기 평탄화된 반도체 기판 상부에 캡핑층을 형성하는 단계와, 상기 캡핑층이 형성된 반도체 기판의 제 1 금속 배선이 드러나도록 패터닝하여 콘택홀을 형성하는 단계와, 상기 형성된 콘택홀을 매립한 후 상기 캡핑층이 드러나도록 평탄화하여 콘택 플러그를 형성하는 단계와, 상기 콘택 플러그가 형성된 반도체 기판 상부에 제 2 금속 배선을 형성하는 단계를 포함하는 반도체 소자의 패드 형성 방법을 제공한다.
상기 목적을 달성하기 위한 다른 관점에서 본 발명은, 층간 절연막 및 금속 배선을 포함하는 반도체 소자의 패드 구조로서, 제 1 금속 배선이 형성된 반도체 기판 상부에 FSG막으로 형성된 제 1 층간 절연막과, 상기 제 1 층간 절연막 상부에 USG막으로 형성된 제 2 층간 절연막과, 상기 제 2 층간 절연막 상부에 SiH4 산화막으로 형성된 캡핑층과, 상기 제 1 층간 절연막, 제 2 층간 절연막 및 캡핑층이 패터닝되어 상기 제 1 금속 배선과 상기 캡핑층 상부에 형성된 제 2 금속 배선을 연결시키는 콘택 플러그를 포함하는 반도체 소자의 패드 구조를 제공한다.
본 발명의 상기 및 기타 목적과 여러 가지 장점은 이 기술분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 하기에 기술되는 본 발명의 바람직한 실시 예 로부터 더욱 명확하게 될 것이다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대하여 상세하게 설명한다.
본 발명의 기술요지는, 제 1 금속 배선이 형성된 반도체 기판의 상부에 FSG막을 이용한 제 1 층간 절연막 및 USG막을 이용한 제 2 층간 절연막을 순차 증착한 후 평탄화하고, 그 상부에 캡핑층을 형성하며, 제 1 금속 배선이 드러나도록 패터닝하여 콘택홀을 형성하고, 콘택홀을 매립한 후 평탄화하여 콘택 플러그를 형성하며, 그 상부에 제 2 금속 배선을 형성한다는 것으로, 이러한 기술적 수단을 통해 본 발명에서 목적으로 하는 바를 쉽게 달성할 수 있다.
도 4a 내지 도 4d는 본 발명의 일 실시 예에 따라 금속 배선을 포함하는 반도체 소자의 패드를 형성하는 과정을 나타낸 공정순서도로서, 이들 도면을 참조하여 본 발명의 일 실시 예에 따른 패드 형성 방법을 설명한다.
도 4a를 참조하면, 제 1 금속 배선(402)이 형성된 반도체 기판(400) 상부 전면에 제 1 층간 절연막(404) 및 제 2 층간 절연막(406)을 순차 증착한 후에, 화학적 기계적 연마(CMP : Chemical Mechanical Polishing) 방식으로 평탄화한다. 여기에서, 제 1 층간 절연막(404)은 예를 들면, FSG(Fluorinated Silica Glass)막을 이용하여 증착되고, 대략 8000 Å - 8500 Å의 두께 조건으로 증착되며, 제 2 층간 절연막(406)은 예를 들면, USG(Undoped Silicate Glass)막을 이용하여 증착되고, 대략 1000 Å - 1200 Å의 두께 조건으로 증착되며, 대략 1000 Å의 두께를 갖도록 평탄화된다.
그리고, 제 1 층간 절연막(404) 및 제 2 층간 절연막(406)이 형성된 반도체 기판(400) 상부에 도 4b에 도시한 바와 같이 캡핑층(408)을 증착한다. 여기에서, 캡핑층(408)은 예를 들면, SiH4 산화막을 이용하여 증착되고, 대략 3400 Å - 3600 Å의 두께 조건으로 증착된다.
또한, 캡핑층(408)이 형성된 반도체 기판(400)에서 제 1 금속 배선(402)과 전기적으로 연결시키는 콘택 플러그를 형성하기 위해 소정의 포토 레지스트 패턴(도시 생략됨)에 따라 제 1 금속 배선(402)이 드러나도록 식각하여 도 4c에 도시한 바와 같이 콘택홀(410)을 형성한다.
다음에, 반도체 기판(400)의 제 1 금속 배선(402)이 드러나도록 형성된 콘택홀(410)에 금속 물질을 매립한 후, 그 상부를 화학적 기계적 연마(CMP : Chemical Mechanical Polishing) 방식으로 캡핑층(408)이 드러나도록 평탄화하여 콘택 플러그(412)를 형성한 후에, 그 상부에 제 2 금속 배선(414)을 증착하여 도 4d에 도시한 바와 같이 반도체 소자의 패드를 형성한다. 여기에서, 제 2 금속 배선(414)은 예를 들면, 알루미늄(Al) 등을 이용하여 대략 8500 Å - 9000 Å의 두께 조건으로 증착된다.
여기에서, 캡피층(408)을 대략 3400 Å - 3600 Å의 두께 조건으로 증착하는, 바람직하게는 대략 3500 Å의 두께로 증착할 경우 압축 스트레스를 증가시키도록 한다. 그 이유는 캡핑층(408)이 압축 스트레스를 받으면 FSG막에서의 플로오린의 방출을 억제할 수 있을 뿐만 아니라 SiH4 산화막 내에 존재하는 Si의 양은 플로오린을 포획하는데 중요한 역할을 수행할 수 있어 SiH4 산화막을 증착할 때 실 란(Silane)의 양을 증가시키면 SiH4 산화막은 더 큰 팽창 스트레스를 받는 반면 산화막 내 포획력은 증가되게 된다.
또한, 제 2 층간 절연막(406)으로 USG막을 삽입하는 이유는 층간 절연막의 경우 유전율의 영향이 반도체 소자에 큰 영향을 미치지 않기 때문에 제 1 층간 절연막(404)인 FSG막을 얇게 증착함으로써, 플로오린의 양을 줄이기 위함이다. 이러한 조건을 만족하는 반도체 소자의 패드를 형성하기 위해 적용되는 조건 및 패드 필링 발생 여부를 도 5에 도시하였으며, 여기에서는 SPLIT2의 조건을 적용하여 반도체 소자의 패드를 형성할 경우 패드 필링이 발생하지 않음을 알 수 있다.
따라서, 금속 배선이 형성된 반도체 기판의 상부에 FSG막 및 USG막을 이용한 층간 절연막을 형성하고, 그 상부에 캡핑층을 형성함으로써, 플로오린의 확산을 억제하는 반도체 소자의 패드를 효과적으로 형성할 수 있다.
이상의 설명에서는 본 발명의 바람직한 실시 예들을 제시하여 설명하였으나 본 발명이 반드시 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함을 쉽게 알 수 있을 것이다.
이상 설명한 바와 같이 본 발명은, FSG막을 이용한 층간 절연막과 캡핑막을 이용하여 금속 배선 사이를 절연시키는 종래 방법과는 달리, 제 1 금속 배선이 형성된 반도체 기판의 상부에 FSG막을 이용한 제 1 층간 절연막 및 USG막을 이용한 제 2 층간 절연막을 순차 증착한 후 평탄화하고, 그 상부에 캡핑층을 형성하며, 제 1 금속 배선이 드러나도록 패터닝하여 콘택홀을 형성하고, 콘택홀을 매립한 후 평탄화하여 콘택 플러그를 형성하며, 그 상부에 제 2 금속 배선을 형성함으로써, FSG막을 이용한 제 1 층간 절연막과 USG막을 이용한 제 2 층간 절연막을 포함하는 반도체 소자의 패드를 형성하여 플로오린의 확산을 억제하여 패드 필링 발생을 방지할 수 있다.
즉, 반도체 소자의 패드를 형성하는 과정에서 FSG막과 USG막을 층간 절연막으로 형성하고, 캡핑층인 SiH4 산화막의 두께를 증가시켜 형성함으로써, 불필요한 플로오린을 감소시키고, 플로오린의 포획력을 증가시킴으로써, 알루미늄(Al)과 SiH4 산화막의 결합을 감소시키는 플로오린계 화합물 생성을 억제할 수 있어 소자 특성을 향상시킬 수 있다.

Claims (9)

  1. 층간 절연막 및 금속 배선을 포함하는 반도체 소자의 패드를 형성하는 방법으로서,
    제 1 금속 배선이 형성된 반도체 기판의 상부에 FSG막을 이용한 제 1 층간 절연막 및 USG막을 이용한 제 2 층간 절연막을 순차 증착한 후 평탄화하는 단계와,
    상기 평탄화된 반도체 기판 상부에 캡핑층을 형성하는 단계와,
    상기 캡핑층이 형성된 반도체 기판의 제 1 금속 배선이 드러나도록 패터닝하여 콘택홀을 형성하는 단계와,
    상기 형성된 콘택홀을 매립한 후 상기 캡핑층이 드러나도록 평탄화하여 콘택 플러그를 형성하는 단계와,
    상기 콘택 플러그가 형성된 반도체 기판 상부에 제 2 금속 배선을 형성하는 단계
    를 포함하는 반도체 소자의 패드 형성 방법.
  2. 제 1 항에 있어서,
    상기 FSG막은, 8000 Å - 8500 Å의 두께 조건으로 증착되는 것을 특징으로 하는 반도체 소자의 패드 형성 방법.
  3. 제 1 항에 있어서,
    상기 USG막은, 1000 Å - 1200 Å의 두께 조건으로 증착되는 것을 특징으로 하는 반도체 소자의 패드 형성 방법.
  4. 제 1 항에 있어서,
    상기 캡핑층은, SiH4 산화막을 이용하여 증착되는 것을 특징으로 하는 반도체 소자의 패드 형성 방법.
  5. 제 4 항에 있어서,
    상기 캡핑층은, 3400 Å - 3600 Å의 두께 조건으로 증착되는 것을 특징으로 하는 반도체 소자의 패드 형성 방법.
  6. 층간 절연막 및 금속 배선을 포함하는 반도체 소자의 패드 구조로서,
    제 1 금속 배선이 형성된 반도체 기판 상부에 FSG막으로 형성된 제 1 층간 절연막과,
    상기 제 1 층간 절연막 상부에 USG막으로 형성된 제 2 층간 절연막과,
    상기 제 2 층간 절연막 상부에 SiH4 산화막으로 형성된 캡핑층과,
    상기 제 1 층간 절연막, 제 2 층간 절연막 및 캡핑층이 패터닝되어 상기 제 1 금속 배선과 상기 캡핑층 상부에 형성된 제 2 금속 배선을 연결시키는 콘택 플러그
    를 포함하는 반도체 소자의 패드 구조.
  7. 제 6 항에 있어서,
    상기 FSG막은, 8000 Å - 8500 Å의 두께인 것을 특징으로 하는 반도체 소자의 패드 구조.
  8. 삭제
  9. 제 6 항에 있어서,
    상기 SiH4 산화막은, 3400 Å - 3600 Å의 두께인 것을 특징으로 하는 반도체 소자의 패드 구조.
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