CN100399542C - 内连线结构及其形成方法 - Google Patents

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Abstract

本发明提供一种内连线结构及其形成方法，此形成方法包括在一导电区域上形成一第一介电材料，在该第一介电材料上形成一第一绝缘介电材料，在该第一绝缘介电材料中形成一第一开口，使用一第二介电材料覆盖该第一开口，在该第一绝缘介电材料之上形成一第二绝缘介电材料，在该第二绝缘介电材料中形成一第二开口，该第二开口是形成于该第一开口之上，并且与该第一开口互相连接，以及使用一导电金属填充该第一与该第二开口，用以使该等开口中的该导电金属与该导电区域电性相连。本发明可改善半导体装置中集成电路的性能与可靠度，并可降低制造成本。

Description

内连线结构及其形成方法
技术领域
本发明是有关于一种半导体装置的制造方法，特别是有关于一种形成于金属间介电层(inter-metal dielectric；IMD)中的双镶嵌内连线结构，以及形成上述结构的方法，该结构具有一覆盖有介电衬里层的介层窗，此介电衬里层亦可用来当作后续形成沟槽时的蚀刻停止层，此方法具有可避免蚀刻沟槽时所导致的缺陷，并进一步改善装置的性能以及可靠度。
背景技术
目前在集成电路中形成内连线结构的趋势是使用低介电常数绝缘介电材料以及金属镶嵌结构，用以增加电性传输速度以及获得镶嵌或双镶嵌结构所固有的优点。
随着集成电路的尺寸持续缩小，目前常使用低介电常数材料来减少信号的延迟以及电力损失效应(power loss effect)。其中一种方法是将孔洞或者掺杂物导入绝缘介电层中来实现前述的功效，这种绝缘介电层亦称作金属间介电层(inter-metaldielectric；IMD)。
基于上述对于较小介电常数值的材料的需要而促使数种有机与无机低介电常数材料的发展。这些在半导体装置中作为绝缘材料的有机与无机低介电常数材料一般皆具有小于3.5的介电常数值。
但低介电常数材料具有一个问题，即在形成内连线的制程中，在等离子蚀刻之下的低介电常数材料会较为脆弱(susceptibility)而易受到损害，例如过度蚀刻而改变开口的蚀刻轮廓(etchprofile)，并降低介电材料的品质。由于在双镶嵌结构的制造过程中会使用多次的蚀刻步骤，因此，上述在内连线的形成制程中所遭遇到的数种问题，在双镶嵌结构的形成过程中以及在高深宽比(aspect ratio)的开口中将会更为严重。
为克服前述制程中所遭遇到的问题，先前技术提出一种改善方法，该方法通过在介层窗蚀刻步骤之后将有机树脂部分地填充入介层窗开口中形成一介层窗插塞(plug)，其中该介层窗开口是形成于上方与下方的绝缘介电层中，且上方与下方的绝缘介电层之间还包括一蚀刻停止层。在此形成的介层窗插塞是用来保护该介层窗开口在后续的沟槽蚀刻过程中不受到损害。但上述步骤包含有制程较为复杂以及成本较高等缺点。除此之外，前述步骤尚有其他缺点，例如在沟槽与介层窗介面处的蚀刻残留栅栏(etchingresidue fences)的形成，在沟槽底部的微沟槽缺陷(micro-trenching defects)，以及形成该介层窗插塞的高度难以控制等缺点。
发明内容
基于上述现今制程中所遭遇到的问题，因此，本发明提供一种可靠度更高且制造成本较低的双镶嵌内连线结构及其制造方法，用以克服先前技术中所遭遇到的问题与缺点。
本发明提供一种具有较佳的轮廓(profile)以及较少缺陷的双镶嵌结构及其制造方法。
在本发明提供一种内连线结构的形成方法，包括在一导电区域上形成一第一蚀刻停止层，在该第一蚀刻停止层上形成一第一金属间介电层，在该第一金属间介电层中形成一第一开口，使用一第二蚀刻停止层覆盖该第一开口，在该第一金属间介电层之上形成一第二金属间介电层，在该第二金属间介电层中形成一第二开口，该第二开口是形成于该第一开口之上，并且与该第一开口互相连接，以及使用一导电金属填充该第一与该第二开口，用以使该等开口中的该导电金属与该导电区域电性相连。
本发明所述的内连线结构的形成方法，该第二蚀刻停止层是形成于该第一金属间介电层上，而该第二金属间介电层是形成于该第一开口之上但并未填满该第一开口。
本发明所述的内连线结构的形成方法，形成一第二开口的步骤中包括一第一蚀刻步骤，该第一蚀刻步骤停止于该第二介电层上，形成一第二开口的步骤中并包括一第二蚀刻步骤，用以移除该第一开口底部的该第一蚀刻停止层，并暴露该导电区域。
本发明所述的内连线结构的形成方法，该第一蚀刻步骤为一等离子蚀刻步骤，该第二蚀刻步骤为一反应离子蚀刻步骤。本发明所述的内连线结构的形成方法，在形成该第二开口之后，一部分的该第二蚀刻停止层保留于该第一开口的侧壁上。
本发明所述的内连线结构的形成方法，该第二金属间介电层包括一低介电常数材料，且该低介电常数材料是由掺杂碳的氧化硅或掺氟硅玻璃所构成。
本发明所述的内连线结构的形成方法，该第一蚀刻停止层是择自由氮化硅、碳化硅、掺杂碳的氧化硅与上述材料的组合所构成的族群，而该第二蚀刻停止层是择自由氮化硅、氮氧化硅、氧化硅、掺杂碳的氧化硅与上述材料的组合所构成的族群。
本发明所述的内连线结构的形成方法，该第一开口和该第二开口形成一双镶嵌开口。
本发明另提供一种内连线结构，所述内连线结构包括：一第一蚀刻停止层，形成于一导电区域上；一第一金属间介电层，形成于该第一蚀刻停止层上；一第一开口，形成于该第一金属间介电层中；一介电衬里层，覆盖于该第一开口的侧壁上；一第二金属间介电层，形成于该第一金属间介电层上；一第二开口，形成于该第一开口上的该第二金属间介电层中，且该第二开口与该第一开口连接；以及一导电材料，填充于该第一与该第二开口中，用以使该导电材料与该导电区域电性连接。
本发明所述的内连线结构，该介电衬里层是配置于该第一金属间介电层与该第二金属间介电层之间。
本发明所述的内连线结构，该第二金属间介电层包括一低介电常数材料，且该低介电常数材料是由掺杂碳的氧化硅或掺氟硅玻璃所构成。
本发明所述的内连线结构，该第一蚀刻停止层是择自由氮化硅、碳化硅、掺杂碳的氧化硅与上述材料的组合所构成的族群，而该介电衬里层是择自由氮化硅、氮氧化硅、氧化硅、掺杂碳的氧化硅与上述材料的组合所构成的族群。
本发明所述的内连线结构及其形成方法，可避免在沟槽蚀刻制程中产生蚀刻轮廓缺陷，除此之外，可避免一些导致沟槽与介层窗介面处蚀刻轮廓品质下降的面的发生。另外，可降低导电材料的介层窗导致金属内连线腐蚀。本发明可改善半导体装置中集成电路的性能与可靠度，并可降低制造成本。
附图说明
图1A至图1G是绘示出根据本发明的实施例所制造的双镶嵌结构的实施步骤的剖面图；
图2是绘示出根据本发明的数种实施例的流程图。
具体实施方式
为让本发明的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图示，作详细说明如下：
本发明是有关于一种双镶嵌结构及其制造方法，该双镶嵌结构具有介层窗(via)以及沟槽(trench)，其中该介层窗是形成于第一低介电常数(low-K)金属间介电(inter-metal dielectric；IMD)层中，而沟槽是形成于第二低介电常数金属间介电层中。本发明可用以克服在低介电常数材料中形成双镶嵌结构时所产生的问题。本发明具有改善蚀刻的制程容许度(process window)、对于蚀刻轮廓(etching profiles)具有较好的控制能力以及避免在等离子蚀刻的过程中伤害低介电常数材料等优点。与先前形成介层窗插塞(plug)的现有技术相较，本发明的双镶嵌结构及其制造方法可提供一种性能更为良好、可靠度更高，且制造成本更低廉的双镶嵌结构。
值得一提的是，虽然本发明的双镶嵌结构及其制造方法特别适用于铜填充的双镶嵌结构，然本发明不限于此，其他诸如钨、铝及其合金等其他材料依然可适用于本发明。
例如，请参照图1A至图1F，如图依序显示在集成电路制程中，根据本发明的一实施例所制造的多层半导体装置的部分的剖面图。
请参照图1A，首先提供一基底5，在此基底5上形成导电区域10以作为顶部材料层之用，导电区域10可以是形成于半导体晶圆上的金属或半导体，并经由微电子集成电路制程中的技术加以制造。在导电区域10上形成第一蚀刻停止层(第一介电层)12A，此第一蚀刻停止层12A最好是由氮化硅(例如SiN，Si3N4)、碳化硅(例如SiC)、掺杂碳的氧化硅或上述各材料的组合所构成。在一实施例中，第一介电层最好是含氮的介电材质。
蚀刻停止层的厚度大约介于300埃至700埃之间，且此蚀刻停止层基本上是经由化学气相沉积法(chemical vapor deposition；CVD)、低压化学气相沉积法(low-pressure chemical vapordeposition；LPCVD)、等离子加强型化学气相沉积法(plasma-enhanced chemical vapor deposition；PECVD)或高密度等离子化学气相沉积法(high density plasma chemical Vapordeposition；HDP-CVD)等方法加以形成。
请继续参照图1A，在第一蚀刻停止层12A上形成第一绝缘介电层14A，该第一绝缘介电层14A亦称为金属间介电层(inter-metal dielectric；IMD)，其可以由有机或无机的氧化硅为主的材料所构成，最好是以无机的材料为主。例如，最好是由例如掺氟硅玻璃(fluorinated silicate glass；FSG)或掺杂碳的氧化硅等材料构成。在一实施例中，第一绝缘介电层14A最好是以介电常数小于约3.2的介电材料所构成，例如以低介电常数无机氧化硅为主的材料。在另一实施例中，第一绝缘介电层14A可以是利用例如化学气相沉积法(CVD)、低压化学气相沉积法(LPCVD)、等离子加强型化学气相沉积法(PECVD)或高密度等离子化学气相沉积法(high density plasma chemical Vapor deposition；HDP-CVD)等化学气相沉积法加以形成。例如，第一绝缘介电层14A可以是由应用材料公司制造的黑钻石(BLACK DIAMONDTM)或者由其他无机低介电常数材料所构成。除此之外，其他可使用的合适低介电常数无机材料还包括含甲基硅酸盐(methyl silsesquioxane；MSQ)、含氢硅酸盐(hydrogen silsesquioxane；HSQ)、以及氟化四乙基正硅酸盐(fluorine tetra-ethyl-orthosilicate；FTEOS)。在一实施例中，第一绝缘介电层14A最好是掺氟硅玻璃(FSG)，用以增强机械强度。此外，可视情况在第一绝缘介电层14A之上形成一种有机或无机第一抗反射层(anti-reflectancecoating；ARC)13A。
请参照图1B，在金属间介电层14A之上形成第一光致抗蚀剂层16A。此光致抗蚀剂层16A是经由微影图案化制程以形成介层窗的蚀刻掩膜。之后，在第一金属间介电层14A上使用例如反应性离子蚀刻(reactive ion etch；RIE)的等离子蚀刻制程，并停止于第一蚀刻停止层12A，用以形成介层窗开口18A，在此蚀刻过程中可能会有一小部分的第一蚀刻停止层12A被移除。其中，此介层窗开口可以是例如圆洞的圆柱结构，亦可以是例如狭缝的长方形结构。在蚀刻介层窗之后，该第一光致抗蚀剂层16A是以化学剥除法(chemical stripping)或等离子灰化法(plasma ashing)去除。
请参照图1C，本发明的特征之一在于，移除光致抗蚀剂层16A以及可视情况移除第一抗反射层13A之后，在金属间介电层14A上形成第二蚀刻停止层(第二介电层)12B，用以覆盖介层窗开口18A的侧壁与底部。该第二蚀刻停止层12B可以是由氮化硅(例如SiN，Si3N4)、氮氧化硅(例如SiON)、掺杂碳的氧化硅、氧化硅或上述各材料的组合所构成。在一实施例中，该第二蚀刻停止层12B最好是由含氮的介电材料所构成，其厚度大约介于20埃至200埃之间，并最好是经由原子层化学气相沉积法(atomic layer chemicalvapor deposition；ALCVD)加以形成。
请参照图1D，在第二蚀刻停止层12B上形成第二绝缘介电层14B(也是一种金属间介电层)。在介层窗开口18A之上形成此第二绝缘介电层14B但最好不填充此介层窗开口18A。例如，可以使用化学气相沉积法(CVD)、等离子加强型化学气相沉积法(PECVD)或高密度等离子化学气相沉积法(HDP-CVD)来形成金属间介电层14B，而一小部分的介层窗开口18A的顶部区域被金属间介电层14B所填充。第二绝缘介电层14B可以使用与第一绝缘介电层14A相同或不同的材料。在一实施例中，该第二绝缘介电层可以是由低介电常数的有机或无机材料所构成，最好是以无机的材料为主，并且具有约小于3.2的介电常数值。例如，掺杂碳的氧化物可具有大约介于2.4至3.2的低介电常数值。在此所谓的“低介电常数”指的是介电常数值小于或等于3.2。在一实施例中，只有第二绝缘介电层14B是由低介电常数材料所构成。
请参照图1E，在第二金属间介电层14B上形成第二抗反射层13B。第二抗反射层13B是由有机或无机材料所构成，最好是以无机的材料为主，例如，第二抗反射层13B是择自至少一种由SiN、SiON、SiC与SiOC所构成的族群。之后，于此半导体装置上形成第二光致抗蚀剂层16B，并经由微影图案化制程以形成沟槽的蚀刻掩膜。之后，随即使用等离子蚀刻方法(例如反应性离子蚀刻法)蚀刻该金属间介电层14B，终止于第二蚀刻停止层12B而形成一沟槽开口18B。值得注意的是，此沟槽开口18B可以形成并覆盖于多个介层窗开口之上。
请参照图1F，使用例如临场(in-situ)灰化(ashing)的剥除(strip)步骤移除第二光致抗蚀剂层16B，之后，覆盖于介层窗开口18A之上的第二蚀刻停止层12B被施以例如反应性离子蚀刻(RIE)的等离子蚀刻步骤，以移除介层窗开口18A底部的第一蚀刻停止层12A与第二蚀刻停止层12B并暴露出底下的导电区域10。在光致抗蚀剂灰化以及蚀刻的过程中，该第一绝缘介电层14A以及其中的介层窗轮廓是被覆盖于其上的第二蚀刻停止层12B所保护。除此之外，在移除介层窗开口18A底部的蚀刻停止层的过程中，位于沟槽开口18B底部区域的第二蚀刻停止层12B可部分或全部地被蚀刻，因此可将双镶嵌结构开口的轮廓保存下来。值得注意的是，一部分覆盖于介层窗开口18A之上的第二蚀刻停止层12B可依然覆盖于介层窗开口18A的侧壁部分。
请参照图1G，接着施行后续的数个步骤以完成本发明的双镶嵌结构。例如，可视情况在双镶嵌结构开口中顺应性地形成阻障层20，随后使用如化学气相沉积法(CVD)、物理气相沉积法(physical vapor deposition；PVD)或电化学沉积法(electro-chemical deposition；ECD)，将金属层22沉积填满于该双镶嵌开口之中，该金属层22可由铝、铜、钨或上述金属的合金所构成。之后，施以化学机械研磨(chemicalme chanical polish)步骤，移除位于该双镶嵌结构开口之上的金属层22，以及移除位于金属间介电层14B之上的第二抗反射层13B，而完成本发明的双镶嵌结构。
根据本发明，可避免在沟槽蚀刻制程中产生蚀刻轮廓缺陷(etching profile defects)，这些蚀刻轮廓缺陷例如是在沟槽与介层窗介面处所形成的蚀刻残留栅栏(etching residue fences)，以及在沟槽底部所形成的微沟槽缺陷(micro-trenching defects)。除此之外，由于在移除介层窗底部的蚀刻停止层时，有一部分的蚀刻停止层被过度蚀刻，因此可避免一些导致沟槽与介层窗介面处蚀刻轮廓品质下降的面(facets)的发生。另外，介层窗开口18A侧壁上所残留的第二蚀刻停止层12B亦具有无法预期的功效，因其可降低导电材料(例如铜)的介层窗导致金属内连线腐蚀(viainduced metal interconnect corrosion；VIMIC)。与先前形成介层窗中的插塞(plug)的现有技术相较之下，本发明可改善半导体装置中集成电路的性能与可靠度(reliability)，并可降低制造成本。
请参照图2，图中显示的是包含有数种实施例的本发明的流程图。在步骤201中提供具有第一导电区域的半导体基底。在步骤203中，在导电区域上形成第一介电材料。在步骤205中，在第一介电材料上形成第一绝缘介电材料。在步骤207中，在第一绝缘介电材料中形成第一开口。在步骤209中，在第一绝缘介电材料上形成介电衬里层用以覆盖第一开口。在步骤211中，在第一绝缘介电材料上形成第二绝缘介电材料。在步骤213中，在第一开口上的第二绝缘介电材料中形成第二开口。在步骤215中，移除位于第一开口底部的介电衬里层，以暴露出导电区域。在步骤217中，将导电材料填充于第一开口以及第二开口中，用以使该等开口中的该导电金属与该导电区域电性相连。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。
附图中符号的简单说明如下：
5：基底               10：导电区域
12A：第一蚀刻停止层
12B：第二蚀刻停止层
13A：第一抗反射层
13B：第二抗反射层
14A：第一绝缘介电层
14B：第二绝缘介电层
16A：第一光致抗蚀剂层
16B：第二光致抗蚀剂层
18A：介层窗开口        20：阻障层
18B：沟槽开口          22：金属层

Claims (12)

1.一种内连线结构的形成方法，所述内连线结构的形成方法包括：
在一导电区域上形成一第一蚀刻停止层；
在该第一蚀刻停止层上形成一第一金属间介电层；
在该第一金属间介电层中形成一第一开口；
使用一第二蚀刻停止层覆盖该第一开口；
在该第一金属间介电层之上形成一第二金属间介电层；
在该第二金属间介电层中形成一第二开口，该第二开口是形成于该第一开口之上，并且与该第一开口互相连接；以及
使用一导电金属填充该第一与该第二开口，用以使该开口中的该导电金属与该导电区域电性相连。
2.根据权利要求1所述的内连线结构的形成方法，其特征在于：该第二蚀刻停止层是形成于该第一金属间介电层上，而该第二金属间介电层是形成于该第一开口之上但并未填满该第一开口。
3.根据权利要求1所述的内连线结构的形成方法，其特征在于：形成一第二开口的步骤中包括一第一蚀刻步骤，该第一蚀刻步骤停止于该第二蚀刻停止层上，形成一第二开口的步骤中并包括一第二蚀刻步骤，用以移除该第一开口底部的该第一蚀刻停止层，并暴露该导电区域。
4.根据权利要求3所述的内连线结构的形成方法，其特征在于，该第一蚀刻步骤为一等离子蚀刻步骤，该第二蚀刻步骤为一反应离子蚀刻步骤。
5.根据权利要求1所述的内连线结构的形成方法，其特征在于：在形成该第二开口之后，一部分的该第二蚀刻停止层保留于该第一开口的侧壁上。
6.根据权利要求1所述的内连线结构的形成方法，其特征在于：该第二金属间介电层包括一低介电常数材料，且该低介电常数材料是由掺杂碳的氧化硅或掺氟硅玻璃所构成。
7.根据权利要求1所述的内连线结构的形成方法，其特征在于：该第一蚀刻停止层是择自由氮化硅、碳化硅、掺杂碳的氧化硅与上述材料的组合所构成的族群，而该第二蚀刻停止层是择自由氮化硅、氮氧化硅、氧化硅、掺杂碳的氧化硅与上述材料的组合所构成的族群。
8.根据权利要求1所述的内连线结构的形成方法，其特征在于，该第一开口和该第二开口形成一双镶嵌开口。
9.一种内连线结构，所述内连线结构包括：
一第一蚀刻停止层，形成于一导电区域上；
一第一金属间介电层，形成于该第一蚀刻停止层上；
一第一开口，形成于该第一金属间介电层中；
一介电衬里层，覆盖于该第一开口的侧壁上；
一第二金属间介电层，形成于该第一金属间介电层上；
一第二开口，形成于该第一开口上的该第二金属间介电层中，且该第二开口与该第一开口连接；以及
一导电材料，填充于该第一与该第二开口中，用以使该导电材料与该导电区域电性连接。
10.根据权利要求9所述的内连线结构，其特征在于：该介电衬里层是配置于该第一金属间介电层与该第二金属间介电层之间。
11.根据权利要求9所述的内连线结构，其特征在于：该第二金属间介电层包括一低介电常数材料，且该低介电常数材料是由掺杂碳的氧化硅或掺氟硅玻璃所构成。
12.根据权利要求9所述的内连线结构，其特征在于：该第一介电材料是择自由氮化硅、碳化硅、掺杂碳的氧化硅与上述材料的组合所构成的族群，而该介电衬里层是择自由氮化硅、氮氧化硅、氧化硅、掺杂碳的氧化硅与上述材料的组合所构成的族群。
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100632658B1 (ko) * 2004-12-29 2006-10-12 주식회사 하이닉스반도체 반도체 소자의 금속배선 형성방법
US7422979B2 (en) * 2005-03-11 2008-09-09 Freescale Semiconductor, Inc. Method of forming a semiconductor device having a diffusion barrier stack and structure thereof
JP2007059434A (ja) * 2005-08-22 2007-03-08 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US7727885B2 (en) * 2006-08-29 2010-06-01 Texas Instruments Incorporated Reduction of punch-thru defects in damascene processing
JP5103006B2 (ja) 2006-11-16 2012-12-19 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US7692230B2 (en) 2006-12-06 2010-04-06 Taiwan Semiconductor Manufacturing Co. Ltd. MRAM cell structure
US7772064B2 (en) 2007-03-05 2010-08-10 United Microelectronics Corp. Method of fabricating self-aligned contact
WO2008157338A1 (en) * 2007-06-14 2008-12-24 Svtc Technologies, Llc Copper-free semiconductor device interface and methods of fabrication and use thereof
US20090137119A1 (en) * 2007-11-28 2009-05-28 Taiwan Semiconductor Manufacturing Co., Ltd. Novel seal isolation liner for use in contact hole formation
EP2345069B1 (en) * 2008-10-27 2016-02-17 Nxp B.V. Method of manufacturing a biocompatible electrode
CN102097490A (zh) * 2009-12-15 2011-06-15 中芯国际集成电路制造(上海)有限公司 双位快闪存储器的制作方法
US8536064B2 (en) * 2010-02-08 2013-09-17 Taiwan Semiconductor Manufacturing Company, Ltd. Double patterning strategy for contact hole and trench in photolithography
US20110198609A1 (en) * 2010-02-12 2011-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Light-Emitting Devices with Through-Substrate Via Connections
US20120112300A1 (en) * 2010-11-09 2012-05-10 Huang-Shun Lin Method of forming silicide for contact plugs
DE102011002769B4 (de) * 2011-01-17 2013-03-21 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Halbleiterbauelement und Verfahren zur Herstellung einer Hybridkontaktstruktur mit Kontakten mit kleinem Aspektverhältnis in einem Halbleiterbauelement
US8853072B2 (en) * 2011-06-06 2014-10-07 Micron Technology, Inc. Methods of forming through-substrate interconnects
US9029260B2 (en) 2011-06-16 2015-05-12 Taiwan Semiconductor Manufacturing Company, Ltd. Gap filling method for dual damascene process
CN104377160B (zh) * 2013-08-14 2017-05-03 华邦电子股份有限公司 金属内连线结构及其工艺
CN104637921B (zh) * 2013-11-06 2019-03-19 无锡华润上华科技有限公司 一种半导体组件的非导电层结构及其制作方法
US9360822B2 (en) 2013-12-13 2016-06-07 Lexmark International, Inc. Photoconductor overcoat having radical polymerizable charge transport molecules containing two ethyl acrylate functional groups and urethane acrylate resins containing six radical polymerizable functional groups
US9093503B1 (en) 2014-01-03 2015-07-28 International Business Machines Corporation Semiconductor chip with a dual damascene wire and through-substrate via (TSV) structure
US10985055B2 (en) 2015-12-30 2021-04-20 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnection structure with anti-adhesion layer
US20190109090A1 (en) * 2017-08-15 2019-04-11 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnection structure lined by isolation layer
US10510603B2 (en) 2017-08-31 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive vias in semiconductor packages and methods of forming same
US10347528B1 (en) 2018-03-06 2019-07-09 Globalfoundries Inc. Interconnect formation process using wire trench etch prior to via etch, and related interconnect
CN114743952A (zh) * 2022-06-14 2022-07-12 合肥晶合集成电路股份有限公司 半导体结构及其制作方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1476086A (zh) * 2002-07-04 2004-02-18 �����ɷ� 半导体器件和半导体器件的制造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6140220A (en) * 1999-07-08 2000-10-31 Industrial Technology Institute Reseach Dual damascene process and structure with dielectric barrier layer
US6372636B1 (en) * 2000-06-05 2002-04-16 Chartered Semiconductor Manufacturing Ltd. Composite silicon-metal nitride barrier to prevent formation of metal fluorides in copper damascene
US6878615B2 (en) * 2001-05-24 2005-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Method to solve via poisoning for porous low-k dielectric

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1476086A (zh) * 2002-07-04 2004-02-18 �����ɷ� 半导体器件和半导体器件的制造方法

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