KR100307295B1 - 절연층 및 그 형성방법 - Google Patents

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Abstract

본 발명은 절연층 구조 및 그 형성방법에 관한 것으로서, 특히, 다층구조의 배선 형성시 동일한 배선층에 패터닝된 배선들 사이에 낮은 유전상수값을 갖는 저유전막을 형성하고 서로 다른 배선층들 사이에는 방열효과가 우수하고 계면접착력이 우수한 층간절연막을 형성하여 배선들 사이에서 발생하는 기생 캐패시턴스를 최소화하고 동시에 비어 포이즌(via poison)현상을 방지하며 하부층과의 단차를 최소화할 수 있도록 한 평탄화된 절연층 구조 및 그 형성방법에 관한 것이다. 본 발명에 따른 절연층 구조는 반도체기판과, 반도체기판의 표면에 형성된 층간절연층과, 절연층 위에 형성된 제 1 배선과, 제 1 배선의 상부 표면에만 형성된 제 1 절연막과, 제 1 배선 및 상기 제 1 절연막 사이의 공간을 매립하고 제 1 절연막 상부와 평탄화된 제 2 절연막과, 제 2 절연막 및 제 1 절연막의 상부 표면에 형성된 제 3 절연막과, 제 3 절연막 위에 형성된 제 2 배선과, 제 1 절연막과 제 3 절연막을 동시에 관통하며 제 1 배선과 제 2 배선을 전기적으로 연결하는 플러그를 포함하여 이루어진다. 본 발명의 일실시예에 따른 절연층 형성방법은 반도체 기판 위에 층간절연층을 형성하는 단계와, 층간절연층 위에 제 1 도전층과 제 1 절연막을 차례로 형성하는 단계와, 제 1 절연막과 상기 제 1 도전층의 소정 부위를 제거하여 잔류한 제 1 도전층으로 이루어진 제 1 배선을 형성하고 제 1 절연막을 상기 제 1 배선 위에만 잔류시키는 단계와, 제 1 절연막 및 제 1 도전층이 제거된 부위를 제 2 절연막으로 매립하는 단계와, 제 2 절연막 및 잔류한 상기 제 1 절연막의 표면에 제 3 절연막을 형성하는 단계를 포함하여 이루어진다.

Description

절연층 및 그 형성방법{An insulating layer and a forming method thereof}
본 발명은 절연층 구조 및 그 형성방법에 관한 것으로서, 특히, 다층구조의 배선 형성시 동일한 배선층에 패터닝된 배선들 사이에 낮은 유전상수값을 갖는 저유전막을 형성하고 서로 다른 배선층들 사이에는 방열효과가 우수하고 계면접착력이 우수한 층간절연막을 형성하여 배선들 사이에서 발생하는 기생 캐패시턴스를 최소화하고 동시에 비어 포이즌(via poison)현상을 방지하며 하부층과의 단차를 최소화할 수 있도록 한 평탄화된 절연층 구조 및 그 형성방법에 관한 것이다.
고품위 프로세서(high-end processor)나 원칩(system on a chip) 등과 같은 고성능 VLSI 소자에서 층간절연 또는 배선간의 절연재로서 낮은 유전상수값(low k)을 갖는 절연층을 형성하는 것이 필수적인데, 이는 이러한 저유전특성을 가진 절연층이 배선간의 지체현상(wiring delay)을 줄이고 전력소비를 감소시키는데 있어서 아주 효과적이기 때문이다.
저유전특성을 갖는 절연재로서 스핀-온(spin-on)물질을 금속배선 사이의 절연체 또는 유전체(Inter-Metal Dielectric)로 사용하는 종래 기술은 유기 SOG(Spin-On Glass, 이하 SOG라 칭함)를 이용하는 SOG 에치백(etchback)기술과 무기 SOG 및 스핀-온 폴리머(spin-on polymer)를 이용하는 비에치백(non-etchback)기술로 대별된다.
유기계열 절연막을 사용할 경우, 그 절연막에 함유된 카본기가 산소 분위기에 취약하기 때문에 비어홀 식각시 수반되는 레지스트 제거를 위한 O2애슁(ashing)작업시 카본기가 화학반응을 일으켜 절연막으로 부터 소실되므로 흡습(moisture uptake)의 문제가 발생하여 비어 포이즌(via poison)현상이 발생한다. 따라서, 비어홀이 형성되는 지역에 유기계열막을 제거하기 위하여 통상 에치백공정으로 절연층 표면을 평탄화시킨다.
무기계열 절연막을 사용하는 경우에는 절연막 내부에 카본기가 없으므로 절연막을 직접 스핀-온 방식으로 배선 위에 형성한 다음 비어홀을 형성하기 때문에 비에치백 기술로 절연막의 표면을 평탄화시키게 된다.
동일한 배선층에 패터닝된 배선간의 피치(pitch)에 여유가 있는 경우에는 이웃한배선층을 전기적으로 연결하기 위한 플러그가 형성되는 비어홀(via hole)의 신뢰성을 도모하기 위하여 통상 플라즈마 화학기상증착법(Plasma-Enhanced Chemical Vapor Deposition, 이하 PECVD라 칭함)으로 증착하여 형성한 두꺼운 산화막 라이너(liner)를 희생막으로 하는 에치백 기술이 보편적이다. 그러나, 이 경우에는 산화막 라이너가 두껍게 형성되므로 자연히 저유전막의 패터닝된 배선 사이에서의 형성 두께가 감소하여 저유전막의 특성을 확보하기 곤란하다.
한편, 동일한 배선층에 패터닝된 배선간의 피치(pitch)에 여유가 없는(tight) 경우에는, 산화막 라이너를 두껍게 형성할 수 없으므로 비에치백 기술을 사용한다. 비에치백 기술은, 라이너 산화막을 얇게 형성하여 사용할 경우 저유전막 특성은 개선될 수 있으나 역시 그 특성이 저하되므로, 라이너 형성공정을 생략한 '다이렉트 온 메탈(Direct-On Metal, 이하 DOM이라 칭함)'방식을 사용한다. 이러한 DOM 방식은 패터닝된 배선 위에 스핀-온 물질을 직접 도포증착하여 형성하므로 배선절연층의 캐패시턴스를 감소시키지만 비어홀 지역의 비어 포이즌 현상이나 배선의 부식(corrosion)을 초래하게 되어 소자의 신뢰성 제고에 문제가 된다.
따라서, 저유전막을 사용하는 비에치백 기술에서는 비어 포이즌 현상을 개선하기 위하여 비어홀 형성 후 플라즈마 처리로 비어홀 측벽을 치밀화하거나 전자빔(electron beam)을 사용하여 저유전막의 비어홀 부위를 포함하는 일부 부위를 치밀화하는 기술이 필수적이다.
저유전막은 동일층에 형성된 배선간격이 치밀해짐에 따라 증가하는 기생 캐패시턴스를 감소시켜서 배선에 의한 신호지연 감소를 목적으로 사용된다. 대부분의 저유전막은 스핀-온 방법으로 배선위에 증착되며 이후 처리되는 공정에 따라 에치백된 구조 또는 비에치백된 구조를 갖게 된다.
도 1a 내지 도 1d는 종래의 기술에 의한 에치백공정을 사용한 반도체장치의 절연층 형성방법을 도시한 공정단면도이다. 본 공정에서는 유기계열의 저유전막을 배선사이의 절연물질로 사용한다.
도 1a를 참조하면, 트랜지스터 등의 소자들이 형성된 반도체기판(10)인 실리콘기판(10) 위에 제 1 층간절연층(11)을 형성한 다음 알루미늄 등의 도전체를 증착하여 제 1 배선층을 형성한 다음, 제 1 배선층에 사진식각공정을 실시하여 패터닝된 제 1 배선(121)을 형성한다.
그다음, 비어홀 형성시 에치-스톱막으로 사용되는 희생막으로 산화막 라이너(oxide liner, 130)를 제 1 배선(121)의 노출된 표면 및 노출된 제 1 층간절연층(11)의 표면에 PECVD법으로 증착하여 형성한다.
그리고, 제 1 배선(121)의 형성으로 생긴 배선간의 골을 매립하기 위하여 스핀-온 법으로 낮은 유전상수를 갖는 유기계열의 저유전막(140)을 산화막 라이너(130) 위에 형성하여 평탄화된 표면을 형성한다.
도 1b를 참조하면, 산화막 라이너(130)를 에치-스톱막으로 이용하여 저유전막의 전면에 에치백을 실시하여 제 1 배선(121) 사이에 형성된 골에 저유전막(141)을 잔류시킨다. 이때, 유기계열의 잔류한 저유전막(141)은 기생 캐패시턴스를 감소시키지만 결론적으로 산화막 라이너(130)가 형성된 두께만큼 저유전막(141)막의 잔류 부위가 축소되어 그 만큼 기생 캐패시턴스를 감소시키는데 불리하다. 그리고, 제 1배선(121) 상부에서 유기계열의 저유전막을 제거하는 이유는 이후 형성될 층간절연층에 자리잡을 비어홀의 신뢰성을 제고시키기 위해서 이다.
도 1c를 참조하면, 잔류한 저유전막(141)의 표면과 잔류한 산화막 라이너(130)의 표면에 제 2 층간절연층(150)으로 PECVD 산화막을 증착하여 형성한다. 이때, 제 2 층간절연층(150)은 유기계열의 절연막이 아니므로 카본기를 함유하지 않아 이후 형성되는 비어홀의 포이즌 현상과 비어홀 프로필의 디포메이션(deformation)을 방지한다.
도 1d를 참조하면, 제 2 층간절연층(151)과 산화막 라이너(131)의 소정부위를 사진식각공정으로 건식식각하여 제거하여 이웃한 배선층을 서로 전기적으로 연결할 플러그가 형성될 비어홀(via hole, 부호 표시안함)을 형성한다. 이와 같이 형성된 비어홀에는 포이즌 현상이 나타나지 않는다.
그 다음, 비어홀을 매립하도록 텅스텐이나 알루미늄 등의 도전층을 잔류한 제 2 층간절연층(151) 위에 증착한 다음 CMP(Chemical-Mechanical Planarization)공정을 실시하여 비어홀에만 도전층을 잔류시켜 플러그(16)를 형성한다.
그리고, 노출된 플러그(16)의 표면을 포함하는 제 2 층간절연층(151)의 표면에 도전성 배선층을 증착하여 형성한 다음 패터닝하여 제 2 금속배선(17)을 형성한다.
상술한 에치백 구조의 특징은 산화막 라이너(131)가 필요하다는 것이다. 산화막 라이너(131)는 저유전막(141) 식각시 희생막으로 활용되어 비어홀이 형성되는 제 1 배선(121) 위에 산소 플라즈마나 습식 식각제에 취약한 저유전막(141)이 잔류하지 않도록 하는 역할을 한다. 따라서 에치백 구조는 비아-포이즌 현상을 방지하지만,라이너 산화막의 두께 때문에 저유전막이 제 1 배선(121) 사이에서 차지하는 공간을 잠식하게 되어 기생 캐패시턴스 감소에 도움이 되지 못한다.
도 2a 내지 도 2c는 종래의 기술에 의한 비에치백(non-etchback)공정을 사용한 반도체장치의 절연층 형성방법을 도시한 공정단면도이다. 본 공정에서는 무기계열의 저유전막을 배선사이의 절연물질로 사용한다.
도 2a를 참조하면, 트랜지스터 등의 소자들이 형성된 반도체기판(20)인 실리콘기판(20) 위에 제 1 층간절연층(21)을 형성한 다음 알루미늄 등의 도전체를 증착하여 제 1 배선층을 형성한 다음, 제 1 배선층에 사진식각공정을 실시하여 패터닝된 제 1 배선(22)을 형성한다.
그리고, 노출된 제 1 배선(22)의 표면과 노출된 제 1 층간절연층(21)의 표면에 스핀-온 방법으로 저유전상수를 갖는 무기계열의 저유전막(230)을 도포하여 형성한다. 이때, 저유전막(230)은 스핀-온 방법으로 형성되었으므로 그 표면이 평탄하다.
도 2b를 참조하면, 저유전막(230) 위에 제 2 층간절연층(240)을 PECVD법으로 증착하여 형성한다. 그러나, 저유전막(230)을 사용하는 비에치백 기술에서는 비어 포이즌 현상을 개선하기 위하여 비어홀 형성 후 플라즈마 처리로 비어홀 측벽 부위의 저유전막(230)을 치밀화하거나 전자빔(electron beam)을 사용하여 저유전막(230)의 비어홀 부위를 포함하는 일부 부위를 치밀화하여야 한다.
도 2c를 참조하면, 제 2 층간절연층(240)과 저유전막(230)의 소정부위를 사진식각공정으로 건식식각하여 제거하여 이웃한 배선층을 서로 전기적으로 연결할 플러그가 형성될 비어홀(via hole, 부호 표시안함)을 제 1 배선(22)의 소정 부위 표면이노출되도록 형성한다. 이와 같이 형성된 비어홀에는 포이즌 현상이 나타날 수 있으므로 전술한 치밀화 공정이 저유전막(230) 비어홀 형성부위에 필요하다.
그 다음, 비어홀을 매립하도록 텅스텐이나 알루미늄 등의 도전층을 잔류한 제 2 층간절연층(241) 위에 증착한 다음 CMP(Chemical-Mechanical Planarization)공정을 실시하여 비어홀에만 도전층을 잔류시켜 플러그(25)를 형성한다.
그리고, 노출된 플러그(25)의 표면을 포함하는 제 2 층간절연층(241)의 표면에 도전성 배선층을 증착하여 형성한 다음 패터닝하여 제 2 금속배선(26)을 형성한다.
이와 같이 형성된 비에치백 구조는, 경우에 따라서 라이너 산화막을 채용하기도 하지만, 저유전막(231)이 제 1 배선(22)의 부식을 초래하지 않는 물질이면 배선 위에 직접 스핀-온 방법으로 저유전막(231)을 형성할 수 있기 때문에 기생 캐패시턴스를 크게 감소시킬 수 있다. 이때, 산화막 라이너를 사용하지 않는 경우 보다 최대 23%의 기생 캐패시턴스를 감소시킨다.
그러나, 제 1 배선(22)을 저유전막(231)이 전면적으로 감싸고 있는 경우(Direct-On Metal), 저유전막이 PECVD 산화막 보다 열전도도가 불리하고 소자 동작중 제 1 배선(22)에서 발생하는 열이 외부로 방출되려면 저유전막(231)을 통해야 하므로 배선의 신뢰성이 저하된다. 또한, 저유전막(231)이 제 1 배선(22)과 직접 접촉하므로 배선 본딩(wiring bonding)시 가해지는 압력에 의해 저유전막(231)과 제 2 층간절연층(241) 사이의 접착(adhesion)불량을 유발할 수 있다.
상술한 바와 같이 종래 기술에 따른 배선간 절연층 및 그 형성방법은 다음과 같은 문제점이 있다.
첫째, 에치백 구조의 경우, 산화막 라이너의 두께에 따라 저유전막의 기생 캐패시턴스 감소 효과가 반감되고, 배선간의 선폭 여유가 감소할 수록 형성할 수 있는 산화막 라이너의 두께가 제한을 받으므로 에치백 공정시 희생막으로 작용하는 산화막 라이너의 형성 두께에 한계가 있고, 도한, 셀부와 페리부의 단차가 큰 경우에 에치백시 필요한 산화막 라이너의 두께가 얇으면 배선 자체가 식각되어 공정 마진이 감소되는 문제점이 있다.
둘째, 비에치백 구조의 경우, 산화막 라이너를 사용하면 에치백 구조에서와 같이 기생 캐패시턴스 효과가 반감되며 비어-포이즌 현상 방지를 위한 저유전막에 대한 플라즈마 처리나 전자빔 처리 등의 전후 처리를 실시해야 하므로 배선 신뢰성 저하의 문제점이 있고, 산화막 라이너를 채용하지 않은 경우 제 1 배선에서 발생한 열이 상대적으로 열전도도가 낮은 저유전막을 통해 방출되므로 열방출 효과가 열악하고 배선 본딩시 배선과의 접촉불량이 유발되는 문제점이 있다.
따라서, 본 발명의 목적은 다층구조의 배선 형성시 동일한 배선층에 패터닝된 배선들 사이에 낮은 유전상수값을 갖는 저유전막을 형성하고 서로 다른 배선층들 사이에는 방열효과가 우수하고 계면접착력이 우수한 층간절연막을 형성하여 배선들 사이에서 발생하는 기생 캐패시턴스를 최소화하고 동시에 비어 포이즌(via poison)현상을 방지하며 하부층과의 단차를 최소화할 수 있도록 한 평탄화된 절연층 구조 및 그 형성방법을 제공하는데 있다. 즉, 종래 기술에 의한 저유전막 적용시 에치백 구조의 기생캐패시턴스 저감현상을 개선하고, 비에치백 구조의 비어 포이즌 현상, 낮은 열전도도 특성, 접촉 불량 등의 특성을 본 발명에서 효과적으로 개선하여 배선 형성공정에서 발생 하는 제반 문제들을 효과적으로 개선할 수 있는 절연층 구조 및 그 형성방법을 제공하는데 본 발명의 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 절연층 구조는 반도체기판과, 상기 반도체기판의 표면에 형성된 층간절연층과, 상기 층간절연층 위에 형성된 다 수의 제 1 배선과, 상기 다 수의 제 1 배선의 상부에 열전도도가 우수한 절연체로 형성된 제 1 절연막과, 상기 다 수의 제 1 배선 사이의 공간을 매립하고 유전상수가 낮은 절연체로 형성된 제 2 절연막과, 상기 제 2 절연막 및 상기 제 1 절연막의 상부에 열전도도가 우수한 절연체로 형성된 제 3 절연막과, 상기 제 3 절연막 위에 형성된 제 2 배선과, 상기 제 1 절연막과 제 3 절연막이 관통되게 형성된 비어홀을 채우도록 형성되며 상기 제 1 배선과 상기 제 2 배선을 전기적으로 연결하는 플러그를 포함하여 이루어진다.
상기 목적을 달성하기 위한 본 발명의 일실시예에 따른 절연층 형성방법은 반도체 기판 위에 층간절연층을 형성하는 단계와, 상기 층간절연층 위에 제 1 도전층과 제 1 절연막을 차례로 형성하는 단계와, 상기 제 1 절연막과 상기 제 1 도전층의 소정 부위를 제거하여 잔류한 상기 제 1 도전층으로 이루어진 제 1 배선을 형성하고 상기 제 1 절연막을 상기 제 1 배선 위에만 잔류시키는 단계와, 상기 제 1 절연막 및 상기 제 1 도전층이 제거된 부위를 제 2 절연막으로 매립하는 단계와, 상기 제 2 절연막 및 잔류한 상기 제 1 절연막의 표면에 제 3 절연막을 형성하는 단계를 포함하여 이루어진다.
상기 목적을 달성하기 위한 본 발명의 또 다른 실시예에 따른 절연층 형성방법은 반도체 기판 위에 층간절연층을 형성하는 단계와, 상기 층간절연층 위에 제 1 도전층과 제 1 절연막을 차례로 형성하는 단계와, 상기 제 1 절연막과 상기 제 1 도전층의 소정 부위를 제거하여 잔류한 상기 제 1 도전층으로 이루어진 제 1 배선을 형성하고 상기 제 1 절연막을 상기 제 1 배선 위에만 잔류시키는 단계와, 상기 제 1 절연막 및 상기 제 1 도전층이 제거된 부위를 제 2 절연막으로 매립하는 단계와, 상기 제 2 절연막 및 잔류한 상기 제 1 절연막의 표면에 제 3 절연막을 형성하는 단계와, 상기 제 1 절연막과 상기 제 3 절연막이 중첩된 부위의 소정 부위를 제거하여 상기 제 1 배선의 소정 부위를 노출시키는 비어 홀을 형성하는 단계와, 상기 비어홀을 충전하는 도전성 플러그를 형성하는 단계와, 상기 제 3 절연막 위에 상기 도전성 플러그와 전기적으로 연결되는 제 2 배선을 형성하는 단계를 포함하여 이루어진다.
도 1a 내지 도 1d는 종래의 기술에 의한 에치백공정을 사용한 반도체장치의 절연층 형성방법을 도시한 공정단면도
도 2a 내지 도 2c는 종래의 기술에 의한 비에치백 공정을 사용한 반도체장치의 절연층 형성방법을 도시한 공정단면도
도 3a 내지 도 3f는 본 발명에 따른 반도체장치의 절연층 형성방법을 도시한 공정단면도
도 4는 본 발명에 따라 형성된 반도체장치의 절연층을 도시한 단면도
반도체소자가 고집적화됨에 따라, 특히, 0.25㎛ 이하 기술에서는 금속배선 사이의 유전물질의 유전률이 주된 관심사이다. 이를 위하여 다양한 CVD 또는 스핀-온 기술들이 상업적으로 이용된다. 이러한 기술들에서는 6층 혹은 그 이상의 금속층이 층간 배선을 위하여 형성된다. 그리고 이러한 다층배선에 있어서 기생 캐패시턴스가 소자의 동작속도를 크게 지연시키게 된다.
본 발명은 이러한 기생 캐패시턴스를 크게 감소시키기 위하여 낮은 유전상수(통상 4 이하)를 갖는 저유전특성을 지닌 스핀-온 폴리머를 동일층에 형성된 배선 사이의 골에 형성하여 배선간의 캐패시턴스를 최소화 하도록 절연층(Inter-Metal Dielectric, IMD)을 구현한다. 따라서, 종래 기술의 문제점인 '비어홀 포이즌 현상(via poison)'을 방지하고, 폴리머계열의 저유전막들이 공통적으로 갖는 낮은 열전도도에 기인한 배선의 신뢰성 저하문제를 개선하고, 하부 배선과 상부배선을PECVD막으로만 절연층을 형성하여 배선 본딩시의 기계적 강도에 적합하도록 양호한 접착력을 갖도록하는 절연층(IMD)구조를 본 발명에서 구현한다.
본 발명의 특징적인 구성을 이하 설명한다.
첫째, 저유전막은 일반적으로 상대 유전률 k＜4.0 를 갖는 물질을 뜻하며 배선 사이에 형성하여 배선간의 기생 캐패시턴스를 감소시키는 역할을 한다. 배선을 형성할 때, 충분한 두께를 갖는 PECVD산화막을 패터닝될 될 배선층 위에 형성한 다음 동일 식각마스크로 PECVD 산화막과 배선층을 차례로 식각하여 배선을 패터닝한 후, 스핀-온 방식으로 폴리머로 이루어진 저유전막을 배선 사이에 형성한다. 따라서, 동일 배선층에서 패터닝된 배선과 배선 사이는 모두 저유전막으로만 매립되므로 기생 캐패시턴스를 최소화하는 구조를 갖는다.
둘째, 폴리머 저유전막 형성시 배선 위에 잔류한 PECVD 산화막 위에도 스핀-온 방식으로 형성된 폴리머가 잔류하므로 이를 에치백 등으로 적당하게 제거한다. 이때, 종래 기술의 에치백 구조 형성시와는 달리 배선 위에만 PECVD 산화막을 형성하므로 종래 산화막 라이너가 배선 사이에 형성되어 배선 사이에서 저유전막이 확보할 수 있는 공간 마진을 보장하고, 저유전막 식각시 배선 위의 PECVD 산화막이 식각방지 보호막 역할을 하게 된다. 그리고, 다시 PECVD 산화막을 저유전막 표면 및 노출된 기존 PECVD 산화막 위에 증착한다. 따라서, 서로 다른층의 배선들을 전기적으로 연결하기 위한 플러그가 형성될 비어홀들이 형성될 지역은 전부 PECVD 산화막만으로 구성되므로 비어홀 식각시 산소 플라즈마 및 습식 식각제로부터 발생하는 손상을 받지 않게 되어 비어홀 형성 후 금속으로 플러그 형성시 발생하는 비어 포이즌 현상을 방지 하여 비어홀의 신뢰성을 향상시키는 구조가 된다. 이때, PECVD 산화막 대신 O3-TEOS 반응을 이용하여 형성한 절연막이거나 열전도율이 좋고 탄소를 포함한 절연막을 사용할 수 있다.
이러한 구조는 배선간 기생 캐패시턴스를 최소화하여 배선에서의 신호지연현상을 최소화하고 비어 포이즌 같은 신뢰성 문제를 해결할 뿐만 아니라 하부 배선과 상부 배선이 모두 열전도도가 우수한 PECVD 산화막과 연결된 구조를 갖고 있으므로 전류밀도의 증가로 발생하는 열을 PECVD 삼화막을 매개체로 하여 효과적으로 방출할 수 있으므로 배선의 신뢰도 향상에 큰 기여를 한다. 이때, 통상적으로 저유전막을 이루는 폴리머의 열전도도는 PECVD 산화막의 1/3 수준이다.
또한, 종래의 비에치백 구조에서, 산화막 라이너와 저유전막의 계면은 실리케이트(silicate) 계열의 PECVD 산화막과의 결합(bond)특성과 스핀-온 폴리머의 카본과 수소 등의 결합특성 차이로 상호 접착력(adhesion)이 감소하여 소자 완성 후 패키지 공정시 금속배선 위에 스핀-온 폴리머가 존재할 경우 배선 본딩(wire bonding) 불량을 초래할 수 있다.
본 발명은 다음과 같은 점에서 종래 기술과 차별화 된다.
첫째, 배선층 위에 PECVD 산화막을 형성한 다음 이들을 동일 식각마스크를 이용하여 패터닝하여 배선을 형성한다.
둘째, 배선 위는 PECVD 산화막으로 보호되고, 배선 사이의 골은 저유전막만으로 매립되어 있는 구조를 형성한다. 이와 같은 구조는 에치백 구조나 비에치백 구조로 형성할 수 없다.
셋째, 'DOM(Direct-On Metal)'방식의 효과를 가짐과 동시에 비어홀 지역에 스핀-온 저유전막이 존재하지 않으므로 플라즈마 덴시피케이션(plasma densification), 전자빔 처리(electron-beam curing) 등의 추가 처리공정이 불필요하다.
따라서, 본 발명은 에치백 구조 및 비에치백 구조의 단점을 개선하여 배선간의 신호지연을 최소화하고 비어홀의 신뢰성을 확보하는 금속배선간의 절연층을 구현한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다.
도 3a 내지 도 3f는 본 발명에 따른 반도체장치의 절연층 형성방법을 도시한 공정단면도이고, 도 4는 본 발명에 따라 형성된 반도체장치의 절연층을 도시한 단면도이다.
도 3a를 참조하면, 트랜지스터 등의 소자들이 형성된 반도체기판(30)인 실리콘기판(30) 위에 제 1 층간절연층(Inter Layer Dielectric,31)을 형성한 다음, 그 위에 배선을 형성하기 위하여 알루미늄 등의 도전체를 CVD 법으로 증착하여 제 1 배선층(320)을 형성한다.
그리고 제 1 배선층(320) 위에 배선을 과도식각등으로 부터 보호하고 비어홀을 형성하기 위하여 PECVD법으로 제 1 PECVD 산화막(330)을 증착하여 형성한다. 이때, 제 1 PECVD 산화막(330)은 이후 공정에서 제 1 배선의 측면에는 잔류하지 않고 제 1 배선 상부에만 잔류하여 식각보호막 역할을 하므로 그 증착 두께의 마진이 크다.
도 3b를 참조하면, 잔류한 제 1 배선층(320)으로 이루어진 제 1 배선(321)을 형성하기 위하여 제 1 배선층(320) 위에 포토레지스트를 도포한 다음 제 1 배선 형성용 마스크를 이용한 노광 및 현상을 실시하여 잔류한 포토레지스트로 이루어진 식각마스크(도시 안함)를 형성한다.
그다음, 식각마스크로 보호되지 아니하는 부위의 제 1 PECVD 산화막(330)에 건식식각 등의 방법으로 이방성식각을 실시하여 식각마스크 하부의 제 1 PECVD 산화막(331)을 제 1 배선층(320) 위에 잔류시킨다. 계속하여, 동일한 식각마스크를 이용하여 이로 부터 보호되지 아니하는 부위의 제 1 배선층(320)을 이방성 식각으로 제거하여 잔류한 제 1 배선층(320)으로 이루어진 제 1 배선(321)을 형성한다.
따라서, 제 1 배선(321) 위에는 제 1 PECVD 산화막(331)의 일부가 잔류하여 이후 공정에서 저유전막 식각시 제 1 배선(321)이 손상받는 것을 방지하며, 제 1 배선(321)의 측면에는 제 1 PECVD 산화막(331)이 없으므로 저유전막이 차지하는 공간을 최대한으로 확보할 수 있다. 그리고 식각마스크를 제거한다.
도 3c를 참조하면, 노출된 제 1 층간절연층(31)의 표면과 노출된 제 1 PECVD 산화막(331) 표면 그리고 노출된 제 1 배선(321)의 측면을 덮도록 기판(30) 상부에 스핀-온(spin-on) 방법으로 폴리머 계열의 저유전막(340)을 도포하여 형성한다. 이때, 저유전막(340)은 스핀-온 방식으로 형성되었으므로 자동적으로 평탄화된 표면을 갖게 되고, 저유전막(340)은 제 1 배선(321) 사이의 공간에 최대한으로 형성되었으므로 기생 캐패시턴스를 최대로 감소시킨다.
도 3d를 참조하면, 잔류한 제 1 PECVD 산화막(331) 위에 있는 저유전막(340)을 제거하기 위하여 제 1 PECVD 산화막(331) 표면을 노출시킬 수 있도록 저유전막(340)에 대하여 에치백을 실시한다. 따라서, 저유전막(341)은 제 1 배선(321) 사이의 골에만 잔류하고 제 1 배선(321)의 상부에는 제 1 PECVD 산화막(331)만 위치하게 되어 이후 공정에서 '비어 포이즌 현상'을 방지하게 된다.
그리고, 잔류한 저유전막(341) 표면과 잔류한 제 1 PECVD 산화막(350) 표면에 제 2 PECVD 산화막(350)을 증착하여 형성한다. 이때, 저유전막(341) 위에 형성된 제 2 PECVD 산화막(350)은 저유전막(341)의 열전도도보다 우수하므로 소자동작시 배선에서 발생하는 열을 효과적으로 방출시키고, 제 1 PECVD 산화막(331) 위에 형성된 제 2 PECVD 산화막(350)과 제 1 PECVD 산화막(331)의 일부 영역에 비어홀이 형성되어 '비어 포이즌 현상'과 비어홀의 디포메이션(deformation)을 방지하게 된다.
도 3e를 참조하면, 제 2 PECVD 산화막(350) 위에 포토레지스트를 도포한 다음, 비어홀 형성부위를 정의하는 마스크패턴을 이용한 노광 및 현상을 포토레지스트에 실시하여 비어홀 형성 부위의 제 2 PECVD 산화막(350) 표면을 노출시키는 비어홀 식각마스크용 포토레지스트패턴을 형성한다.
이러한 포토레지스트패턴으로 보호되지 아니하는 부위의 제 2 및 제 1 PECVD 산화막(350)(331)을 건식식각 등의 이방성 식각으로 실시하여 제 1 배선(321)의 일부 표면을 노출시키는 비어홀들을 형성한다. 이때, 비어홀은 PECVD 산화막 영역에 형성되기 때문에 비어홀의 신뢰성이 향상된다.
그리고, 포토레지스트패턴을 제거한다. 이때, 포토레지스트 제거를 위한 O2애슁(ashing)작업시 종래 기술에서 폴리머의 카본기가 화학반응을 일으켜 절연막으로 부터 소실되므로 흡습(moisture uptake)의 문제가 발생하여 비어 포이즌(via poison)현상이 발생하는 문제를 본 발명에서는 PECVD 산화막 부위에 비어홀을 형성하므로서 해결한다.
그리고, 비어홀을 매립하도록 텅스텐이나 알루미늄 등의 도전층을 잔류한 제 2 PECVD 산화막(351) 위에 증착한 다음 CMP(Chemical-Mechanical Planarization)공정을 실시하여 비어홀에만 도전층을 잔류시켜 플러그(36)를 형성한다.
도 3f를 참조하면, 노출된 플러그(36)의 표면을 포함하는 제 2 PECVD 산화막(351)의 표면에 도전성 배선층을 알루미늄 등을 증착하여 형성한 다음 플러그(36)와 접촉되게 패터닝하여 제 2 배선(37)을 형성한다
도 4는 본 발명에 따라 형성된 반도체장치의 층간배선에 있어서 절연층을 도시한 단면도이다.
도 4를 참조하면, 반도체기판인 실리콘기판(30) 위에 제 1 층간절연층(31)이 형성되어 있고, 그 위의 소정 부위에 트랜지스터 등의 소자를 전기적으로 연결하기 위한 알루미늄 등의 도전체로 형성되고 소정의 간격으로 이격되어 골을 이루고 있는 제 1 배선(321)이 패터닝되어 있다.
제 1 배선(321) 상부 표면에는 제 1 PECVD 산화막(332)이 형성되어 있고, 제 1 배선(321)과 제 1 PECVD 산화막(332)으로 이루어진 배선패턴(321,332) 사이의 제 1 층간절연층(31) 위에 저유전상수를 갖는 폴리머 계열의 저유전막(341)이 형성되어 있고, 제 1 PECVD 산화막(332) 표면과 저유전막(341) 표면은 서로 동일 평면상에 위치하도록 평탄화된 구조를 갖고 있다.
제 1 PECVD 산화막(332) 표면과 저유전막(341) 표면 위에 제 2 PECVD 산화막(351)이 소정의 두께로 형성되어 있다.
제 1 PECVD 산화막(332)과 제 2 PECVD 산화막(351)이 중첩되어 있는 부위에 상부배선과 하부배선인 제 1 배선(321)을 전기적으로 연결할 플러그가 형성될 비어홀(도면부호 없음)들이 형성되어 있다.
그리고, 비어홀을 충전하고 있는 텅스텐 등의 도전체로 형성된 플러그(36)가 형성되어 있고, 플러그(36)의 상부 표면과 접촉되고 있는 상부 배선인 제 2 배선(37)이 알루미늄 등의 도전체로 형성되어 있다.
본 발명은 배선 형성공정시 금속배선의 패턴을 PECVD 산화막과 함께 형성한 다음 배선사이의 공간에 절연층(IMD층)을 형성하므로서 다음과 같은 장점을 갖는다.
첫째, 동일한 배선층 사이의 공간에 저유전막으로 절연층을 형성하므로 기생 캐패시턴스의 크기를 최소화 한다.
둘째, 종래 기술의 산화막 라이너를 형성하는 방법과 달리 PECVD 산화막이 배선측면 부위에 형성되지 않고 배선 상부에만 형성되므로 PECVD 산화막의 증착두께에 공정여유가 있으므로 에치백공정시 단차 극복에 유리하다.
셋째, 저유전막을 사용하여 배선사이의 절연층을 형성함에도 불구하고 비어홀이 형성되는 부위는 PECVD 산화막만으로 구성되므로 '비어 포이즌 현상'을 방지한다.
넷째, 배선에서의 발생열이 열전도도가 양호한 PECVD 산화막을 통하여 방출되므로 배선 및 소자의 신뢰성이 향상된다.
다섯째, PECVD 산화막을 이중으로 형성하므로 패키지공정의 배선본딩단계에서 종래의 비에치백 구조보다 기계적강도가 우수하다.

Claims (14)

  1. 반도체기판과,
    상기 반도체기판의 표면에 형성된 층간절연층과,
    상기 층간절연층 위에 형성된 다 수의 제 1 배선과,
    상기 다 수의 제 1 배선의 상부에 열전도도가 우수한 절연체로 형성된 제 1 절연막과,
    상기 다 수의 제 1 배선 사이의 공간을 매립하고 유전상수가 낮은 절연체로 형성된 제 2 절연막과,
    상기 제 2 절연막 및 상기 제 1 절연막의 상부에 열전도도가 우수한 절연체로 형성된 제 3 절연막과,
    상기 제 3 절연막 위에 형성된 제 2 배선과,
    상기 제 1 절연막과 제 3 절연막이 관통되게 형성된 비어홀을 채우도록 형성되며 상기 제 1 배선과 상기 제 2 배선을 전기적으로 연결하는 플러그로 이루어진 절연층 구조.
  2. 청구항 1에 있어서, 상기 제 1 절연막과 상기 제 3 절연막은 PECVD 산화막인 것이 특징인 절연층 구조.
  3. 청구항 1에 있어서, 상기 제 1 절연막과 상기 제 3 절연막은 유전상수는 4 이하인 것이 특징인 절연층 구조.
  4. 청구항 1에 있어서, 상기 플러그는 상기 제 2 절연막이 형성되지 않은 부위에만 형성된 것이 특징인 절연층 구조.
  5. 청구항 1에 있어서, 상기 제 1 절연막 및 상기 제 3 절연막은 실리콘을 함유하고 있는 절연막인 것이 특징인 절연층 구조.
  6. 청구항 1에 있어서, 상기 제 1 절연막과 상기 제 3 절연막은 O3-TEOS 산화막 또는 열전도율이 좋고 탄소를 포함한 절연막인 것이 특징인 절연층 구조.
  7. 반도체 기판 위에 층간절연층을 형성하는 단계와,
    상기 층간절연층 위에 제 1 도전층과 제 1 절연막을 차례로 형성하는 단계와,
    상기 제 1 절연막과 상기 제 1 도전층의 소정 부위를 제거하여 잔류한 상기 제 1 도전층으로 이루어진 제 1 배선을 형성하고 상기 제 1 절연막을 상기 제 1 배선 위에만 잔류시키는 단계와,
    상기 제 1 절연막 및 상기 제 1 도전층이 제거된 부위를 제 2 절연막으로 매립하는단계와,
    상기 제 2 절연막 및 잔류한 상기 제 1 절연막의 표면에 제 3 절연막을 형성하는 단계로 이루어진 절연층 형성방법.
  8. 청구항 9에 있어서, 상기 제 2 절연막을 매립하는 단계는,
    상기 반도체 기판의 전면에 제 2 절연막을 스핀-온 방식으로 형성하는 단계와,
    상기 제 2 절연막을 상기 제 1 절연막의 표면이 노출되도록 화학기계적연마하는 단계를 더 포함하여 이루어진 것이 특징인 절연층 형성방법.
  9. 청구항 10에 있어서, 상기 제 2 절연막을 흐름성이 좋고 유전상수가 4이하이고 열전도도가 PECVD 산화막에 준하거나 그 이상인 절연체로 형성하는 것이 특징인 절연층 형성방법.
  10. 청구항 9에 있어서, 상기 제 2 절연막을 유전상수가 4이하이고 열전도도가 PECVD 산화막에 준하거나 그 이상인 절연체로 형성하는 것이 특징인 절연층 형성방법.
  11. 청구항 10에 있어서, 상기 제 1 절연막의 형성두께는 상기 제 2 절연막과의 평탄화를 고려하여 결정하는 것이 특징인 절연층 형성방법.
  12. 청구항 9에 있어서, 상기 제 1 절연막 및 상기 제 3 절연막을 PECVD 산화막으로 형성하는 것이 특징인 절연층 구조.
  13. 청구항 9에 있어서, 상기 제 1 절연막과 상기 제 3 절연막을 O3-TEOS 산화막 또는 열전도율이 좋고 탄소를 포함한 절연막으로 형성하는 것이 특징인 절연층 구조.
  14. 청구항 9에 있어서, 상기 제 3 절연막을 형성하는 단계 이후,
    상기 제 1 절연막과 상기 제 3 절연막이 중첩된 부위의 소정 부위를 제거하여 상기 제 1 배선의 소정 부위를 노출시키는 비어 홀을 형성하는 단계와,
    상기 비어홀을 충전하는 도전성 플러그를 형성하는 단계와,
    상기 제 3 절연막 위에 상기 도전성 플러그와 전기적으로 연결되는 제 2 배선을 형성하는 단계를 더 포함하여 이루어진 것이 특징인 절연층 형성방법.
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