KR100477822B1 - 다층 금속배선의 제조 방법 - Google Patents

다층 금속배선의 제조 방법 Download PDF

Info

Publication number
KR100477822B1
KR100477822B1 KR10-2002-0042308A KR20020042308A KR100477822B1 KR 100477822 B1 KR100477822 B1 KR 100477822B1 KR 20020042308 A KR20020042308 A KR 20020042308A KR 100477822 B1 KR100477822 B1 KR 100477822B1
Authority
KR
South Korea
Prior art keywords
film
sog film
metal
forming
passivation layer
Prior art date
Application number
KR10-2002-0042308A
Other languages
English (en)
Other versions
KR20040008640A (ko
Inventor
이재관
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2002-0042308A priority Critical patent/KR100477822B1/ko
Publication of KR20040008640A publication Critical patent/KR20040008640A/ko
Application granted granted Critical
Publication of KR100477822B1 publication Critical patent/KR100477822B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819—Smoothing of the dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen
    • H01L21/02216—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen the compound being a molecule comprising at least one silicon-oxygen bond and the compound having hydrogen or an organic group attached to the silicon or oxygen, e.g. a siloxane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76828—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. thermal treatment

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 SOG막을 이용하여 층간절연막을 형성할 때 아웃개싱에 의한 비아 포이즌 현상을 방지하는데 적합한 다층 금속배선의 제조 방법을 제공하기 위한 것으로, 이를 위한 본 발명은 반도체기판 상부에 다수의 제1금속배선을 형성하는 단계, 상기 다수의 제1금속배선을 포함한 전면에 제1보호막을 형성하는 단계, 상기 다수의 제1금속배선 사이를 채울때까지 상기 제1보호막 상에 SOG막을 형성하는 단계, 상기 제1금속배선 상부의 상기 제1보호막 표면을 노출시키면서 평탄화를 제공하여 상기 제1금속배선 사이에만 SOG막이 잔류하도록 씨너 조성물을 이용하여 상기 SOG막을 일부 제거하는 단계, 상기 일부 제거된 SOG막을 포함한 전면에 제2보호막을 형성하는 단계, 상기 제2보호막과 상기 제1보호막을 순차적으로 식각하여 상기 제1금속배선의 일부 표면을 노출시키는 비아홀을 형성하는 단계, 상기 비아홀에 비아를 채우는 단계, 및 상기 비아를 통해 상기 제1금속배선과 연결되는 제2금속배선을 형성하는 단계를 포함한다.

Description

다층 금속배선의 제조 방법{Method for fabricating multi-layer metal line}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 SOG막을 층간절연막으로 이용하는 다층 금속배선의 제조 방법에 관한 것이다.
최근, VLSI 소자의 개발에 따라 반도체 소자의 집적도가 증가하고 디자인 룰(design rule)이 급격히 감소되는 추세에 있다. 그 결과, 동일층상에서 인접한 도전층들 사이의 거리가 감소되고, 각 도전층 사이의 갭(gap)에서 종횡비(aspect ratio)가 증가하고 있다. 이에 따라 각 도전층들 사이에서 높은 종횡비를 가지고 형성되는 갭을 절연 물질로 채우기 위한 기술이 다양하게 개발되고 있다. 우수한 갭 필링(gap filling) 특성을 가지는 절연막으로서, BPSG(boro-phospho-silicate glass)막, HDP(high density plasma) 산화막 등이 활용되고 있다. 그러나, BPSG막의 경우에는 800℃ 이상의 고온에서 행하여야 하는 리플로우 공정이 요구되기 때문에 트랜지스터의 숏채널(short channel) 효과가 심해지는 0.15㎛ 이하의 디자인 룰을 갖는 제품에는 적용할 수 없는 문제가 있다. 또한, HDP 산화막의 경우에도 충분한 갭 필링 능력이 없기 때문에 0.1㎛ 이하의 디자인 룰을 갖는 제품에는 적용하기 어려운 문제가 있다.
상기한 문제점을 해결하기 위한 다른 갭 필링 재료로서 SOG(spin-on-glass)막이 주로 사용되고 있다. SOG 재료는 액체 상태로 증착되므로 도전층 사이에서 형성되는 높은 종횡비를 가지는 갭을 비교적 간단하고 효과적인 방법으로 매립할 수 있다. 또한, SOG막은 비교적 낮은 유전 상수를 가지고 있으므로 인접한 도전층 사이에서 용량성 커플링(capacitivecoupling)을 감소시킬 수 있으며, 따라서 반도체 소자의 집적도를 더욱 증가시킬 수 있는 재료로서 각광받고 있다.
SOG 재료는 액상 특성으로 인하여 갭 필링은 잘되지만, SOG막은 큐어링(curing) 과정을 통하여 치밀화 과정을 반드시 거쳐야 한다.
그러나, SOG막이 주로 CH, OH, H 등을 소스로 하여 형성한 것이기 때문에 아웃개싱(outgassing)이 문제가 된다. 즉, SOG막은 Si-OH 결합을 갖고 있어 충분한 아웃개싱이 이루어지지 않을 경우 대기의 O2와 반응하여 H2O 성분을 유발시키게 된다.
이러한 SOG막의 흡습성은 하부와 상부 금속 배선을 연결하는 수직 배선 형성시 비아홀 매립 공정에서 흡습된 일부 수분이 수증기 상태로 증발하여 비아 금속을 산화되어 발생하는 비아 포이즌(via poison) 현상이 유발되는 문제가 있다. 이와 같은 현상은 SOG막을 이용한 층간절연막 형성 공정에서의 근본적인 취약점으로 된다.
이러한 비아 포이즌 현상을 해결하기 위해 SOG막을 추가로 에치백하는 방법이 제안되었으나, 이 방법은 에치백 공정이 추가됨에 따라 공정이 복잡해지며, 이로 인해 파티클이 추가로 발생하는 문제가 있다.
따라서, SOG막을 사용하여 층간절연막을 형성할 때 전술한 문제점에 대처할 수 있는 기술을 개발하는 것이 시급하다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로, SOG막을 이용하여 층간절연막을 형성할 때 아웃개싱에 의한 비아 포이즌 현상을 방지하는데 적합한 다층 금속배선의 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 다층 금속배선의 제조 방법은 반도체기판 상부에 다수의 제1금속배선을 형성하는 단계, 상기 다수의 제1금속배선을 포함한 전면에 제1보호막을 형성하는 단계, 상기 다수의 제1금속배선 사이를 채울때까지 상기 제1보호막 상에 SOG막을 형성하는 단계, 상기 제1금속배선 상부의 상기 제1보호막 표면을 노출시키면서 평탄화를 제공하여 상기 제1금속배선 사이에만 SOG막이 잔류하도록 씨너 조성물을 이용하여 상기 SOG막을 일부 제거하는 단계, 상기 일부 제거된 SOG막을 포함한 전면에 제2보호막을 형성하는 단계, 상기 제2보호막과 상기 제1보호막을 순차적으로 식각하여 상기 제1금속배선의 일부 표면을 노출시키는 비아홀을 형성하는 단계, 상기 비아홀에 비아를 채우는 단계, 및 상기 비아를 통해 상기 제1금속배선과 연결되는 제2금속배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 다층 금속배선의 제조 방법을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 일련의 제조 공정으로 반도체 기판(11)에 트랜지스터, 캐패시터 등의 반도체 소자를 형성한 후에 이후 형성될 상부 구조물을 전기적으로 절연하기 위한 평탄화된 층간절연막(Inter Layer Dielectric, 12)을 형성한다.
다음으로, 층간절연막(12) 상부에 Al 또는 Cu 중에서 선택된 하나의 금속막을 화학기상증착법(CVD) 또는 스퍼터링법(sputtering)으로 증착하고 사진 및 식각 공정으로 증착된 금속막을 패터닝하여 제1 금속배선(13)을 형성한다.
다음으로, 제1 금속배선(13)을 포함한 전면에 제1 TEOS(Tetra Ethyl Ortho Silicate; TEOS)막(14)을 증착한다. 이때, 제1 TEOS막(14)은 1500Å∼2000Å의 두께로 증착된다.
다음으로, 제1 TEOS막(14)상에 SOG막(15)을 4000Å∼5000Å의 두께로 증착한다. 이때, SOG막(15)은 스핀도포법을 통해 증착하며, 4000Å∼5000Å의 두께는 제1 금속배선(13)간 사이를 충분히 매립할 수 있는 두께이다.
다음으로, 씨너(Thinner) 조성물을 이용하여 SOG막(15)의 일부를 제거한다. 이를 테면, 도 1b에 도시된 바와 같이, 후속 아웃개싱을 방지하기 위해 제1 금속배선(13)과 제2 금속배선을 연결하는 비아가 형성될 제1 금속배선(13) 상부에 SOG막(15)이 잔류하지 않으면서 평탄화를 제공하도록 제거한다. 즉, 제1 금속배선(13) 상부의 제1 TEOS막(14) 표면이 드러날때까지 SOG막(15)을 제거한다.
전술한 씨너 조성물은 SOG막 도포후 이루어지는 에지린스(Edge rinse) 공정에서 사용하는 씨너 조성물이다. 여기서, 에지린스 공정이라 함은 SOG 용액을 웨이퍼에 스핀 도포하여 SOG막을 형성할때 웨이퍼의 에지부분에 발생하는 불필요한 SOG막을 세정 제거하는 공정을 일컫는다.
한편, 씨너 조성물로는 에틸렌글리콜 모노에틸에테르아세테이트(EGMEA; ethyleneglycol monoethyletheracetate), 프로필렌글리콜 모노메틸에테르아세테이트(PGMEA; propyleneglycol monomethylether acetate) 및 에틸 락테이트(EL; ethyl lactate) 등의 단일 용제, 피루핀산 알킬계 용제와 메틸 에틸 케톤으로 이루어진 혼합물, 프로필렌 글리콜 알킬에테르와 3-알콕시프로피온산 알킬류의 혼합물, 프로필렌 글리콜 알킬에테르와 부틸 아세테이트와 에틸 락테이트의 혼합물, 부틸 아세테이트와 에틸 락테이트, 프로필렌 글리콜 알킬에테르 아세테이트의 혼합물, 프로필렌 글리콜 알킬에테르 프로피오네이트와 메틸에틸케톤의 혼합물, 프로필렌 글리콜 알킬에테르 프로피오네이트와 초산부틸의 혼합물, 프로필렌 글리콜 알킬에테르 아세테이트와 프로필렌 글리콜 알킬에테르로 이루어진 혼합물, 에틸 락테이트와 메틸에틸케톤으로 이루어진 혼합물을 선택하여 이용한다.
상술한 씨너 조성물을 SOG막을 스핀도포기에 의해 도포하고 SOG막의 표면 부위에 적하 혹은 노즐을 통한 스프레이 방식으로 공급하여 제1 금속배선(13) 상부의 SOG막을 제거한다. 씨너 조성물의 공급량은 사용하는 SOG막의 종류, 두께에 따라 조절이 가능하며 적정량은 통상 5cc∼100cc/분의 범위에서 선택하여 사용한다.
다음으로, 씨너 조성물에 의한 SOG막(15)의 부분 제거후 통상적인 에지 린스 공정을 진행하고, 계속해서 잔류하는 SOG막(15a)을 베이크(bake) 및 큐어링(curing)한다.
이때, 에지린스 과정은 SOG막 도포시 웨이퍼의 에지에서 발생된 에지방울(Edge bead)을 제거하기 위한 과정으로서 씨너 조성물을 이용하며, 베이크 과정은 SOG막(15a)내 솔벤트 등의 용매를 제거하기 위한 과정으로서 150℃, 200℃, 300℃의 온도로 3단계에 걸쳐 진행한다. 그리고, 큐어링 과정은 SOG막(15a)을 경화시키는 과정으로서 400℃에서 진행된다.
도 1c에 도시된 바와 같이, 평탄화를 제공하는 SOG막(15a)을 포함한 전면에 제2 TEOS막(16)을 증착한다.
여기서, 제2 TEOS막(16)과 제1 TEOS막(14)을 SOG막(15a)의 도포전후에 형성하는 이유는, SOG막(15a)이 수분을 다량 함유하고 있어 이 수분에 의해 금속배선의 금속막이 부식되는 것을 방지하기 위한 보호막 역할을 수행한다.
다음으로, 제2 TEOS막(16)상에 비아를 정의하는 비아마스크(도시 생략)를 형성하고, 이 비아마스크를 식각마스크로 제2 TEOS막(16)과 제1 TEOS막(14)을 식각하여 제1 금속배선(13)을 노출시키는 비아홀(17)을 형성한다.
이때, 비아홀(17) 형성을 위한 식각시 SOG막(15a)이 드러나지 않는다. 즉, SOG막(15a)은 평탄화를 제공하기 위한 것이고, 다층 금속배선간 층간절연막(Inter Metal Dielctric; IMD)은 제1 TEOS막(14)과 제2 TEOS막(16)이다.
도 1d에 도시된 바와 같이, 비아홀(17)에 텅스텐막을 매립시켜 비아(18)를 형성한다. 다음에, Al 또는 Cu 중에서 선택된 하나의 금속막을 화학기상증착법(CVD) 또는 스퍼터링법(sputtering)으로 증착하고 사진 및 식각 공정으로 증착된 금속막을 패터닝하여 비아(18)를 통해 제1 금속배선(13)에 연결되는 제2 금속배선(19)을 형성한다.
여기서, 비아홀(17)에 텅스텐막을 매립시켜 비아(18)를 형성할 때, 비아홀(17)을 이루는 금속배선간 층간절연막(IMD)에 SOG막이 포함되어 있지 않으므로 아웃개싱에 의한 비아 포이즌을 원천적으로 방지한다.
결국, 본 발명은 금속배선 사이를 보이드없이 충분히 매립시켜 평탄화를 제공하면서 비아 포이즌 현상을 방지한다.
전술한 실시예에서는 SOG막을 일부 제거하기 위해 씨너 조성물을 이용하였으나, 이 씨너 조성물이 에지린스 과정에서 사용하는 물질이므로, 에지린스과정시 사용할 수 있는 린스용액을 이용하여 SOG막을 일부 제거할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 SOG막을 층간절연막으로 형성할 때 아웃개싱에 의한 비아 포이즌 현상을 방지하므로써 소자의 신뢰성을 향상시킬 수 있는 효과가 있다.
또한, 공지된 에지 린스 공정에서 사용하는 씨너를 이용하므로써 에치백과 같은 추가 공정이 필요없으므로 공정을 단순화시킬 수 있는 효과가 있다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 다층 금속배선의 제조 방법을 도시한 공정 단면도.
*도면의 주요 부분에 대한 부호의 설명
11 : 반도체기판 12 : 층간절연막
13 : 제1 금속배선 14 : 제1 TEOS막
15 : SOG막 16 : 제2 TEOS막
18 : 비아 19 : 제2 금속배선

Claims (3)

  1. 반도체기판 상부에 다수의 제1금속배선을 형성하는 단계;
    상기 다수의 제1금속배선을 포함한 전면에 제1보호막을 형성하는 단계;
    상기 다수의 제1금속배선 사이를 채울때까지 상기 제1보호막 상에 SOG막을 형성하는 단계;
    상기 제1금속배선 상부의 상기 제1보호막 표면을 노출시키면서 평탄화를 제공하여 상기 제1금속배선 사이에만 SOG막이 잔류하도록 씨너 조성물을 이용하여 상기 SOG막을 일부 제거하는 단계;
    상기 일부 제거된 SOG막을 포함한 전면에 제2보호막을 형성하는 단계;
    상기 제2보호막과 상기 제1보호막을 순차적으로 식각하여 상기 제1금속배선의 일부 표면을 노출시키는 비아홀을 형성하는 단계;
    상기 비아홀에 비아를 채우는 단계; 및
    상기 비아를 통해 상기 제1금속배선과 연결되는 제2금속배선을 형성하는 단계
    를 포함하는 다층 금속배선의 제조 방법.
  2. 제1항에 있어서,
    상기 SOG막을 일부 제거한 후,
    상기 SOG막 도포시 발생된 에지방울을 제거하기 위해 씨너 조성물을 이용한에지린스 과정을 수행하는 단계;
    상기 SOG막을 베이크하는 단계; 및
    상기 베이크된 SOG막을 큐어링하는 단계
    를 더 포함함을 특징으로 하는 다층 금속배선의 제조 방법.
  3. 제1항에 있어서,
    상기 제1 보호막과 상기 제2 보호막은 TEOS막인 것을 특징으로 하는 다층 금속배선의 제조 방법.
KR10-2002-0042308A 2002-07-19 2002-07-19 다층 금속배선의 제조 방법 KR100477822B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2002-0042308A KR100477822B1 (ko) 2002-07-19 2002-07-19 다층 금속배선의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0042308A KR100477822B1 (ko) 2002-07-19 2002-07-19 다층 금속배선의 제조 방법

Publications (2)

Publication Number Publication Date
KR20040008640A KR20040008640A (ko) 2004-01-31
KR100477822B1 true KR100477822B1 (ko) 2005-03-22

Family

ID=37317670

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0042308A KR100477822B1 (ko) 2002-07-19 2002-07-19 다층 금속배선의 제조 방법

Country Status (1)

Country Link
KR (1) KR100477822B1 (ko)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950021094A (ko) * 1993-12-27 1995-07-26 김주용 반도체 소자의 금속층 형성방법
JPH1056064A (ja) * 1996-05-31 1998-02-24 Texas Instr Inc <Ti> 金属間絶縁層形成法
US6165893A (en) * 1999-01-29 2000-12-26 Hyundai Electronics Industries Co., Ltd. Insulating layers and a forming method thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950021094A (ko) * 1993-12-27 1995-07-26 김주용 반도체 소자의 금속층 형성방법
JPH1056064A (ja) * 1996-05-31 1998-02-24 Texas Instr Inc <Ti> 金属間絶縁層形成法
US6165893A (en) * 1999-01-29 2000-12-26 Hyundai Electronics Industries Co., Ltd. Insulating layers and a forming method thereof

Also Published As

Publication number Publication date
KR20040008640A (ko) 2004-01-31

Similar Documents

Publication Publication Date Title
US6861347B2 (en) Method for forming metal wiring layer of semiconductor device
US6599830B2 (en) Semiconductor device and manufacturing method thereof
JP3193335B2 (ja) 半導体装置の製造方法
KR100333382B1 (ko) 반도체 장치의 다층금속배선 형성방법
US6506680B1 (en) Method of forming connections with low dielectric insulating layers
KR100477822B1 (ko) 다층 금속배선의 제조 방법
US6399482B1 (en) Method and structure for a conductive and a dielectric layer
KR100518895B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100349346B1 (ko) 반도체장치의 배선패턴 형성방법
US6239024B1 (en) Method of filling gap with dielectrics
KR100509434B1 (ko) 포토레지스트 점착성 개선 방법
KR100413044B1 (ko) 반도체 장치의 비아홀 형성 방법
KR101175225B1 (ko) 반도체 소자의 패턴 형성방법 및 이를 이용한 금속배선형성방법
KR100271402B1 (ko) 반도체소자의접촉구형성방법
US6720276B2 (en) Methods of forming spin on glass layers by curing remaining portions thereof
KR100600257B1 (ko) 반도체 소자의 금속배선 형성방법
KR100641488B1 (ko) 반도체 소자의 콘택 제조 방법
KR100588899B1 (ko) 반도체 소자의 엠아이엠 캡 형성 방법
KR100481889B1 (ko) 반도체 소자의 제조방법
KR100577309B1 (ko) 반도체 소자의 형성방법
KR100262009B1 (ko) 반도체장치의 제조 방법
KR100481382B1 (ko) 반도체 소자의 제조 방법
KR20010059161A (ko) 반도체소자의 금속배선 형성방법
KR20070064965A (ko) 반도체 소자의 미세 패턴 형성 방법
KR19980028511A (ko) 반도체 소자의 금속배선 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110222

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee