KR19980028511A - 반도체 소자의 금속배선 형성방법 - Google Patents
반도체 소자의 금속배선 형성방법 Download PDFInfo
- Publication number
- KR19980028511A KR19980028511A KR1019960047573A KR19960047573A KR19980028511A KR 19980028511 A KR19980028511 A KR 19980028511A KR 1019960047573 A KR1019960047573 A KR 1019960047573A KR 19960047573 A KR19960047573 A KR 19960047573A KR 19980028511 A KR19980028511 A KR 19980028511A
- Authority
- KR
- South Korea
- Prior art keywords
- photoresist
- film
- predetermined
- liquid oxide
- metal wiring
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 47
- 229910052751 metal Inorganic materials 0.000 title claims abstract description 44
- 239000002184 metal Substances 0.000 title claims abstract description 44
- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 230000015572 biosynthetic process Effects 0.000 title description 4
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 25
- 239000007788 liquid Substances 0.000 claims abstract description 22
- 238000009792 diffusion process Methods 0.000 claims abstract description 14
- 239000012535 impurity Substances 0.000 claims abstract description 11
- 238000000151 deposition Methods 0.000 claims abstract description 10
- 238000001465 metallisation Methods 0.000 claims abstract description 8
- 238000000206 photolithography Methods 0.000 claims abstract description 7
- 238000005498 polishing Methods 0.000 claims abstract description 7
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 239000000126 substance Substances 0.000 claims abstract description 5
- 238000011049 filling Methods 0.000 claims abstract description 3
- 239000007864 aqueous solution Substances 0.000 claims description 5
- 230000008021 deposition Effects 0.000 claims description 4
- 239000000243 solution Substances 0.000 claims description 3
- 238000005530 etching Methods 0.000 claims description 2
- 238000005507 spraying Methods 0.000 claims description 2
- 238000007598 dipping method Methods 0.000 claims 1
- 239000010408 film Substances 0.000 description 48
- 239000010410 layer Substances 0.000 description 31
- 238000005137 deposition process Methods 0.000 description 4
- 238000005240 physical vapour deposition Methods 0.000 description 4
- 239000010409 thin film Substances 0.000 description 3
- 239000006117 anti-reflective coating Substances 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 239000005388 borosilicate glass Substances 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 239000000356 contaminant Substances 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910052909 inorganic silicate Inorganic materials 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- -1 siloxane (Siloxane) Chemical class 0.000 description 1
- 238000002791 soaking Methods 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
- 238000009834 vaporization Methods 0.000 description 1
- 230000008016 vaporization Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 금속배선의 형성시 나칭을 방지하기 위하여 사용되는 반사방지막의 형성없이도 나칭을 방지할 수 있는 반도체 소자의 금속배선 형성방법을 개시한다.
이 방법은 반도체 소자의 금속배선 형성방법은 소정영역에 불순물 확산영역이 형성되고, 확산영역의 상부의 소정부분을 제외한 부분에는 절연층이 형성된 반도체 기판을 제공하는 단계; 전면에 감광막을 소정 두께로 증착하는 단계; 금속배선 패턴의 예정영역에 감광막을 남기도록 사진식각법으로 감광막 패턴을 형성하는 단계; 감광막 패턴 사이를 액상 산화막으로 매립하는 단계; 감광막 패턴을 제거하는 단계; 전면에 금속배선층을 소정 두께로 증착하는 단계; 액상산화막층이 노출되도록 화학적 및 기계적 연마법으로 노출면을 연마하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 금속배선 형성방법에 관한 것이다.
일반적으로 막의 증착에 사용되는 증착공정이라 함은 기상의 소스로부터 특정 원자나 분자를 고상화 시켜 필요로 하는 박막을 얻어 내는 일종의 물질 합성과정을 통칭한다. 반도체 소자의 제조에는 다결정 실리콘, 산화막, 질화막, 여러 종류의 금속 혹은 실리사이드 박막이 필요하며 이와 같은 박막들은 모두 증착공정에 의해서 형성된다.
증착공정은 박막 형성법(Thin Film Process)이라고 말할 수 있으며, 이는 크게 물리 증착법(Physical Vapor Deposition:PVD)과 화학 증착법 (Chemical Vapor Deposition)으로 대별된다. 물리 증착은 소스로부터 임의 다른 성분이 더해지거나 감해지지 않고 상의 변환 과정만을 통하여 증착 되는 것이다. 반면에 화학증착은 반응을 수반하기 때문에 소스와 증착 산물 간에 물리화학적 구조의 차이가 있다.
이러한 증착공정을 이용하여 반도체 소자에 사용되는 구성막으로는 크게 절연막과 도전막이 있으며, 절연막으로는 SiO2, PSG(Phosphosilicate Glass), BSG(Borosilicate Glass), BPSG(Borophosphosilicate Glass)와 같은 산화막과 SI3N4와 같은 질화막이 있으며, 물리증착법중의 일종인 회전 도포법(Spin Coating)의 원리를 이용한 SOG(Spin On Glass)와 PIQ(Polymide)가 있는데, SOG는 무기계의 실리케이트(Silicate) SOG와 유기계의 실록산(Siloxane) SOG가 있다. 이러한 SOG는 주로 금속간 유전체(Intermetal Dielectric)용으로 적용된다. 한편, 폴리이미드는 평탄화 능력이 우수한 다층배선 층간절연막으로서, 두꺼운 막이 가능해서 알파선 저지막으로도 쓰인다.
반도체 소자의 제조에 있어서, 신호전달 및 전원인가 등을 위해서 형성되는 금속배선막은 집적도의 증가로 인하여 배선자체의 선폭 감소 및 배선간의 간격이 점점 좁아지게 된다. 이러한 금속배선막의 형성 후에는 같은 층의 금속배선막들 간이나 상부층의 금속배선막과의 절연을 위하여 그 사이와 상부에 절연층이 형성된다.
도 1A부터 도 1F는 종래의 실시예에 따른 금속배선 형성방법을 보여주는 반도체 소자의 부분 단면도이다.
도 1A를 참조하면, 소정 부분에 불순물 확산층(2)을 갖고, 그 상부에는 절연층(3)이 형성된 반도체 기판(1)이 제공된다. 이 불순물 확산층(2)은 금속배선과 콘택되는 부분이므로, 그 불순물 확산층(2)의 상부 소정부분에는 절연층이 제거된 콘택홀이 형성되어 있다.
도 1B를 참조하면, 상기 불순물 확산층(2)과의 콘택을 위하여 금속배선층(4)이 전면에 증착된다.
다음으로, 도 1C를 참고하면, 증착된 금속배선층(4)의 패턴을 형성하기 위하여 금속배선층 위에 감광막(5)이 형성되고, 노광과 현상공정을 통하여 도 1D와 같은 감광막 마스크 패턴(5')이 형성된다.
다음으로, 도 1E를 참고하면, 감광막 마스크 패턴(5')을 식각장벽으로 하여 금속배선층(4)의 노출된 부분이 제거된다.
다음으로, 도 1F를 참고하면, 감광막 마스크 패턴(5')을 통상적인 방법으로 제거하므로써, 금속배선(4')이 형성된다.
그러나, 상기와 같은 종래의 금속배선 형성방법은 금속막층 도포후 사진식각공정을 실시해야 하므로 사진식각공정시 감광막과 금속막 경계면에서의 고반사로 인하여 나칭(Notching)과 같은 문제점이 발생하게 된다.
나칭을 방지하기 위하여 금속막 위에 반사방지막(ARC : Anti-Reflective Coating)을 추가로 방지하는 방법과, 염료가 섞인 감광막을 사용하는 방법이 제시되었지만, 전자의 방법은 공정이 추가될 뿐만 아니라 반사방지막이 파티클의 오염원으로 작용한다는 새로운 문제점이 존재하며, 후자의 경우 사진식각공정시 해상도, 초점 여유도와 같은 공정능력의 불이익이 발생하는 문제점이 존재한다.
아울러, 금속막이 콘택홀에 충진되는 능력인 갭필(gap fill) 능력을 높이기 위하여 도포온도를 올릴 경우, 금속막의 입도(grain)가 커지며, 이러한 큰 입도들로 인하여 사진공정시 하층 패턴과의 중첩과정에서 방해를 받아 정확도가 떨어지며, 심한 경우에는 사진공정 진행자체가 불가능하게 되는 문제점도 존재한다.
따라서, 본 발명은 상기한 문제점들을 해결하기 위하여 안출된 것으로서, 금속배선의 형성을 용이하게 할 수 있는 반도체 소자의 금속배선 형성방법을 제공하는데 그 목적이 있다.
도 1A내지 도 1F는 종래의 기술에 따른 금속배선 형성방법을 보여주는 반도체 소자의 부분단면도.
도 2A내지 도 2G는 본 발명의 실시예에 따른 금속배선 형성방법을 보여주는 반도체 소자의 부분단면도.
도면의 주요 부분에 대한 부호의 설명
11 : 반도체 기판 12 : 불순물 확산층
13 : 절연막 14 : 감광막
14' : 감광막 패턴 15 : 액상 산화막
16 : 금속배선층 16' : 금속배선
본 발명에 따르면, 반도체 소자의 금속배선 형성방법은 소정영역에 불순물 확산영역이 형성되고, 확산영역의 상부의 소정부분을 제외한 부분에는 절연층이 형성된 반도체 기판을 제공하는 단계; 전면에 감광막을 소정 두께로 증착하는 단계; 금속배선 패턴의 예정영역에 감광막을 남기도록 사진식각법으로 감광막 패턴을 형성하는 단계; 감광막 패턴 사이를 액상 산화막으로 매립하는 단계; 감광막 패턴을 제거하는 단계; 전면에 금속배선층을 소정 두께로 증착하는 단계; 액상산화막층이 노출되도록 화학적 및 기계적 연마법으로 노출면을 연마하는 단계를 포함하는 것을 특징으로 한다.
[실시예]
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.
먼저, 도 2A를 참조하면, 소정 부분에 불순물 확산층(12)을 갖고, 그 상부에는 절연층(13)이 형성된 반도체 기판(11)이 제공된다. 이 불순물 확산층(12)은 후속공정에서 형성될 금속배선과 콘택되는 부분이므로, 그 불순물 확산층(12)의 상부 소정부분에는 절연층이 제거된 콘택홀이 형성되어 있다.
다음으로, 도 2B를 참조하면, 전면에 감광막(14)이 소정 두께로 도포된다. 상기 감광막(14)의 두께는 후속공정에서 형성될 금속배선층의 두께보다 소정두께만큼 두껍게 형성하고, 여기서는 3,000∼10,000Å범위로 형성한다.
다음으로, 도 2C를 참고하면, 도포된 감광막(14)을 노광과 현상하여 감광막 패턴(14')을 형성한다. 상기 감광막 패턴(14')은 감광막을 전면에 도포하고, 감광막을 노광 및 현상하여 금속배선 패턴으로 예정된 부분만이 남도록 불필요한 부분을 제거하고, 남은 부분을 120 내지 250℃의 온도범위에서 1분이상, 보다 정확하게는 150 내지 200℃에서 1분 이상 베이킹하는 공정을 통하여 형성한다.
다음으로, 도 2D와 같이 액상 산화막(15)을 감광막 패턴(14') 사이에 매립한다. 상기 액상 산화막(15)의 높이는 감광막 패턴(14')의 높이보다 낮게 형성하고, 상기 액상 산화막(15)은 H2SiF수용액에 H3BO3를 첨가한 수용액을 분무하여 형성하거나 H2SiF수용액에 H3BO3를 첨가한 수용액에 담그어서 형성할 수 있다. 후자의 방법을 적용하는 경우, 두께 조절을 위하여 담그는 시간을 적절히 조절해야 한다.
액상 산화막(15)의 경화후, 도 2E와 같이, 감광막 패턴(14')을 통상적인 방법으로 제거한다. 지금까지의 공정으로 배선용 금속층이 매립될 콘택홀의 입구는 종래의 방법에 비하여 더 넓어진다.
다음으로, 도 2F에 도시한 것과 같이, 전면에 배선용 금속층(16)을 소정 두께로 증착한다. 상기 금속층(16)의 두께는 매립되는 부분의 높이가 액상 산화막(15) 표면의 높이보다 높게 형성한다. 이 때, 금속층(16)의 증착온도는 300℃이상으로 하는 것이 바람직하다.
다음으로, 2G에 도시한 것처럼, 액상 산화막(15)의 표면이 노출될 때까지 노출된 금속층(16)과 그 하부의 액상산화막(15)을 소정 깊이까지 제거하므로써, 평탄화된 금속배선(16')을 얻게 된다. 상기 액상 산화막(15)의 노출시, 화학적 기계적 연마법을 사용하게 되면, 금속배선의 사이에 이미 절연막이 형성되어 있으므로, 평탄화가 가능해지고, 이에 따라 후속공정의 수행이 원활해지며, 수율이 향상될 수 있다. 한편, 액상 산화막(15)의 노출은 전면식각(Blanket Etching)에 의해서도 가능하다.
이상에서 설명한 바와 같이, 본 발명의 금속배선 형성방법은 반사방지막을 사용하지 않고서도 나칭현상을 방지할 수 있으므로 공정이 간소화되는 효과를 제공하며, 아울러, 금속배선 사이에 절연막이 이미 형성되므로, 후속공정이 간소화되는 효과를 제공하게 된다.
여기에서는 본 발명의 특정 실시예에 대해서 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.
Claims (12)
- 소정영역에 불순물 확산영역이 형성되고, 확산영역의 상부의 소정부분을 제외한 부분에는 절연층이 형성된 반도체 기판을 제공하는 단계; 전면에 감광막을 소정 두께로 증착하는 단계; 금속배선 패턴의 예정영역에 감광막을 남기도록 사진식각법으로 감광막 패턴을 형성하는 단계; 감광막 패턴 사이를 액상 산화막으로 매립하는 단계; 감광막 패턴을 제거하는 단계; 전면에 금속배선층을 소정 두께로 증착하는 단계; 액상산화막층이 노출되도록 노출면을 연마하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서, 상기 감광막 패턴 형성단계는 감광막을 전면에 도포하는 단계; 감광막을 노광 및 현상하여 금속배선 예정영역에만 감광막이 남도록 불필요한 부분을 제거하는 단계; 남은 부분을 소정 온도 및 소정 시간동안 베이킹하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 2 항에 있어서, 상기 베이킹 단계는 120 내지 250℃의 온도범위에서 1분이상 행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서, 상기 감광막의 두께는 금속배선층의 두께보다 소정두께만큼 두껍게 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 4 항에 있어서, 상기 감광막의 두께는 3,000∼10,000Å범위로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서, 상기 액상 산화막은 감광막의 높이보다 낮게 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1 항 또는 제 6 항에 있어서, 상기 액상 산화막은 H2SiF수용액에 H3BO3를 첨가한 수용액을 분무하여 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1 항 또는 제 6 항에 있어서, 상기 액상 산화막은 H2SiF수용액에 H3BO3를 첨가한 수용액에 담그어서 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서, 상기 금속막의 두께는 매립되는 부분의 높이가 액상산화막 표면의 높이보다 높게 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1 항 또는 제 9 항에 있어서, 상기 금속막의 증착온도는 300℃이상인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서, 상기 액상산화막의 노출단계는 화학적 기계적 연마법을 사용하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 1 항에 있어서, 상기 액상산화막의 노출단계는 블랭킷 식각법을 사용하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960047573A KR100214848B1 (ko) | 1996-10-22 | 1996-10-22 | 반도체 소자의 금속배선 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960047573A KR100214848B1 (ko) | 1996-10-22 | 1996-10-22 | 반도체 소자의 금속배선 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980028511A true KR19980028511A (ko) | 1998-07-15 |
| KR100214848B1 KR100214848B1 (ko) | 1999-08-02 |
Family
ID=19478509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960047573A KR100214848B1 (ko) | 1996-10-22 | 1996-10-22 | 반도체 소자의 금속배선 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100214848B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100740968B1 (ko) * | 2005-05-11 | 2007-07-19 | 세이코 엡슨 가부시키가이샤 | 막 패턴의 형성 방법, 막 패턴, 디바이스, 전기 광학 장치,및 전자 기기 |
-
1996
- 1996-10-22 KR KR1019960047573A patent/KR100214848B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100740968B1 (ko) * | 2005-05-11 | 2007-07-19 | 세이코 엡슨 가부시키가이샤 | 막 패턴의 형성 방법, 막 패턴, 디바이스, 전기 광학 장치,및 전자 기기 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100214848B1 (ko) | 1999-08-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7256136B2 (en) | Self-patterning of photo-active dielectric materials for interconnect isolation | |
| US5484747A (en) | Selective metal wiring and plug process | |
| KR0179289B1 (ko) | 금속배선 형성방법 | |
| US6114233A (en) | Dual damascene process using low-dielectric constant materials | |
| US6821896B1 (en) | Method to eliminate via poison effect | |
| KR100214848B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| US6340638B1 (en) | Method for forming a passivation layer on copper conductive elements | |
| KR100515058B1 (ko) | 금속 패턴을 갖는 반도체 소자의 형성방법 | |
| KR100197118B1 (ko) | 반도체 소자의 금속배선막 형성방법 | |
| KR100418920B1 (ko) | 반도체소자의배선형성방법 | |
| KR0171319B1 (ko) | 금속배선의 절연막 형성방법 | |
| KR100296132B1 (ko) | 대머신 방법을 이용한 반도체 소자의 금속배선 형성 방법 | |
| KR100265749B1 (ko) | 반도체 장치의 금속배선 형성방법 | |
| KR20030038521A (ko) | 반도체 장치의 제조 방법 | |
| KR100244713B1 (ko) | 반도체 소자의 제조방법 | |
| KR100447322B1 (ko) | 반도체 소자의 메탈 라인 형성 방법 | |
| KR19980029383A (ko) | 반도체 소자의 제조 방법 | |
| KR100365936B1 (ko) | 반도체소자의비아콘택형성방법 | |
| KR100393966B1 (ko) | 반도체 소자의 이중 다마신 형성방법 | |
| US6319823B1 (en) | Process for forming a borderless via in a semiconductor device | |
| KR100406733B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100262009B1 (ko) | 반도체장치의 제조 방법 | |
| KR100600257B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| KR100241521B1 (ko) | 반도체 소자의 제조 방법 | |
| KR970003718B1 (ko) | 금속배선 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130422 Year of fee payment: 15 |
|
| FPAY | Annual fee payment |
Payment date: 20140421 Year of fee payment: 16 |
|
| LAPS | Lapse due to unpaid annual fee |