KR100241521B1 - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

Info

Publication number
KR100241521B1
KR100241521B1 KR1019970030081A KR19970030081A KR100241521B1 KR 100241521 B1 KR100241521 B1 KR 100241521B1 KR 1019970030081 A KR1019970030081 A KR 1019970030081A KR 19970030081 A KR19970030081 A KR 19970030081A KR 100241521 B1 KR100241521 B1 KR 100241521B1
Authority
KR
South Korea
Prior art keywords
semiconductor device
metal
manufacturing
protective film
metal layer
Prior art date
Application number
KR1019970030081A
Other languages
English (en)
Other versions
KR19990005863A (ko
Inventor
곽노정
진성곤
Original Assignee
김영환
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업주식회사 filed Critical 김영환
Priority to KR1019970030081A priority Critical patent/KR100241521B1/ko
Publication of KR19990005863A publication Critical patent/KR19990005863A/ko
Application granted granted Critical
Publication of KR100241521B1 publication Critical patent/KR100241521B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by physical means, e.g. sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 소자의 보호막 형성 방법에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
반도체 소자 제조의 백-앤드(back-end) 공정 중 메탈 라인(metal line) 증착 및 보호막(passivation layer) 형성 공정에서 고집적 소자일수록 금속 라인 간격이 좁아지게 되어 보호막의 층덮힘이 열악해지고 따라서 내구성 테스트 등에서 많은 소자가 불량을 일으키는 문제점이 발생함.
3. 발명의 해결방법의 요지
메탈 라인과 라인 사이에 산화막 장벽(wall)을 형성하여 메탈을 증착하고 평탄화 과정을 거쳐 보호막을 증착함.
4. 발명의 중요한 용도
반도체 소자의 보호막 형성 공정.

Description

반도체 소자의 제조 방법
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 소자의 보호막을 형성하는 방법에 관한 것이다.
반도체 소자가 고집적화 됨에 따라 256M DRAM급 이상과 같은 소자에 있어서 메탈 라인 형성시 메탈 라인의 간격이 좁아지게 된다. 따라서 반도체 소자 제조 공정 중 백-앤드(back-end) 공정인 보호막 형성 과정에서 보호막의 층덮힘이 열악해져 내구성 테스트 등에서 많은 소자가 불량을 일으키고 있다. 이러한 문제를 해결하기 위해 메탈 라인 스페이싱(metal line spacing)을 증가하거나 단차 비(aspect ratio)를 감소시킬 경우, 메탈 라인의 쉬트 저항(sheet resistance)이 증가하게 되므로 결과적으로 소자의 RC 지연시간(delay time)이 늘어나 속도를 저하시키게 된다. 최근에 개발중인 소자는 메탈 라인간의 스페이스가 점점 줄게 되므로 이러한 문제점은 더욱 심각해 지고 있다.
종래의 방법에 의한 반도체 소자의 보호막 형성 방법을 도 1(a) 내지 도 1(e)에 도시하고 있다.
하부층(11)상의 선택된 영역에 형성된 제 1 금속층(12) 상부에 산화막(13)을 증착하고, 산화막(13)을 패터닝 하여 비아 홀을 형성한다. 기판 전체 구조 상부에 제 2 금속층(15)을 증착한 후 패터닝 하여 메탈 라인을 형성하고, 보호막(16)을 증착 시킨다. 이 때 보호막(16)은 실리콘나이트라이드(SiN)을 사용하여 외부의 충격 내지는 습기등으로 부터 소자를 보호하는 역할을 한다. 그러나 도 1(e)에서 보이는 바와 같이 메탈 라인의 간격이 감소할수록 보호막(16) 내부에 보이드(void)가 발생함을 알수 있다.
따라서 본 발명은 반도체 소자의 보호막 형성 공정에서 보이드 발생을 완전 배제 하고 메탈 라인의 쉬트 저항을 감소시켜 소자의 속도를 향상시키는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법은, 금속패턴이 형성된 반도체 기판 상부에 절연막을 증착하는 단계와, 상기 금속패턴 상부에 증착된 절연막의 일부분을 식각하여 장벽을 형성하는 단계와, 감광막 패턴을 이용하여 상기 금속패턴이 노출되도록 콘택 홀을 형성하는 단계와, 상기 전체 구조 상부에 금속층을 증착한 후, 상기 절연막이 노출 되도록 금속층을 평탄화 하는 단계와, 상기 전체 구조 상부에 보호막을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
도 1(a) 내지 도 1(e)는 종래의 방법에 의한 반도체 소자의 보호막 형성 방법을 설명하기 위한 단면도.
도 2(a) 내지 도 2(f)는 본 발명에 의한 반도체 소자의 보호막 형성 방법을 설명하기 위한 단면도.
* 도면의 주요부분에 대한 부호의 설명
11 및 21 : 하부층(11) 12 및 22 : 제 1 금속층
13 및 23 : 산화막 14, 24A 및 24B : 포토레지스트 패턴
15 및 25 : 제 2 금속층 16 및 26 : 보호막
17 : 보호막내 보이드(void)
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2(a) 내지 도 2(f)는 본 발명에 의한 반도체 소자의 보호막 형성 방법을 설명하기 위한 단면도.이다.
도 2(a)는 하부층(21)상의 선택된 영역에 형성된 제 1 금속층(22) 상부에 산화막(23)을 증착하고 메탈 라인 패턴을 만들기 위해 포토레지스트(24A) 마스크를 실시한 공정을 보여준다. 산화막(23)은 후속 산화막 장벽 형성 과정을 고려하여 종래의 방법보다 두텁게 형성한다.
도 2(b)와 같이 하여 산화막(23)을 식각하여 메탈 라인이 형성될 부위와 그렇지 않을 부위 사이에 산화막 장벽이 형성되도록 한 후, 산화막 장벽을 다시 포토레지스트(24B)로 덮어 마스킹 한다. 이 때 산화막 장벽의 높이와 폭 조절에 의해 메탈 라인의 폭과 높이를 충분히 확장할 수 있다
도 2(c)는 산화막 장벽이 형성된 산화막(23)을 건식 식각하여 제 1 금속층(22)이 노출 되도록 비아 콘택을 형성함을 나타낸다. 비아 콘택 홀은 메탈의 층덮힘을 양호하게 하기 위해 70 내지 89도 의 각도 범위에서 슬로프(slope) 식각으로 형성한다.
도 2(d)는 상기 비아 콘택을 포함하는 기판 전체 구조 상부에 제 2 금속층(25)을 증착하는 공정으로, 산화막 장벽을 모두 덮을 정도로 충분히 두텁게 형성한다. 제 2 금속층(25)은 타이타늄, 알루미늄 및 타이타늄나이트라이드 중 어느 하나를 물리기상증착 방법으로 증착하거나, 텅스텐을 화학기상증착 방법으로 약 5000 Å 내지 20000 Å 두께로 형성한다. 특히 알루미늄을 사용할 때 하부층은 Ti, TiN, Ti/TiN 및 Ti/TiN/Ti 중 어느 하나를 사용하여 0 ℃ 내지 550 ℃의 온도 범위에 증착함을 특징으로 한다.
도 2(e)는 충분히 두텁게 증착된 제 2 금속층(25)을 금속 CMP 장비를 이용하여 하부의 산화막 장벽이 드러나도록 폴리싱(polishing)을 실시하여 메탈 라인을 형성한 것을 나타낸다. 이렇게 함으로써 메탈 라인과 라인 사이는 절연이 이루어 지게 되며, 별도의 마스크 작업이나 식각 작업없이 진행되어 식각 과정 후에 문제가 되는 식각 잔류물(residue)이나 메탈 브릿지(bridge) 등의 문제가 해결된다.
이 후의 보호막(26) 형성 공정은 평판 상태에서의 공정이므로 보이드의 발생없이 원하는 두께로 도 2(f)와 같이 완료한다. 보호막(26)은 실리콘 계열의 나이트라이드, USG, 옥시나이트라이드 및 BPSG 등을 사용하여 500 Å 내지 10000 Å의 두께로 형성한다. 따라서 종래의 보호막 제약에 의해 제한되었던 메탈 라인의 높이와 넓이가 충분한 마진(margin)을 가지게 되므로 쉬트 저항을 감소시켜 소자의 속도를 향상 시킬 수 있다.
상술한 바와 같이 본 발명에 의하면, 공정의 단순화와 함께 보호막 증착시 보이드 발생을 완전 배제할 수 있어, 제한 없이 메탈 라인 형성함으로써 쉬트 저항을 감소시켜 소자의 속도 향상을 기대할 수 있다.

Claims (9)

  1. 금속패턴이 형성된 반도체 기판 상부에 절연막을 증착하는 단계와,
    상기 금속패턴 상부에 증착된 절연막의 일부분을 식각하여 장벽을 형성하는 단계와,
    감광막 패턴을 이용하여 상기 금속패턴이 노출되도록 콘택 홀을 형성하는 단계와,
    상기 전체 구조 상부에 금속층을 증착한 후, 상기 절연막이 노출 되도록 금속층을 평탄화 하는 단계와,
    상기 전체 구조 상부에 보호막을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1항에 있어서,
    상기 콘택 홀은 메탈의 층덮힘을 양호하게 하기위해 70 내지 89도의 각도 범위에서 슬로프 식각을 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1항에 있어서,
    상기 금속층은 타이타늄, 알루미늄 및 타이타늄나이트라이드 중 어느 하나를 물리기상증착 방법으로 증착하는 것을 특징으로하는 반도체 소자의 제조 방법.
  4. 제 1항에 있어서,
    상기 금속층은 텅스텐을 화학기상증착 방법으로 증착하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 1항에 있어서,
    상기 금속층의 평탄화 공정은 하부의 절연막 장벽이 드러나도록 폴리싱을 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 1항에 있어서,
    상기 보호막의 형성은 실리콘 계열의 나이드라이드, USG, 옥시나이트라이드 및 BPSG 중 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 1항에 있어서,
    상기 보호막은 500 Å 내지 10000 Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 3항에 있어서,
    상기 알루미늄을 이용한 금속층의 증착은 타이타늄, 타이타늄나이트라이드, 타이타늄/타이타늄나이트라이드 및 타이타늄/타이타늄나이트라이드/타이타늄 중 어느 하나로 형성된 하부층을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제 3항에 있어서,
    상기 알루미늄을 이용한 금속층의 증착은 0 ℃ 내지 550 ℃의 온도 범위에서 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
KR1019970030081A 1997-06-30 1997-06-30 반도체 소자의 제조 방법 KR100241521B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970030081A KR100241521B1 (ko) 1997-06-30 1997-06-30 반도체 소자의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970030081A KR100241521B1 (ko) 1997-06-30 1997-06-30 반도체 소자의 제조 방법

Publications (2)

Publication Number Publication Date
KR19990005863A KR19990005863A (ko) 1999-01-25
KR100241521B1 true KR100241521B1 (ko) 2000-02-01

Family

ID=19512886

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970030081A KR100241521B1 (ko) 1997-06-30 1997-06-30 반도체 소자의 제조 방법

Country Status (1)

Country Link
KR (1) KR100241521B1 (ko)

Also Published As

Publication number Publication date
KR19990005863A (ko) 1999-01-25

Similar Documents

Publication Publication Date Title
US5604156A (en) Wire forming method for semiconductor device
KR100278657B1 (ko) 반도체장치의금속배선구조및그제조방법
US6309955B1 (en) Method for using a CVD organic barc as a hard mask during via etch
US6143641A (en) Structure and method for controlling copper diffusion and for utilizing low K materials for copper interconnects in integrated circuit structures
JPH079934B2 (ja) 半導体デバイスの製造方法
KR20010024293A (ko) 반사를 방지하는 식각 정지층을 포함한 반도체 디바이스형성공정
US6501180B1 (en) Structure and method for controlling copper diffusion and for utilizing low K materials for copper interconnects in integrated circuit structures
KR100632115B1 (ko) 반도체 소자의 금속 배선 형성 방법
US7371678B2 (en) Semiconductor device with a metal line and method of forming the same
US20190006299A1 (en) Method to improve cmp scratch resistance for non planar surfaces
KR100241521B1 (ko) 반도체 소자의 제조 방법
JP2003124309A (ja) 銅デュアルダマシンプロセスにおけるビア及びトレンチの製造方法
US7482692B2 (en) Tungsten plug structure of semiconductor device and method for forming the same
US6165895A (en) Fabrication method of an interconnect
US6340638B1 (en) Method for forming a passivation layer on copper conductive elements
JPH06112265A (ja) 半導体装置のボンディングパッド構造およびその形成方法
KR101113768B1 (ko) 듀얼 다마신 공정을 이용하는 반도체 소자의 제조 방법
KR100296132B1 (ko) 대머신 방법을 이용한 반도체 소자의 금속배선 형성 방법
KR100214848B1 (ko) 반도체 소자의 금속배선 형성방법
KR100349346B1 (ko) 반도체장치의 배선패턴 형성방법
KR100418920B1 (ko) 반도체소자의배선형성방법
KR0161458B1 (ko) 반도체장치의 층간절연막 평탄화 방법
KR100571674B1 (ko) 반도체 소자의 층간 절연막을 형성하는 방법
KR100571408B1 (ko) 반도체 소자의 듀얼 다마신 배선 제조 방법
KR100324020B1 (ko) 반도체소자의금속배선형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20071025

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee