KR20010024293A - 반사를 방지하는 식각 정지층을 포함한 반도체 디바이스형성공정 - Google Patents

반사를 방지하는 식각 정지층을 포함한 반도체 디바이스형성공정 Download PDF

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KR20010024293A
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토토라노 제이. 빈센트
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Abstract

메탈-옥사이드-반도체(MOS) 트랜지스터(14)와 같은 극소전자 디바이스는 기판 상에 형성된다. 상기 디바이스를 위한 텅스텐 상감 상호접속부는 중량의 약 40%에서 50%에 이르는 높은 실리콘 함량을 가진 실리콘 나이트라이드, 실리콘 옥시나이트라이드 또는 실리콘 옥심으로 된 식각 정지층을 이용하여 형성된다. 식각 정지층은 실리콘 다이옥사이드, 테트라에틸오쏘실리케이트(TEOS) 글래스, 포스포실리케이트 글래스(PSG) 그리고 보로포스포실리케이트 글래스(BPSG)와 같은 상부 절연층에 비해 높은 식각 선택도를 가진다. 상기 식각 정지층은 또한 높은굴절률을 가지고 있고 반사를 방지하므로 포토리쏘그래픽 이미징 동안 임계 치수 제어를 개선할 수 있다.

Description

반사를 방지하는 식각 정지층을 포함한 반도체 디바이스 형성공정{PROCESS FOR FABRICATING SEMICONDUCTOR DEVICE INCLUDING ANTIREFLECTIVE ETCH STOP LAYER}
반도체 집적회로는 원하는 기능을 제공하기 위해서 서로 연결되어져야만 하는 다수의 독립적인 트랜지스터들과, 그외의 극소전자 디바이스들을 포함한다. 당 업계에서는 상호접속(interconnection)의 다양한 기술들이 개발되어져 왔다.
텅스텐 상감법은 집적회로의 극소전자 디바이스들 상부에 예를들어 실리콘 옥사이드 같은 절연층을 형성하는 것을 포함하는 공정이다. 포토레지스트(photoresist) 층은 절연층 상부에 형성되고, 원하는 상호접속부들에 따른 영역들에서 그 포토레지스트 층을 관통하는 홀들을 가지는 마스크를 형성하기위해 포토리쏘그래피(photolithography)로 노출되고 현상된다.
상기 절연층은 상기 마스크상의 홀들을 통해 상기 절연층을 관통하여 디바이스들의 상호접속부 영역들(소스, 드레인, 금속화 부분 등)에 이르는 홀들을 형성하기위해 리액티브(reactive) 이온식각(RIE)으로 식각된다. 상기 홀들은 국부적 상호접속부들, 자기정렬 콘택들, 수직 상호접속부들(비아들) 등을 형성하기 위해서 상기 상호접속부 영역들을 저항접속(ohmically contact)하는 텅스텐으로 채워진다.
상기 절연층의 식각은 일반적으로 옥타플로오로부텐(C4F8) 식각물질로 실행되는데, 이는 또한 실리콘에 대한 높은 식각비를 가지고 있다. 이러한 이유로, 식각물질이 하부 상호접속부 영역들의 실리콘에 작용하지 못하게 하면서 상기 식각을 실행할 수 있도록 해주는 기법이 반드시 제공되어야 한다.
그러한 기법은 예를 들어 실리콘 나이트라이드 또는 실리콘 옥사이드의 식각 정지층을 절연층 바로 밑에 형성하고, 식각을 두 단계로 실행하는 것을 포함한다. 제 1단계는 상기 절연층을 통한 상기 옥타플로오로부텐 식각이다. 상기 옥타플로오로부텐 식각은 상기 식각 정지층에 대해 비교적 낮은 식각비를 가지므로 상기 식각정지층에서 끝난다. 그 다음, 제 2RIE 식각은 플로오로메탄(CH3F)을 이용하여 실시되는데, 이는 상기 절연층의 홀들을 통해 노출되는 상기 식각 정지층의 소정 영역들을 통해 디바이스의 상호접속부 영역들이 드러나도록 홀들을 형성한다. 이는 플로오로메탄이 식각 정지층에 대해서는 높은 식각비를 가지고 있지만 실리콘 옥사이드에 대해서는 낮은 식각비를 가지고 있으므로 가능하다.
상기 구조는 디바이스들의 상호접속부 영역들의 전도성을 향상시키기위한 실리사이드 기술을 적용하는데 용이하게 사용될 수 있다. 실리사이딩은 저항과 정전용량이 줄어들도록 한 전기적 상호접속들이 만들어지도록 하는 형성기법이다.
상기 실리사이드 공정은 실리콘 상호접속부 영역(소스 또는 드레인 확산영역) 또는 저항접속이 만들어지는 폴리실리콘 게이트 상에 텅스텐, 티타늄, 탄탈륨, 몰리브덴 등과 같은 불화(refractory)금속 실리사이드 물질층을 형성한 후, 상기 실리사이드 물질과 하부 실리콘 물질을 고농도로 도핑된 실리콘이나 폴리실리콘보다 훨씬 낮은 저항을 가지는 실리사이드 표면 층을 형성하기위해 반응시키는 것을 포함한다. 폴리실리콘 게이트 상에 형성된 실리사이드 표면층은 "폴리사이드(polycide)"라 불리고, 여기서 자기정렬 공정을 이용하여 실리콘 상에 형성된 실리사이드 표면층은 "살리사이드(salicide)"라 불린다. 리액티브 이온식각과 일반적인 식각 정지층을 이용한 반도체 집적회로들의 형성에서 풀리지 않고 남아있는 문제는 비교적 낮은 선택도이다. 이는 실리콘 옥사이드 절연층이 식각되는 비율에 대한 식각 정지층이 식각되는 비율로 설명한다. 일반적인 식각 정지 물질들은 비교적 낮은 8:1 정도의 선택도들을 가지는데, 이는 식각공정을 정밀하게 끝내는 것을 어렵게 만든다.
만약 옥타플로오로부텐 식각이 너무 일찍 끝나면, 상기 실리콘 옥사이드 절연층은 완전하게 관통되도록 식각되지 않을 것이다. 이러한 측면에서, 상기 절연 물질을 완전히 관통하는 수직홀의 형성을 확실히 하기위해서 일반적으로 과다식각의 실행이 필요하다. 만일 식각이 너무 늦게 끝나면, 상기 식각 정지층이 관통되도록 식각되어 원하지않는 식각에의해 하부 실리콘층의 일부가 손상을 입을 수 있다.
본 발명은 일반적으로 극소전자(microelectronic) 집적회로 기술, 특히 반사를 방지하는 식각 정지층(Antireflective etch stop layer)을 포함한 반도체 디바이스 형성공정에 관한 것이다.
도 1a 내지 도 1j는 본 발명에 따른 국부 상호접속부를 포함하는 반도체 디바이스의 형성과정 단계들을 도시한 단순화된 단면도이다.
도 2는 본 발명을 실시하기위한 플라즈마 화학 기상 증착(PECVD) 장비를 도시한 단순화된 다이어그램이다.
도 3a 내지 도 3e는 도 1a 내지 도 1j와 유사하지만, 자기정렬 콘택을 포함한 디바이스의 형성을 도시한다.
도 4는 일반적인 수직 상호접속부 배치를 도시한 다이어그램이다.
도 5는 도 4와 비슷하지만, 경계 없는 수직 상호접속부 배치를 도시한다.
도 6a 내지 도 6b는 식각 정지층을 사용하지 않은경우 상호접속부의 어긋난 정렬로 인한 해로운 영향을 도시한다.
도 7a 내지 도 7c는 본 발명에 따른 식각 정지층을 이용한 경계 없는 수직 상호접속부의 형성을 도시한다.
본 발명은 텅스텐 상감 상호접속부들을 형성하기 위해 리엑티브(reactive) 이온 식각과 식각 정지층의 조합을 이용한 반도체 디바이스의 형성에 의해 종래 기술의 단점들을 극복한다. 상기 식각 정지층은 중량의 약 40%에서 50%에 이르는 높은 실리콘 함량을 가진 실리콘 나이트라이드, 실리콘 옥시나이트라이드 또는 실리콘 옥심으로 형성된다. 상기 식각 정지층은 실리콘 다이옥사이드와 같은 상부 절연체 물질들에 비해 높은 식각 선택비를 가진다. 상기 식각 정지층은 또한 높은 굴절률을 가지며, 비반사 적이다. 그로인해 포토리쏘그래픽 이미징 동안 임계치수 제어를 개선한다.
좀더 구체적으로, 본 발명에 따른 반도체 구조는 반도체 기판, 상기 반도체 기판 상에 형성되는 반도체 디바이스 그리고 상기 기판과 디바이스의 표면 상에 형성되는 실리콘 나이트라이드, 실리콘 옥시나이트라이드와 실리콘 옥심으로 구성된 그룹에서 선택된 물질로 된 식각 정지층을 포함한다. 상기 식각 정지층은 중량의 약 40%에서 50%에 이르는 높은 실리콘 함량을 가진다.
상기 디바이스는 상호접속부 영역을 가진다. 상기 구조는 상기 식각 정지층의 상부에 형성된 절연층과, 상기 상호접속부 영역과 정렬되게 상기 절연층을 통해 식각 정지층에 이르도록 형성된 제 1홀 그리고, 상기 식각 정지층을 통해 상기 상호접속부 영역에 이르도록 형성된 제 2홀을 더 포함한다. 상호접속부를 형성하기위하여 상기 제 1홀 및 제 2홀을 도전성 물질로 채우고 상기 상호접속부 영역과 저항접속한다.
하기의 자세한 설명과 비슷한 부분들은 동일한 숫자로 표기한 첨부 도면들을 이용하면, 본 발명의 이러한 그리고 다른 점들과 이점들은 당 업계에서 연륜이 있는 당 업자에게 명백해진다.
도 1a 내지 도 1j는 본 발명에 따른 반도체 디바이스의 형성과정을 도시한 단순화된 단면도이다. 상기 디바이스의 자세한 구성은 본 발명에서 특별히 다루는 문제가 아니므로, 단지 본 발명을 이해하는데 필요한 구성 성분들만이 설명되고 예시될 것이다.
도 1a에서 보인 바와 같이, 반도체 구조(10)는 실리콘 또는 다른 반도체 기판(12)을 포함한다. 메탈-옥사이드-반도체(MOS) 트랜지스터(14)와 같은 극소전자 디바이스는 기판(12a) 상에 형성되고, 소스(14a), 드레인(14b), 게이트 옥사이드 층(14c) 그리고, 상기 게이트 옥사이드 층(14c) 하부의 채널(14d)을 포함한다. 폴리실리콘 게이트(14e)는 상기 게이트 옥사이드 층(14c)의 상부에 형성된다. 사이드월 스페이서들(sidewall spacers)(14f)은 상기 게이트(14e)의 마주보는 양끝에 형성된다. 상기 트랜지스터(14)는 필드 옥사이드 영역들(16)에 의해 다른 디바이스들과 물리적, 전기적으로 격리되어 있다.
상기 트랜지스터(14)의 자세한 구조와 작용은 본 발명에서 특별히 다루는 문제가 아니므로 자세히 설명하지 않을 것이다. 그리고, 상기 트랜지스터(14)의 개별 구성요소들을 가리키는 참조 번호는 본 발명의 이해를 위해 필요하지 않다면 혼잡함을 피하기 위해 나머지 도면들에서 생략할 것이다.
도 1a는 본 발명에 따른 공정의 초기 단계들을 도시하는데, 이는 기판(12)을 제공하는 것과 상기 기판(12)의 표면(12a) 상에 상기 트랜지스터(14)와 같은 반도체 디바이스들을 형성하는 것으로 이루어진다.
도 1b는 전기적 도전율을 증가시키기 위해서, 실리사이드 기법을 사용한 상기 트랜지스터(14)에 대한 상호접속부 형성방법을 보인다. 상기 공정은 텅스텐, 티타늄, 탄탈륨, 몰리브텐들과 같은 내화성 금속 실리사이드 물질의 층 형성을 포함한다. 상기 소스(14a), 드레인(14b)과 게이트(14e) 상에 저항접속이 만들어 진 후, 실리사이드 소스 상호접속부 영역(18a), 드레인 상호접속부 영역(18b) 그리고 게이트 상호접속부 영역(18c)을 형성하기 위해서 상기 실리사이드 물질과 하부 실리콘 물질을 반응시킨다.
도 1c는 본 발명에 따라 상기 기판(12)과 트랜지스터(14)의 표면 상부에 실리콘 나이트라이드(Si3N4:H), 실리콘 옥시나이트라이드(SiON:H) 또는 실리콘 옥심(SiNO:H)의 식각 정지층(20)을 형성하는 방법을 도시한다. 상기 식의 "H"는 그 층(20)이 잔류량 만큼의 수소를 포함하고 있다는 것을 나타낸다.
도 2에 도시된 바와 같이, 상기 식각 정지층 형성을 위한 PECVD 반응 챔버(chamber)(22)는 콘테이너(24)를 구비한다. 전기적으로 접지된 서셉터 (susceptor)(26)는 상기 콘테이너(24) 내부에 매달려 있다. 형성된 반도체 구조들(10) 상에 하나 이상의 다이들(dies)을 포함하는 실리콘 웨이퍼(30)는 서셉터(26) 상에서 지지된다. 리프트 핀들(lift pins)(28)은 상기 서셉터(26) 상에 웨이퍼(30)를 두기위해 제공된다. 상기 웨이퍼(30)는 램프(32)에 의해 약 400℃의 온도로 가열된다.
당 업계에서 샤워 헤드(shower head)(34)로 알려진 가스 방출 노즐은 상기 콘테이너(24) 내부, 웨이퍼(30) 상부에 장착된다. 실리콘 옥시나이트라이드 층(20)을 형성하기 위해 사용되는 가스 혼합물(36)은 후미 도관(inlet conduit)(38)을 통해 상기 샤워 헤드(34)에 주입되고, 구멍들(orifices)(34a)을 통해 상기 웨이퍼(30)를 향해 밑으로 방출된다. 상기 가스(36)는 실란(SiH4), 나이트로스 옥사이드(N2O)와 나이트로겐(N2)을 포함하는 것이 바람직하다.
방사 주파수(RF) 전력은 전력 리드(lead)(40)를 통해 상기 샤워 헤드(34)에 가해진다. 블로커 판(34b)은 상기 가스가 상부로 빠져나가는 것을 방지하기 위해서 상기 샤워 헤드(34)의 상부 끝단에 마련된다.
상기 샤워 헤드(34)에 공급되는 RF 전력은 상기 샤워 헤드(34)와 접지된 서셉터(26) 사이에 교류의 전계를 형성하고, 이는 그 사이의 가스(36)에 글로우(glow)나 플라즈마(plasma) 방전을 발생시킨다. 상기 플라즈마 방전은 상기 식각 정지층(20)을 지정된 온도 이상에서 형성하는 것을 가능하게 한다.
상기 PECVD 증착 파라메터들은, 실리콘 함량이 많은 층으로, 좀더 구체적으로 중량에 대해 약 40% 에서 50% 정도의 실리콘 함량을 가지도록 식각 정지층(20)을 형성하기 위해서 본 발명에 따라 선택된다. 이는 나이트로겐에 비해 고밀도의 실란을 상기 가스(36)로 제공함으로써 달성된다. 일반적인 PECVD 챔버들에서 가능한 구체적인 PECVD 파라메터들은 하기에 소개할 것이다.
이제 도 1d를 참조하면, 상기 공정의 그 다음 순서는 상기 식각 정지층(20) 상부에 절연층(42')을 형성하는 것이다. 상기 절연층(42')은 실리콘 다이옥사이드로 형성되는 것이 바람직 하지만, 테트라에틸오쏘실리케이트(TEOS) 글래스, 포스포실리케이트 글래스(PSG) 그리고 보로포스포실리케이트 글래스(BPSG)를 포함한 적당한 다른 물질들로도 형성될 수 있다. 상기 절연층(42')은 도 1e에 도시한 바와 같이 평탄화 된다. 상기 평탄화는 화학적기계적 연마를 이용하는 것이 바람직하며 42와 같이 재설계 된다.
나머지 단계들은 메모리(10)를 위한 텅스텐 상감 국부 상호접속부의 형성으로 귀착된다. 도시한 예제에서, 상기 게이트(14e)를 각각 실리사이드 상호접속부 영역들(18c, 18b)을 통해서 상기 트랜지스터(14)의 드레인(14b)과 연결하는 국부 상호접속부가 형성된다. 그러나, 본 발명은 그렇게 제한적인 것이 아니며, 어떠한 적절한 종류의 상호접속부를 형성하기 위해서도 사용될 수 있다.
도 1f에서, 포토레지스트 층(44)은 상기 절연층(42) 상에 형성되고, 포토리쏘그래피를 통해 패터닝된다. 그래서 실리사이드 상호접속부 영역들(18b, 18c)에 걸친 홀(44a)이 형성된다. 도 1g와 도 1h에서, 홀들은 상기 절연층(42)과 식각 정지층(20)을 통해 상호접속부 영역들(18b, 18c)에 이르도록 식각되는데, 두 번의 리액티브 이온 식각(RIE) 공정을 이용하는 것이 바람직하다.
도 1g에서, RIE 식각은 옥타플로오로부텐(C4F8)이나 상기 절연층(42)에 대해 높은 식각 선택비를 가지고, 식각 정지층(20)에 대해 낮은 식각 선택비를 가지는 다른 적당한 식각물질(etchant)을 이용하여 수행한다. 이로인해 수직 홀(42a)의 구조가 생긴다. 이 구조는 상호접속부 영역들(18b, 18c)의 위치에 따른 정렬에서, 상기 포토레지스트 층(44)의 홀(44a)에서 시작하여 절연층(42)을 지나 상기 식각 정지층(20)에 이른다.
도 1h에서, 상기 포토레지스트 층(44)은 벗겨져 제거되고, 제 2RIE 식각은 플로오로메탄(CH3F) 또는 식각 정지층(20)에 대해 높은 식각 선택비를 가지고, 절연층(20)에 대해 낮은 식각 선택비를 가지는 다른 적당한 식각물질(etchant)을 이용하여 수행한다. 이로인해 상기 식각 정지층(20)을 통해 홀(20a)의 구조가 생긴다. 상기 홀(20a)은 상기 절연층(42)을 통한 홀(42a)의 확장이고, 상호접속부 영역들(18b,18c)에서 끝난다.
도 1i에서, 텅스텐(50)은 상기 도 1h의 구조 상에 증착된다. 상기 텅스텐(50)은 상기 홀들(42a, 20a)을 상기 절연층(42)과 식각 정지층(20)을 통해 채우며 상기 상호접속부 영역들(18b,18c)과 저항접속한다. 또한, 상기 텅스텐(50)은 50a에서 가리키는 바와 같이 절연층(42)의 상부에서 형성된다.
도 1j에서, 상기 절연층(42)에서 텅스텐(52a)을 제거하기 위해서, 상기 구조의 상부는 평탄화되는데, 화학적 기계적 연마를 이용하는 것이 바람직하다. 이로인해 상기 절연층(42)과 식각 정지층(20)에서 텅스텐 상감으로 형성된 국부 상호접속부(50')가 생긴다. 상기 국부 상호접속부(50')는 상기 트랜지스터(14)의 게이트(14e)와 드레인(14b)을 각각의 실리사이드 상호접속부 영역들(18c,18b)을 통해 상호 연결한다.
본 발명에 따라 형성된 식각 정지층(20)은 중량의 약 40%에서 50%에 달하는 높은 실리콘 함유량을 가지며 이 범위의 중간 근처에서 최상의 값을 가진다. 본 발명자들은 이런 레벨의 실리콘 함유량이 종래 기술에 사용된 일반적인 식각 정지층에 비해 본 식각 정지층의 선택도를 실질적으로 높인다는 것을 발견했다. 본 발명에서는 종래 기술에서 8:1인 선택도에 대해 30:1 이상의 선택도를 달성했다.
추가적으로, 상기 발명자들은 본 식각 정지층이 1.2에서 2.7의 범위에서 높은 굴절률을 가지며, 그 범위의 중간 근처에서 최상의 값을 가진다는 것을 발견했다. 이는 본 식각 정지층의 불투명도를 종래 기술의 물질들 이상으로 증가시키며, 반사방지 특성을 가지는 본 식각 정지층(20)을 제공한다.
좀더 구체적으로, 이미징 공정중 포토리쏘그래픽 이미징의 빛에 대해 수직이 되지 않는 극소전자공학 디바이스 형상의 내부적 반사는 임계치수 제어(리쏘그래피에 의해 형성된 형상의 치수 공차)를 악화시킬 수 있다. 그 자체에서 반사를 발생시키는 일반적인 식각 정지층들은 비록 상기 설명한 상호접속부 식각 단계들에서 의도된 기능을 수행하지만, 해상도와 임계 치수 제어에 있어 불리하다.
상기 제시된 식각 정지층은 종래 식각 정지층 물질 이상으로 식각 선택도를 증가시킬뿐만 아니라 반사를 방지한다. 그래서, 상기 본 발명은 종래 기술에 비해 이중의 개선점을 제공한다.
도 2에 도시한 것과 같은 PECVD 반응기(reactor)에서 실리콘 옥심 식각 정지층 형성을 위한 공정 조건의 바람직한 예제들은 다음에서 설명될 것이다. 예제 Ⅰ에서 반응기는 캘리포니아, 산타클라라(Santa Clara)의 어플라이드 메트리얼즈 코퍼레이션(Applied Materials Corporation)에서 시판되는 AMT5000 모델이다. 예제 Ⅱ에서 반응기는 캘리포니아, 산 호세(San Jose)의 노벨러스 시스템즈 인코퍼레이티드(Novellus Systems, Inc.)에서 시판되는 노벨레스 컨셉트 Ⅰ시스템(Novellus Concept Ⅰ System) 모델이다.
이러한 조건들은 모범적인 예로써 이해되어야 하며, 다른 모델과 형태의 반응기에서 이러한 층들을 형성하기 위한 조건들은 실제로 다를 수 있다. 실리콘 옥시나이트라이드와 실리콘 나이트라이드의 식각 정지층 형성을 위한 공정 조건들 또한 실질적으로 다를 수 있다.
예제 Ⅰ(어플라이드 메트리얼즈 AMT5000)
상기 식각 정지층(20)은 다음의 조건들에 의해 형성되고, 이들 모두는 다음에 열거되는 값들에서 약 ±10% 변한다.
실란 (SiH4) 유량비 : 115 sccm
나이트로겐 (N2) 유량비 : 550 sccm
나이트로스 옥사이드 (N20) 유량비 : 41 sccm
압력 : 3.5 torr
RF 전력 : 325 watts
온도 : 400℃
공정 시간 : 10 초 (800 Å 두께에서)
샤워 헤드(34)와 웨이퍼(30) 표면과의 간격 (도 2의 S) : 360 mils (9.14㎜)
층 두께 : 800 Å
예제 Ⅱ(노벨로스 컨셉트 Ⅰ시스템)
상기 식각 정지층(20)은 다음의 조건들에 의해 형성되고, 이들 모두는 다음에 열거되는 값들에서 약 ±10% 변한다.
실란 (SiH4) 유량비 : 287 sccm
나이트로겐 (N2) 유량비 : 4000 sccm
나이트로스 옥사이드 (N20) 유량비 : 160 sccm
압력 : 3.0 torr
RF 전력 : 250 watts (HF), 210 watts (LF)
온도 : 400℃
공정 시간 : 5.5 초
침투시간(soaktime)(온도 램프-업 시간) : 30 초
샤워 헤드(34)와 웨이퍼(30) 표면과의 간격 (도 2의 S) : 550 mils (13.97㎜)
층 두께 : 800 Å
비록 도 1a 내지 도 1j는 국부 상호접속부의 형성을 도시하지만, 상기 발명은 그렇게 제한적이지 않다. 본 발명에 따른 식각 정지층은 다음에 설명할 것들과 같은 다른 종류의 상호접속부들을 형성하는데 사용될 수 있다.
도 3a 내지 도 3e는 본 발명에 따른 자기정렬 콘택(SAC)의 형성 방법을 도시한다. 이 예제에서, 실리사이드 상호접속부 영역(18b)과 저항접속하는 SAC가 형성될 것이다. 상기 실리사이드 상호접속부 영역(18b)은 상부로 부터 외부의 상호접속을 위해 측면에서 이격된 트랜지스터들(14)의 공통 드레인(14b) 상부에 위치한다.
도 3a에서, 제 1식각 정지층(52)은 상기 트랜지스터(14)의 게이트들(14e) 상의 실리사이드 상호접속부 영역들(18c) 상부에 선택적으로 형성된다. 그 다음, 제 2식각 정지층(54)이 상기 제 1 식각 정지층(52)과 상기 트랜지스터(14)의 드러난 부분들 상에 형성된다. 상기 제 1식각 정지층(52)의 목적은 상기 공통 드레인(14b)에서 보다 게이트들(14e) 상부의 전체 식각 정지층의 두께를 두껍게 만들기 위해서이다.
도 3b에 도시한 바와 같이, 절연층(56)과 포토레지스트 층(58)은 상기 구조 상부에 형성된다. 상기 포토레지스트 층(58)은 홀(58a)을 만들기 위해서 포토리쏘그래픽하게 상이 만들어지고 현상되며, 하부 절연층(56)은 상기 도 1a 내지 도 1j를 참조하여 상기 설명한 바와 같은 방법으로 홀(56a)을 형성하기 위해서 옥타플로오로부텐을 사용하여 상기 식각 정지층(54)에 이르기 까지 식각된다. 상기 홀들(56a,58a)은 상기 공통 드레인(14b)과 상기 트랜지스터(14) 게이트들(14e)의 인접한 부분들 상에 위치한다.
도 3c의 단계에서, 상기 식각 정지층(54)은 드레인(14b) 상의 실리사이드 상호접속부 영역(18b)에 이르기까지 밑으로 확장되는 홀(54a)을 형성하기 위해서 플로오로메탄으로 식각된다. 비록 상기 게이트들(14e) 상에 형성된 층(54)의 부분들은 부분적으로 식각되어 제거되지만, 상기 게이트들(14e)은 식각 정지층들(52,54)의 결합된 두께가 그러한 영역들보다 크기 때문에 보호된다.
상기 식각은 하부 상호접속부 영역(18b)이 드러나도록 드레인(14b) 상부에 있는 층(54)의 일부를 식각하여 제거하도록 일정 시간동안 수행되지만, 불충분한 식각 정지 물질은 상기 게이트들(14e)을 드러내기 위해 상기 게이트들(14e)의 상부영역에서 제거된다. 이러한 방식에서, 상기 홀(54a)은 어떠한 패터닝 단계들도 요구하지 않고 자기정렬 방식으로 형성된다.
도 3d에서, 텅스텐(60)은 상기 홀들(54a, 56a, 58a)을 채우기 위해 상기 구조의 상부에 형성되고, 실리사이드 상호접속부 영역(18b)과 저항접속한다. 그리고, 도 3e에서, 상기 구조는 상부 텅스텐 영역(60a)을 제거하기 위해서 평탄화되고, 드레인(18b)의 외부 상호접속을 위해 자기정렬 콘택(60')을 만든다.
본 발명은 또한 매립된 금속화 라인들과의 외부 상호접속을 위한 수직 상호접속부들(비아들(vias)) 형성을 위해 적용하는데 이점이 있을 수 있다. 도 4는 확장된 상호접속부 영역(62a)과 함께 형성되는 일반적인 금속화 라인(알루미늄 등)을 도시한다. 상기 라인(62)에 대한 상호접속은 상부 절연층들을 통해 밑으로 확장된 비아들에 의해 만들어진다. 상기 비아들은 RIE를 이용한 식각 홀들에 의해 형성되고, 상기 홀들은 텅스텐이나 앞서 설명된 것과 같은 적당한 다른 금속으로 채워진다.
상기 확장된 영역(62a)은 상호접속 비아 형성에서 어긋난 정렬을 수용하기위해서 제공된다. 이러한 경우는 64'에서 파선으로 나타낸 의도되는 중앙 위치로부터의 어긋난 배열 때문에 파생된 비아 홀(64)를 포함하는 것으로써 도 4에 도시되었다.
도 5는 어긋나게 정렬된 비아를 수용할 수 있는 확장된 영역이 형성되지 않은 "경계없는" 금속화 라인(66)을 도시한다. 도시한 바와 같이, 비아 홀(68)은 의도되는 위치(68')로부터 파생되면서 상기 라인(66)에 어긋나게 정렬되어 형성된다. 금속으로 홀(68)을 채우는 것으로써 형성된 비아는 상기 비아가 상기 라인(66)과 저항접속을 만들기 때문에 제기능을 하지만 그 교차영역 부분에서 만이다.
도 6a와 도 6b는 도 5에 도시한 경계없는 라인(66)의 어긋나게 정렬된 비아 때문에 반도체 구조가 손상되는 것을 도시한다. 도면들에서, 라인(66)은 반도체 기판(70) 상에 형성되고, 절연층(72)은 상기 기판(70)과 라인(66)의 표면 상부에 형성된다. 포토레지스트 층(74)은 상기 절연층(72) 상부에 형성되고 비아를 위한 홀(74a)을 가지도록 패터닝된다. 상기 홀(74a)은 도 5에 도시한 바와 같은 방식으로 상기 라인(66)에 어긋나게 정렬된다.
도 6b에서, 상기 절연층(72)은 옥타플로오로부텐으로 상기 비아 홀(68)에서 상기 라인(66)까지 밑으로 식각된다. 그러나, 상기 홀(68)과 라인(66)의 어긋난 정렬 때문에, 상기 상기 홀(68)의 하부에 위치하며 상기 라인(66)과 측면에서 인접한 절연층(72)의 일부 역시 식각되어 제거된다. 그리고 70a로 표시된 하부 기판(70)의 일부도 마찬가지이다. 이러한 의도하지 않은 기판(70)의 식각은 여러가지 문제들을 야기할 수 있는 손상이 된다.
도 7a 내지 도 7c는 본 발명에 따른 높은 선택도를 가지는 식각 정지층을 이용하여 이러한 문제점을 극복하는 방법을 도시한다. 도 7a에 도시한 바와 같이, 식각 정지층(76)은 기판(70)과 절연층(72) 사이에 형성된다. 도 7b에서, 비아 홀(68')은 도 6b를 참조하여 상기 설명한 바와 같은 방식으로 식각된다. 한편, 상기 기판(70)은 식각 정지층(76)에 의해 식각물질이 상기 기판에 도달하는 것을 방지하기 때문에 손상되지 않는다.
도 7c는 상기 설명한 바와 같이, 텅스텐 증착과 평탄화로 상기 홀(68')에 형성한 비아를 도시한다. 이러한 방식에서, 본 발명에 따른 식각 정지층은 경계없는 금속화 라인들을 이용한 배치에서 비아의 어긋난 정렬이 허용될 수 있게 한다.
정리하면, 본 발명은 실리콘 옥사이드와 같은 상부 절연물질들과 비교하여 높은 식각 선택도를 가지는 식각 정지층을 제공함으로써 종래 기술의 단점들을 극복한다. 또한, 상기 식각 정지층은 높은굴절률을 가지고 있고 반사를 방지하므로 포토리쏘그래픽 이미징 동안의 임계 치수 제어를 개선할 수 있다.
상기 본 발명의 설명으로부터 당 업계에서 종사하는 당 업자들은 그 범위를 벗어나지 않는 범위에서 다양한 변경을 고려할 수 있을 것이다.

Claims (31)

  1. 상호접속부를 가지는 반도체 구조를 형성하기위한 공정으로서,
    (a) 반도체 기판을 제공하는 단계와;
    (b) 상기 기판의 상부에 상호접속부를 가지는 반도체 디바이스를 형성하는 단계와;
    (c) 상기 기판 및 반도체 디바이스의 상부에 실리콘 나이트라이드, 실리콘 옥시나이트라이드 그리고 실리콘 옥심으로 구성된 그룹 중에서 선택된 물질로 식각 정지층을 형성하는 단계와, 여기서 상기 식각 정지층은 중량의 약 40%에서 50%의 실리콘 함량을 가지며;
    (d) 상기 식각 정지층 상부에 절연층을 형성하는 단계와;
    (e) 상기 상호접속부 영역과 정렬되게 상기 절연층을 통해 상기 식각 정지층에 이르는 제 1홀을 식각하는 단계와;
    (f) 상기 식각 정지층을 통해 상기 상호접속부 영역에 이르는 제 2홀을 식각하는 단계와; 그리고
    (g) 상호접속부를 형성하기 위해 상기 상호접속부 영역과 저항접속할 전기적으로 도전적인 물질을 상기 제 1과 제 2홀들에 채우는 단계로 이루어지는 것을 특징으로 하는 반도체 구조 형성방법.
  2. 제 1항에 있어서, 상기 단계(e)는 옥타플로오로부텐으로 리액티브 이온 식각(RIE)하여 제 1홀을 식각하는 것을 포함하여 이루어지는 것을 특징으로하는 반도체 구조 형성방법.
  3. 제 1항에 있어서, 상기 단계(f)는 플로오로메탄으로 리액티브 이온 식각(RIE)하여 제 2홀을 식각하는 것을 포함하여 이루어지는 것을 특징으로하는 반도체 구조 형성방법.
  4. 제 1항에 있어서,
    상기 단계(a)는 실리콘 기판을 제공하는 것으로 이루어지고; 그리고
    상기 단계(b)는 하부 단계들로서,
    (b1) 상기 상호접속부 영역 상부에 내화금속 실리사이드 물질의 층을 형성하는 단계와;
    (b2) 상기 상호접속부 영역을 실리사이드로서 형성하기 위하여 상기 실리사이드 물질을 하부 실리콘과 반응시키는 단계로 이루어지는 것을 특징으로 하는 반도체 구조 형성방법.
  5. 제 1항에 있어서, 상기 단계(g)는 상기 상호접속부를 텅스텐 상감으로 형성하기위해 상기 제 1과 제 2홀들을 텅스텐으로 채우는 것을 포함하여 이루어지는 것을 특징으로 하는 반도체 구조 형성방법.
  6. 제 1항에 있어서, 상기 단계(d)와 단계(e)의 사이에,
    (h) 상기 절연층을 화학적 기계적 연마로 평탄화 하는 단계를 더 포함하는 것을 특징으로 하는 반도체 구조 형성방법.
  7. 제 1항에 있어서, 상기 단계(d)는 실리콘 옥사이드, 테트라에틸오쏘실리케이트(TEOS) 글래스, 포스포실리케이트 글래스(PSG) 그리고 보로포스포실리케이트 글래스(BPSG)로 구성된 그룹에서 선택된 물질의 절연층을 형성하는 것을 포함하여 이루어지는 것을 특징으로 하는 반도체 구조 형성방법.
  8. 제 1항에 있어서, 상기 단계(c)는 약 400℃ ±10%의 온도에서 상기 식각 정지층을 형성하는 것을 포함하여 이루어지는 것을 특징으로 하는 반도체 구조 형성방법.
  9. 제 8항에 있어서,
    상기 단계(c)는,
    SiH4유량비는 약 115 sccm ± 10% 이며; 그리고
    RF 전력은 약 325 watts ± 10% 인 플라즈마 화학 기상 증착(PECVD)으로 실리콘 옥심의 상기 식각 정지층을 형성하는 것을 포함하여 이루어지는 것을 특징으로 하는 반도체 구조 형성방법.
  10. 제 9항에 있어서, 상기 단계(c)는 N2O 유량비를 약 41 sccm ± 10% 그리고 N2유량비를 약 550 sccm ± 10%로 하여 상기 식각 정지층을 형성하는 것을 더 포함하여 이루어지는 것을 특징으로 하는 반도체 구조 형성방법.
  11. 제 9항에 있어서, 상기 단계(c)는 약 3.5 torr ± 10%의 압력에서 상기 식각 정지층을 형성하는 것을 더 포함하여 이루어지는 것을 특징으로 하는 반도체 구조 형성방법.
  12. 제 9항에 있어서, 상기 단계(c)는 PECVD 샤워헤드와 기판 표면과의 간격을 약 9.14 ± 10% ㎜로 하면서 상기 식각 정지층을 형성하는 것을 더 포함하여 이루어지는 것을 특징으로 하는 반도체 구조 형성방법.
  13. 제 1항에 있어서, 상기 단계(c)는 상기 식각 정지층의 두께를 약 800Å ± 10%로 형성하는 것을 포함하여 이루어지는 것을 특징으로하는 반도체 구조 형성방법.
  14. 반도체 구조를 형성하는 공정에서,
    (a) 반도체 기판을 제공하는 단계와;
    (b) 상기 기판의 상부에 반도체 디바이스를 형성하는 단계와; 그리고
    (c) 상기 기판 및 반도체 디바이스의 상부에 실리콘 나이트라이드, 실리콘 옥시나이트라이드 그리고 실리콘 옥심으로 구성된 그룹 중에서 선택된 물질로 층을 형성하는 단계와, 여기서 상기 층은 중량의 약 40%에서 50%의 실리콘 함량을 가지는 것으로 이루어지는 것을 특징으로 하는 반도체 구조 형성방법.
  15. 제 14항에 있어서, 상기 단계(c)는 약 400℃ ± 10%의 온도에서 상기 층을 형성하는 것을 포함하는 것을 특징으로 하는 반도체 구조 형성방법.
  16. 제 15항에 있어서,
    상기 단계(c)는,
    SiH4유량비는 약 115 sccm ± 10% 이며; 그리고
    RF 전력은 약 345 watts ± 10% 인 플라즈마 화학 기상 증착(PECVD)으로 실리콘 옥심의 상기 층을 형성하는 것을 포함하여 이루어지는 것을 특징으로 하는 반도체 구조 형성방법.
  17. 제 16항에 있어서, 상기 단계(c)는 N2O 유량비를 약 41 sccm ± 10% 그리고 N2유량비를 약 550 sccm ± 10%로 하여 상기 층을 형성하는 것을 더 포함하여 이루어지는 것을 특징으로 하는 반도체 구조 형성방법.
  18. 제 16항에 있어서, 상기 단계(c)는 약 3.5 torr ± 10%의 압력에서 상기 층을 형성하는 것을 더 포함하여 이루어지는 것을 특징으로 하는 반도체 구조 형성방법.
  19. 제 16항에 있어서, 상기 단계(c)는 PECVD 샤워헤드와 기판 표면과의 간격을 약 9.14 ± 10% ㎜로 하면서 상기 층을 형성하는 것을 더 포함하여 이루어지는 것을 특징으로 하는 반도체 구조 형성방법.
  20. 제 14항에 있어서, 상기 단계(c)는 상기 층의 두께를 약 800Å ± 10%로 형성하는 것을 포함하여 이루어지는 것을 특징으로하는 반도체 구조 형성방법.
  21. 반도체 구조는,
    반도체 기판과;
    상기 반도체 기판 상에 형성된 반도체 디바이스와; 그리고
    상기 기판 및 반도체 디바이스의 상부에 실리콘 나이트라이드, 실리콘 옥시나이트라이드 그리고 실리콘 옥심으로 구성된 그룹 중에서 선택된 물질로 형성된 층을 구비하고, 여기서 상기 층은 중량의 약 40%에서 50%의 실리콘 함량을 가지는 것을 특징으로 하는 반도체 구조.
  22. 제 21항에 있어서,
    상기 디바이스는 상호접속부 영역을 구비하고;
    상기 층은 식각 정지층이며; 그리고
    상기 기판은,
    상기 식각 정지층 상부에 형성되는 절연층과;
    상기 상호접속부 영역과 정렬되게 상기 절연층을 통해 상기 식각 정지층에 이르도록 형성된 제 1홀과;
    상기 식각 정지층을 통해 상기 상호접속부 영역에 이르도록 형성된 제 2홀과; 그리고
    상호접속부를 형성하기 위해 상기 상호접속부 영역과 저항접속하도록 상기 제 1과 제 2홀들에 채우는 전기적으로 도전적인 물질을 구비하여 이루어지는 것을 특징으로 하는 반도체 구조.
  23. 제 21항에서, 상기 층은 약 400℃ ± 10%의 온도에서 형성되는 것을 특징으로 하는 반도체 구조.
  24. 제 23항에 있어서,
    상기 층은,
    SiH4유량비는 약 115 sccm ± 10% 이고; 그리고
    RF 전력은 약 325 watts ± 10% 인 플라즈마 화학 기상 증착(PECVD)에 으해 실리콘 옥심으로 형성되는 것을 특징으로 하는 반도체 구조.
  25. 제 24항에 있어서, 상기 층은 N2O 유량비를 약 41 sccm ± 10% 그리고 N2유량비를 약 550 sccm ± 10%로 하여 형성되는 것을 특징으로 하는 반도체 구조.
  26. 제 24항에 있어서, 상기 층은 약 3.5 torr ± 10%의 압력에서 형성되는 것을 특징으로 하는 반도체 구조.
  27. 제 24항에 있어서, 상기 층은 PECVD 샤워헤드와 기판 표면과의 간격을 약 9.14 ± 10% ㎜로 하면서 형성되는 것을 특징으로 하는 반도체 구조.
  28. 제 21항에 있어서, 상기 층은 두께를 약 800Å ± 10%로 형성되는 것을 특징으로하는 반도체 구조.
  29. 제 21항에 있어서, 상기 상호접속부는 국부 상호접속부인 것을 특징으로 하는 반도체 구조.
  30. 제 21항에 있어서, 상기 상호접속부는 자기정렬 콘택인 것을 특징으로 하는 반도체 구조.
  31. 제 21항에 있어서, 상기 상호접속부는 경계 없는 비아인 것을 특징으로 하는 반도체 구조.
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