KR100527206B1 - 반사 방지 식각 중지층을 포함하는 반도체 디바이스 제조 방법 - Google Patents

반사 방지 식각 중지층을 포함하는 반도체 디바이스 제조 방법 Download PDF

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KR100527206B1
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Abstract

금속 산화물 반도체(MOS) 트랜지스터(14) 등의 초소형 전자 디바이스가 반도체 기판 위에 형성된다. 이 디바이스를 위한 텅스텐 대머신 배선이 약 40 내지 50 중량%의 높은 실리콘 함유량을 갖는 실리콘 나이트라이드, 실리콘 옥시나이트라이드 또는 실리콘 옥심으로 된 식각 중지층을 이용하여 형성된다. 식각 중지층은 실리콘 이산화물, 테트라에틸오쏘실리케이트(TEOS) 글래스 및 보로포스포실리케이트 글래스(BPSG) 등의 위에 있는 절연층에 대해 높은 식각 선택비를 갖는다. 식각 중지층은 또한 높은 굴절률을 갖고 반사 방지성이기 때문에, 포토리소그래피 이미징 동안 임계 치수 제어성을 개선한다.

Description

반사 방지 식각 중지층을 포함하는 반도체 디바이스 제조 방법{PROCESS FOR FABRICATING SEMICONDUCTOR DEVICE INCLUDING ANTIREFLECTIVE ETCH STOP LAYER}
본 발명은 일반적으로 초소형 전자 집적 회로 분야에 관한 것으로서, 특히 반사 방지 식각 중지층(antireflective etch stop layer)을 포함하는 반도체 디바이스 제조 방법에 관한 것이다.
US-A-5 710 067호는, 플라즈마 강화 화학 기상 증착에 의해 형성되며, 식 SiNO:H로 정의되는 실리콘 옥심막(silicon oxime film)을 개시한다. 이 실리콘 옥심막은 포토리소그래피 동안에는 반사 방지층으로서, 그리고 식각 중지층 및 보호층으로서 이용될 수 있다. EP-A-0 425 787호는, 윈도우들을 접촉하는 높은 회로 밀도의 자기 정렬 금속 라인들의 제조 방법에서, 식각 중지층으로서 약 50nm의 두께를 갖는 실리콘 나이트라이드층의 이용을 개시한다. Ueno K 등의 "플라즈마 강화 화학 기상 증착에 의해 형성되는 실리콘 옥시나이트라이드의 반응성 이온 식각(Reactive ion etching of silicon oxynitride formed by plasma-enhanced chemical vapor deposition)", Journal of Vacuum Science & Technology B, Volume 13, No 4, Jul/Aug 1995, pages 1447-1450은 서로 다른 식각제(etchant)를 이용하여 RIE 속도 및 SiOxNy 막들의 식각 선택비를 비교한 실험들을 개시한다. 가장 높은 식각 선택비는 CHF3 + CO RIE에서 얻어졌으며, 이는 RIE 동안 증착된 탄소가 많이 함유된 탄소 화합물때문인 것으로 간주된다. 반도체 집적 회로는 원하는 기능을 제공하기 위해 서로 연결되어야 하는 많은 개별적인 트랜지스터들 및 다른 초소형 전자 디바이스들을 포함한다. 당업계에서는 많은 배선(interconnection) 기술이 개발되었다.
텅스텐 대머신(damascene)은, 집적 회로의 초소형 전자 디바이스들에 절연층, 예를 들어 실리콘 이산화물을 형성하는 단계를 포함하는 공정이다. 포토레지스트층을 절연층 위에 형성한 다음, 포토리소그래피를 이용하여 노광 및 현상하여, 원하는 배선에 대응하는 영역을 지나는 홀(hole)을 갖는 마스크를 형성한다.
반응성 이온 식각(RIE)을 이용하여 마스크의 홀들을 통해 절연층이 식각되어, 이 절연층에는 디바이스들의 배선 영역들(소스, 드레인, 금속 배선 등)까지 대응하는 홀들이 형성된다. 이 홀들은 배선 영역들을 오믹 컨택하는 텅스텐으로 채워짐으로써, 국부 배선, 자기 정렬 컨택, 수직 배선(비아) 등이 형성된다.
절연층의 식각은 통상적으로 실리콘에 대해 높은 식각 속도를 갖는 옥타플루오로부텐(octafluorobutene)(C4F8) 식각제를 이용하여 수행된다. 이 때문에, 식각제가 하부의 배선 영역들의 실리콘에 작용하지 못하게 하면서, 이러한 식각을 수행하는 메커니즘이 제공되어야 한다.
이러한 메커니즘은, 절연층의 아래에, 예를 들어 실리콘 나이트라이드 또는 실리콘 옥시나이트라이드의 식각 중지층을 형성하고, 식각을 2단계로 실행하는 것을 포함한다. 제 1 단계는 절연층을 통한 옥타플루오로부텐 식각인바, 옥타플루오로부텐이 식각 중지층에 대해 비교적 낮은 식각 속도를 갖기 때문에, 이러한 식각은 식각 중지층에서 끝난다. 그런 다음, 제 2 RIE 식각이 플루오로메탄(CH3F)을 이용하여 수행되는바, 이에 의해 절연층 내의 홀들을 통해 노출되는 식각 중지층의 부분들을 통해 디바이스의 배선 영역까지 홀들이 형성된다. 이는, 플루오로메탄이 식각 중지층에 대해서는 높은 식각 속도를 갖지만, 실리콘 이산화물에 대해서는 낮은 식각 속도를 갖기 때문에 가능하다.
이러한 구조는 또한, 디바이스들의 배선 영역들의 도전율을 증가시키기 위한 실리사이드 기술을 이용함으로써 용이해질 수 있다. 실리사이드화는 저항 및 용량이 감소된 전기 배선을 제조할 수 있는 제조 기술이다.
실리사이드 공정은, 실리콘 배선 영역(소스 또는 드레인 확산 영역) 또는 오믹 컨택이 만들어지게 될 폴리실리콘 게이트 위에, 텅스텐, 티타늄, 탄탈륨, 몰리브덴 등의 리프랙토리(refractory) 금속 실리사이드 물질층을 형성하는 단계와, 그리고 실리사이드 물질과 하부의 실리콘 물질을 반응시켜, 과도핑된 실리콘 또는 폴리실리콘 보다 훨씬 낮은 저항을 갖는 실리사이드 표면층을 형성하는 단계를 포함한다. 폴리실리콘 게이트 위에 형성된 실리사이드 표면층은 "폴리사이드(polycide)"라 불리고, 자기 정렬 공정을 이용하여 실리콘에 형성되는 실리사이드 표면층은 "살리사이드(salicide)"라 불린다. 반응성 이온 식각 및 통상적인 식각 중지층을 이용하는 반도체 집적 회로들의 제조에 있어서 해결되지 않은 문제는 비교적 낮은 선택비이다. 이는 위에 있는 실리콘 이산화물 절연층이 식각되는 속도에 대해 식각 중지층이 식각되는 속도를 말한다. 통상적인 식각 중지 물질들은 8:1 정도의 비교적 낮은 선택비를 갖는바, 이 때문에 식각 공정을 정확하게 끝내기가 어렵다.
옥타플루오로부텐 식각이 너무 일찍 중지되면, 실리콘 이산화물 절연층을 완전히 관통하여 식각할 수 없다. 이러한 점에서, 일반적으로, 절연 물질을 통해 수직 방향 홀의 벽을 형성하기 위해서는 과식각(overetching)을 수행할 필요가 있다. 식각이 너무 늦게 중지되면, 식각 중지층을 관통하여 식각이 수행됨으로써, 바람직하지 않은 식각에 의해 하부의 실리콘층의 일부가 손상될 수 있다.
도 1a 내지 도 1j는 본 발명에 따른 국부 배선을 포함하는 반도체 디바이스의 제조 공정 단계들을 도시한 단순화된 단면도들이다.
도 2는 본 발명을 실행하기 위한 플라즈마 강화 화학 기상 증착(PECVD) 장치를 도시한 단순화된 다이어그램이다.
도 3a 내지 도 3e는 도 1a 내지 도 1j와 유사하지만, 자기 정렬 컨택을 포함하는 디바이스의 제조를 나타낸다.
도 4는 통상적인 수직 배선 구성을 나타낸 다이어그램이다.
도 5는 도 4와 유사하지만, 보더리스(borderless) 수직 배선 구성을 나타낸다.
도 6a 내지 도 6b는 식각 중지층을 이용하지 않을 경우, 배선 오정렬의 불리한 효과를 나타낸다.
도 7a 내지 도 7c는 본 발명에 따른 식각 중지층을 이용한 보더리스 수직 배선의 형성을 나타낸다.
본 발명은 텅스텐 대머신 배선을 형성하기 위해 식각 중지층과 함께 반응성 이온 식각을 이용하여 반도체 디바이스를 제조함으로써 종래 기술의 단점을 해결한다. 식각 중지층은 실리콘 옥심으로 형성되는바, 이는 SiNO:H의 식을 갖고, 약 40 내지 50 중량%의 높은 실리콘 함유량을 가지며, 800ű10%의 두께를 갖는다. 식각 중지층은 실리콘 이산화물 등의 위에 있는 절연 물질에 대해 높은 식각 선택비를 갖는다. 식각 중지층은 또한 높은 굴절률을 갖고 반사 방지성이기 때문에, 포토리소그래피 이미징 동안 임계 치수 제어성을 개선시킨다.
보다 구체적으로, 본 발명에 따른 반도체 구조는 반도체 기판과, 이 반도체 기판의 표면에 형성되는 반도체 디바이스와, 그리고 반도체 기판 및 디바이스의 표면에 형성되는 실리콘 옥심 물질로 이루어지는 식각 중지층을 포함한다. 이 식각 중지층은 약 40 내지 50 중량%의 실리콘 함유량 및 800ű10%의 두께를 갖는다.
디바이스는 배선 영역을 갖는다. 이러한 구조는 또한 식각 중지층 위에 형성된 절연층과, 이 절연층을 통해 식각 중지층까지 배선 영역과 정렬되어 형성되는 제 1 홀과, 그리고 제 1 홀의 아래에 식각 중지층을 통해 배선 영역까지 형성되는 제 2 홀을 더 포함한다. 전기 전도성 물질이 제 1, 2 홀을 채워, 배선 영역을 오믹 컨택함으로써, 배선을 형성한다.
본 발명의 상기 특징 및 다른 특징은 첨부 도면을 참조하여 설명되는 하기의 상세한 설명으로부터 당업자에게 명백해질 것이다. 도면에서, 동일한 참조 부호는 동일한 부분을 나타낸다.
도 1a 내지 도 1j는 본 발명에 따른 반도체 디바이스의 제조 방법을 도시한 단순화된 단면도들이다. 디바이스의 상세한 구성은 본 발명의 특정한 주제가 아니기 때문에, 본 발명을 이해하는 데에 필요한 요소들에 대해서만 설명한다.
도 1a에 도시된 바와 같이, 반도체 구조(10)는 실리콘 또는 다른 반도체 기판(12)을 포함한다. 금속 산화물 반도체(MOS) 트랜지스터(14) 등의 초소형 전자 디바이스가 기판(12a)의 표면(12a)에 형성되는바, 이 디바이스는 소스(14a), 드레인(14b), 게이트 산화물층(14c) 및 이 게이트 산화물층(14c)의 아래에 있는 채널(14d)을 포함한다. 폴리실리콘 게이트(14e)가 게이트 산화물층(14c) 위에 형성된다. 측벽 스페이서들(14f)이 게이트(14e)의 양쪽의 반대편 단부에 형성된다. 트랜지스터(14)는 필드 산화물 영역(16)에 의해 다른 디바이스와 물리적, 전기적으로 절연된다.
트랜지스터(14)의 상세한 구성 및 동작은 본 발명의 특정한 주제가 아니기 때문에, 이에 대해서는 상세히 설명하지 않는다. 또한, 트랜지스터(14)의 개별적인 구성 요소들을 나타내는 참조 부호들은 본 발명을 이해하는 데에 필요하지 않는한 복잡성을 피하기 위해 나머지 도면에서는 생략한다.
도 1a는 본 발명에 따른 방법의 처음 단계를 나타내는바, 이는 기판(12)을 제공하는 단계 및 이 기판(12)의 표면(12a)에 트랜지스터(14) 등의 반도체 디바이스를 형성하는 단계로 이루어진다.
도 1b는 전기 전도성을 증가시키기 위해 실리사이드 기술을 이용하여 트랜지스터(14)에 대해 배선이 어떻게 형성되는 지를 보여준다. 이 방법은, 오믹 컨택이 형성될 소스(14a), 드레인(14b) 및 게이트(14e) 위에 텅스텐, 티타늄, 탄탈륨, 몰리브덴 등의 리프랙토리 금속 실리사이드 물질층을 형성하는 단계와, 그리고 실리사이드 물질과 아래의 실리콘 물질을 반응시켜, 실리사이드 소스 배선 영역(18a), 드레인 배선 영역(18b) 및 게이트 배선 영역(18c)을 형성하는 단계를 포함한다.
도 1c는 본 발명에 따라 트랜지스터(14) 및 기판(12)의 표면(12a)에 실리콘 나이트라이드(Si3N4:H), 실리콘 옥시나이트라이드(SiON:H) 또는 실리콘 옥심(SiNO:H)의 식각 중지층(20)이 어떻게 형성되는 지를 나타낸다. 이러한 식에서 "H"는 식각 중지층(20)이 잔류량의 수소를 포함하고 있음을 나타낸다.
도 2에 나타낸 바와 같이, 식각 중지층 형성을 위한 PECVD 반응 챔버(22)는 컨테이너(24)를 포함한다. 전기적으로 접지된 서셉터(susceptor)(26)가 컨테이너(24)의 내부에 매달려 있다. 반도체 구조들(10)이 형성되어 있는 1개 이상의 다이들을 포함하는 실리콘 웨이퍼(30)가 서셉터(26) 위에 지지된다. 웨이퍼(30)를 서셉터(26) 위에 배치하기 위한 리프트 핀(28)이 제공된다. 웨이퍼(30)는 램프(32)에 의해 약 400℃의 온도로 가열된다.
당업계에서 샤워 헤드(shower head)(34)로서 알려져있는 가스 배출 노즐이 컨테이너(24) 내의 웨이퍼(30)의 윗쪽에 장착된다. 실리콘 옥시나이트라이드층(20)을 형성하는 데에 이용되는 가스 혼합물(36)이 도입관(38)을 통해 샤워 헤드(34)에 공급되어, 개구(orifice)(34a)를 통해 웨이퍼(30)를 향해 아랫쪽으로 배출된다. 가스(36)는 바람직하게는 시레인(SiH4), 일산화질소(N2O) 및 질소(N2)를 포함한다.
전력 리드선(40)을 통해 샤워 헤드(34)에 무선 주파수(RF) 전력이 인가된다. 차단 플레이트(blocker plate)(34b)가 샤워 헤드(34)의 상단에 제공되어, 가스가 윗쪽으로 빠져나가는 것을 막는다.
샤워 헤드(34)에 인가되는 RF 전력은 접지된 서셉터(26)와 샤워 헤드(34) 사이에 교류 전계를 생성하여, 이들 사이에 가스(36)의 글로우(glow) 또는 플라즈마 방전을 형성한다. 이러한 플라즈마 방전에 의해, 상기 지정된 온도에서 식각 중지층(20)을 형성할 수 있다.
본 발명에 따르면, PECVD 증착 파라미터들은 식각 중지층(20)이 실리콘을 많이 함유하도록, 보다 구체적으로 약 40 내지 50 중량%의 실리콘 함유량을 갖도록 선택된다. 이는, 질소에 대해 높은 시레인 농도를 갖는 가스(36)를 제공함으로써 달성된다. 시판되는 PECVD 챔버에 대한 특정한 증착 파라미터들의 예에 대해 하기에서 설명한다.
다음으로, 도 1d는 식각 중지층(20) 위에 절연층(42')을 형성하는 다음 공정 단계를 도시한다. 절연층(42')은 실리콘 이산화물로 형성되는 것이 바람직하지만, 테트라에틸오쏘실리케이트(TEOS) 글래스, 포스포실리케이트 글래스(PSG) 및 보로포스포실리케이트 글래스(BPSG)를 포함하는 다른 적절한 물질로도 형성될 수 있다. 도 1e에 도시된 바와 같이, 절연층(42')은 바람직하게는 화학 기계적인 연마를 이용하여 평탄화되어, 42로서 다시 표기된다.
나머지 단계들에 의해, 메모리(10)를 위한 텅스텐 대머신 국부 배선이 형성된다. 도시된 예에서는, 각각 실리사이드 배선 영역(18c, 18b)을 통해 트랜지스터(14)의 게이트(14e)를 드레인(14b)에 연결하는 국부 배선이 형성된다. 하지만, 본 발명은 이에 한정되지 않고, 어떠한 적절한 타입의 배선을 형성하는 데에도 이용될 수 있다.
도 1f에서는, 포토레지스트층(44)이 절연층(42) 위에 형성된 다음 포토리소그래피를 이용하여 패터닝되어, 실리사이드 배선 영역들(18b, 18c)에 걸치는 홀(44a)이 형성된다. 도 1g 및 도 1h에서는, 바람직하게는 2단계의 반응성 이온 식각(RIE) 공정을 이용하여, 상기 홀들이 절연층(42) 및 식각 중지층(20)을 통해 배선 영역(18b, 18c)까지 식각된다.
도 1g에서는, 절연층(42)에 대해서는 선택적으로 높은 식각 속도를 갖고 식각 중지층(20)에 대해서는 낮은 식각 속도를 갖는 옥타플루오로부텐(C4F8) 또는 다른 적당한 식각제를 이용하여 RIE 식각을 수행한다. 이에 의해, 배선 영역들(18b, 18c)의 대응하는 부분들과 정렬하여, 포토레지스트층(44)의 홀(44a)로부터 절연층(42)을 통해 연장되어 식각 중지층(20)에서 중지되는 수직 홀(42a)이 형성된다.
도 1h에서는, 포토레지스트층(44)이 벗겨지고, 식각 중지층(20)에 대해서는 선택적으로 높은 식각 속도를 갖고 절연층(20)에 대해서는 낮은 식각 속도를 갖는 플루오로메탄(CH3F) 또는 다른 적절한 식각제를 이용하여 제 2 RIE 식각이 수행된다. 이에 의해, 식각 중지층(20)을 통해 홀(20a)이 형성된다. 이 홀(20a)은 절연층(42)을 통한 홀(42a)의 연장으로서, 배선 영역(18b,18c)에서 끝난다.
도 1i에서는, 도 1h의 구조 위에 텅스텐(50)이 증착된다. 이 텅스텐(50)은 절연층(42) 및 식각 중지층(20)을 통과하는 홀들(42a, 20a)을 채우며, 배선 영역들(18b, 18c)을 오믹 컨택한다. 텅스텐(50)은 또한 50a로 나타낸 바와 같이 절연층(42)의 상부에도 형성된다.
도 1j에서는, 바람직하게는 화학 기계적인 연마를 이용하여 구조의 상부를 평탄화하여, 절연층(42)으로부터 텅스텐(52a)을 제거한다. 이에 의해, 절연층(42) 및 식각 중지층(20) 내에 텅스텐이 끼워넣어짐으로써 형성되는 국부 배선(50')을 얻을 수 있다. 이 국부 배선(50')은 각각 실리사이드 배선 영역들(18c, 18b)을 통해 트랜지스터(14)의 게이트(14e) 및 드레인(14b)을 연결한다.
본 발명에 따라 형성되는 식각 중지층(20)은 40 내지 50 중량% 정도의 높은 실리콘 함유량을 가지며, 최적값은 이 범위의 중간 근처이다. 본 발명의 발명자들은 이러한 레벨의 실리콘 함유량이 종래 기술에 이용되는 통상적인 식각 중지층의 물질들에 비해 식각 중지층의 선택비를 실질적으로 증가시킨다는 것을 발견했다. 8:1의 전형적인 종래 기술의 값과 비교하여, 본 발명은 30:1 이상의 선택비를 달성한다.
또한, 본 발명의 발명자들은, 식각 중지층이 1.2 내지 2.7 범위의 높은 굴절률을 가지며, 최적값은 이 범위의 중간 근처임을 발견했다. 이에 의해, 종래 기술의 물질들에 대해 본 식각 중지층의 불투명도를 증가시키고, 이러한 식각 중지층(20)에 반사 방지 특성을 제공한다.
보다 구체적으로, 이미징 단계 동안 포토리소그래피 이미징 광에 수직하지 않는 초소형 전자 디바이스의 피쳐(feature)들로부터의 내부 반사가 임계 치수 제어성(리소그래피에 의해 형성되는 형상의 치수상의 허용도)을 저하시킬 수 있다. 통상적인 식각 중지층들은 그 자체가 이러한 반사를 일으키기 때문에, 상기 설명한 바와 같이 배선 식각 단계들 동안 자신들의 의도된 기능을 수행하기는 하지만, 해상도 및 임계 치수 제어성에 있어서는 유익하지 못하다.
본 발명의 식각 중지층은 종래 기술의 식각 중지층 물질들과 비교하여 증가된 식각 선택비를 가질 뿐 아니라, 반사 방지성이다. 따라서, 본 발명은 종래 기술에 대해 이중의 개선을 제공한다.
이제, 도 2에 나타낸 것과 같은 PECVD 반응기에서 실리콘 옥심 식각 중지층 형성하기 위한 공정 조건들의 바람직한 예에 대해 설명한다. 예 Ⅰ에서, 반응기는 캘리포니아 산타클라라에 소재하는 어플라이드 머티리얼즈 코포레이션(Applied Materials corporation)으로부터 입수할 수 있는 AMT5000 모델이다. 예 Ⅱ에서, 반응기는 캘리포니아 산호세에 소재하는 노벨러스 시스템즈 인코포레이티드(Novellus Systems, Inc.)로부터 입수할 수 있는 노벨러스 컨셉 Ⅰ시스템(Novellus Concept Ⅰ System) 모델이다.
이해될 사항으로서, 이러한 조건들은 단지 예시적인 것으로서, 다른 모델 또는 타입의 반응기에서 이러한 층들을 형성하기 위한 조건들은 실질적으로 다를 수 있다. 실리콘 옥시나이트라이드 및 실리콘 나이트라이드의 식각 중지층을 형성하기 위한 공정 조건들 또한 실질적으로 다를 수 있다.
예 Ⅰ(어플라이드 머티리얼즈 AMT5000)
식각 중지층(20)은 하기의 조건들 하에서 형성되는바, 이러한 모든 조건들은 열거되는 값들로부터 약 ±10% 변할 수 있다.
시레인(SiH4) 유량 : 115 sccm
질소(N2) 유량 : 550 sccm
일산화 질소(N20) 유량 : 41 sccm
압력 : 3.5 torr
RF 전력 : 325 watts
온도 : 400 ℃
공정 시간 : (800Å의 두께에 대해) 10 초
샤워 헤드(34)와 웨이퍼(30) 표면 간의 간격(도 2의 S) : 360 mils (9.14 ㎜)
층 두께 : 800 Å
예 Ⅱ(노벨러스 컨셉 Ⅰ시스템)
식각 중지층(20)은 하기의 조건들 하에서 형성되는바, 이러한 모든 조건들은 열거되는 값들로부터 약 ±10% 변할 수 있다.
시레인(SiH4) 유량 : 287 sccm
질소(N2) 유량 : 4,000 sccm
이산화질소(N20) 유량 : 160 sccm
압력 : 3.0 torr
RF 전력 : 250 watts (HF), 210 watts (LF)
온도 : 400 ℃
공정 시간 : 5.5 초
소크 시간(soaktime)(온도 램프 업 시간) : 30 초
샤워 헤드(34)와 웨이퍼(30) 표면 간의 간격(도 2의 S) : 550 mils (13.97 ㎜)
층 두께 : 800 Å
도 1a 내지 도 1j에는 국부 배선의 형성이 도시되었지만, 본 발명은 이에 한정되지 않는다. 본 발명에 따른 식각 중지층은 하기 설명되는 것과 같은 다른 타입의 배선을 형성하는 데에도 이용될 수 있다.
도 3a 내지 도 3e는 본 발명에 따라 자기 정렬 컨택(SAC)이 어떻게 형성되는 지를 도시한다. 본 예에서는, 윗쪽으로부터의 외부 배선을 위해, 2개의 횡방향으로 떨어져있는 트랜지스터들(14) 간의 공통 드레인(14b) 위에 있는 실리사이드 배선 영역(18b)을 오믹 컨택하는 SAC가 형성된다.
도 3a에서는, 제 1 식각 중지층(52)이 트랜지스터(14)의 게이트(14e) 위의 실리사이드 배선 영역(18c) 위에 선택적으로 형성된다. 이후, 제 2 식각 중지층(54)이 제 1 식각 중지층(52) 및 트랜지스터(14)의 노출된 부분 위에 형성된다. 제 1 식각 중지층(52)의 목적은, 트랜지스터(14)의 게이트(14e) 상의 총 식각 중지층의 두께를 공통 드레인(14b) 상에서의 두께 보다 두껍게 하는 것이다.
도 3b에 도시한 바와 같이, 절연층(56) 및 포토레지스트층(58)이 구조 위에 형성된다. 포토레지스트층(58)은 포토리소그래피적으로 이미징되고 현상되어 홀(58a)을 현상하고, 아래에 있는 절연층(56)은 도 1a 내지 도 1j를 참조하여 상기 설명한 방식으로 옥타플루오로부텐을 이용하여 식각 중지층(54)까지 식각되어 홀(56a)을 형성한다. 홀들(56a, 58a)은 공통 드레인(14b) 및 트랜지스터(14)의 게이트(14e)의 인접하는 부분 위에 있다.
도 3c의 단계에서, 식각 중지층(54)을 플루오로메탄으로 식각하여, 드레인(14b) 위의 실리사이드 배선 영역(18b)까지 확장되는 홀(54a)을 형성한다. 게이트(14e) 위에 형성되는 층(54)의 일부가 부분적으로 식각되어 제거되지만, 이러한 영역에서는 식각 중지층들(52, 54)의 결합된 두께가 더 두껍기 때문에 게이트(14e)는 보호된다.
식각은, 드레인(14b) 위에 있는 층(54)의 일부가 식각에 의해 제거되어 아래의 배선 영역(18b)을 노출시키지만, 게이트(14e)를 노출시키기에는 게이트(14e) 위의 영역으로부터 불충분한 식각 중지 물질이 제거되는 시간 동안 수행된다. 이러한 방식으로, 홀(54a)은 어떠한 패터닝 단계도 요구하지 않으면서 자기 정렬 방식으로 형성된다.
도 3d에서는, 구조 위에 텅스텐(60)이 형성되어, 홀들(54a, 56a, 58a)을 채우고 실리사이드 배선 영역(18b)을 오믹 컨택한다. 이후, 도 3e에서는, 구조를 평탄화하여 상부 텅스텐 영역(60a)을 제거하고, 드레인(18b)의 외부 배선을 위한 자기 정렬 컨택(60')을 생성한다.
본 발명은 또한 매립된 금속 라인에 대한 외부 배선을 위한 수직 배선(비아)을 형성하는 데에도 적용될 수 있다. 도 4는 확장된 배선 영역(62a)을 갖도록 형성되는 종래의 금속 라인(알루미늄 등)(62)을 나타낸다. 이 라인(62)에 대한 배선은 위에 있는 절연층을 통해 아랫쪽으로 연장되는 비아에 의해 이루어진다. 이러한 비아는, RIE를 이용하여 홀을 식각한 다음, 상기 설명한 바와 같이 텅스텐 또는 다른 적절한 금속으로 홀을 채움으로써 형성된다.
확대된 영역(62a)은 상호 접속 비아를 형성하는 데에 있어서 오정렬에 대응하기 위해 제공된다. 도 4는 비아 홀(64)이 64'의 파선으로 나타낸 바와 같이 그 의도되는 중심 위치로부터 오정렬에 의해 어긋나는 경우를 나타낸다.
도 5는 비아 오정렬에 대응하기 위한 확대된 영역을 가지며 형성되지 않은 "보더리스" 금속 라인(66)을 나타낸다. 나타낸 바와 같이, 비아 홀(68)은 의도된 위치(68')로부터 어긋나, 라인(66)과 정렬되지 않고 형성된다. 금속으로 홀(68)을 채움으로써 형성되는 비아는 라인(66)과 오믹 컨택을 하기 때문에 기능을 하지만, 이는 그 단면 영역의 일부에 있어서만이다.
도 6a 및 6b는 도 5에 나타낸 보더리스 라인(66)과 비아의 오정렬로 인해 반도체 구조가 어떻게 손상될 수 있는 지를 나타낸다. 도면에서, 라인(66)이 반도체 기판(70) 위에 형성되고, 절연층(72)이 기판(70)의 표면 및 라인(66) 위에 형성된다. 포토레지스트층(74)이 절연층(72) 위에 형성된 다음, 비아를 위한 홀(74a)이 패터닝된다. 이 홀(74a)은 도 5에 나타낸 방식으로 라인(66)과 오정렬된다.
도 6b에서, 옥타플루오로부텐을 이용하여 절연층(72)을 라인(66)까지 식각함으로써, 비아 홀(68)을 형성한다. 하지만, 홀(68)과 라인(66)의 오정렬로 인해, 홀(68) 아래에 있으며 라인(66)과 측면으로 인접하는 절연층(72)의 일부 뿐 아니라, 70a로 나타낸 아래의 기판(70)의 일부가 또한 식각되어 제거된다. 이러한 기판(70)의 바람직하지 않은 식각은 다양한 문제를 일으키는 손상이 된다.
도 7a 내지 도 7c는 본 발명에 따라 높은 선택비의 식각 중지층을 이용하여 이러한 문제가 어떻게 해결되는 지를 나타낸다. 도 7a에 나타낸 바와 같이, 식각 중지층(76)을 기판(70)과 절연층(72) 사이에 형성한다. 도 7b에서, 비아 홀(68')은 도 6b를 참조하여 상기 설명한 방식으로 식각된다. 하지만, 식각 중지층(76)에 의해 식각제가 기판(70)에 이르지 못하기 때문에, 기판(70)은 손상되지 않는다.
도 7c는 상기 설명한 바와 같이 텅스텐 증착 및 평탄화에 의해 홀(68') 내에 형성되는 비아(78)를 나타낸다. 이러한 방식으로, 본 발명에 따른 식각 중지층은 보더리스 금속 라인을 이용하는 구성에 대해 비아 오정렬을 허용할 수 있다.
요약하면, 본 발명은 실리콘 이산화물 등의 위에 있는 절연 물질에 대해 높은 식각 선택비를 갖는 식각 중지층을 제공함으로써 종래 기술의 문제를 해결한다. 식각 중지층은 또한 높은 굴절률을 갖고 반사 방지성이기 때문에, 포토리소그래피 이미징 동안 임계 치수 제어성을 개선시킨다.
당업자라면, 본원의 개시된 내용을 통해, 본 발명의 범위를 벗어나지 않으면서 다양한 변경을 행할 수 있을 것이다.

Claims (31)

  1. 배선을 갖는 반도체 구조의 제조 방법에 있어서,
    (a) 반도체 기판(12)을 제공하는 단계와;
    (b) 상기 기판(12)의 표면에 배선 영역(18)을 갖는 반도체 디바이스(14)를 형성하는 단계와;
    (c) 상기 기판 및 상기 디바이스의 표면에, 식 SiNO:H로 정의되는 실리콘 옥심의 식각 중지층(20)을 형성하는 단계와, 여기서 상기 식각 중지층(20)은 40 내지 50 중량%의 실리콘 함유량 및 800ű10%의 두께를 가지며;
    (d) 상기 식각 중지층(20) 위에 절연층(42)을 형성하는 단계와;
    (e) 상기 절연층(42)을 통해 상기 식각 중지층까지 상기 배선 영역(18)과 정렬하여 제 1 홀(42a)을 식각하는 단계와;
    (f) 상기 제 1 홀(42a) 아래에, 상기 식각 중지층(20)을 통해 상기 배선 영역(18)까지 제 2 홀(20a)을 식각하는 단계와; 그리고
    (g) 상기 배선 영역(18)을 오믹 컨택하는 전기 전도성 물질로 상기 제 1 홀(42a) 및 상기 제 2 홀(20a)을 채워 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 배선을 갖는 반도체 구조의 제조 방법.
  2. 제 1 항에 있어서,
    상기 단계(e)는 옥타플루오로부텐에 의한 반응성 이온 식각(RIE)을 이용하여 상기 제 1 홀(42a)을 식각하는 단계를 포함하는 것을 특징으로 하는 배선을 갖는 반도체 구조의 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 단계(f)는 플루오로메탄에 의한 반응성 이온 식각(RIE)을 이용하여 상기 제 2 홀(20a)을 식각하는 단계를 포함하는 것을 특징으로 하는 배선을 갖는 반도체 구조의 제조 방법.
  4. 제 1 항에 있어서,
    상기 단계(a)는 실리콘 기판(12)을 제공하는 단계를 포함하고; 그리고
    상기 단계(b)는:
    (b1) 상기 배선 영역(18) 위에 리프랙토리 금속 실리사이드 물질층을 형성하는 단계와; 그리고
    (b2) 상기 실리사이드 물질과 아래의 실리콘을 반응시켜, 상기 배선 영역을 실리사이드(18)로서 형성하는 단계를 포함하는 것을 특징으로 하는 배선을 갖는 반도체 구조의 제조 방법.
  5. 제 1 항에 있어서,
    상기 단계(g)는 상기 제 1 홀(42a) 및 상기 제 2 홀(20a)을 텅스텐으로 채워, 상기 배선을 텅스텐 대머신으로서 형성하는 단계를 포함하는 것을 특징으로 하는 배선을 갖는 반도체 구조의 제조 방법.
  6. 제 1 항에 있어서,
    상기 단계(d)와 단계(e)의 사이에,
    (h) 화학 기계적인 연마를 이용하여 상기 절연층(42)을 평탄화하는 단계를 더 포함하는 것을 특징으로 하는 배선을 갖는 반도체 구조의 제조 방법.
  7. 제 1 항에 있어서,
    상기 단계(d)는 실리콘 이산화물, 테트라에틸오쏘실리케이트(TEOS) 글래스, 포스포실리케이트 글래스(PSG) 및 보로포스포실리케이트 글래스(BPSG)로 이루어지는 그룹으로부터 선택되는 물질로 된 절연층(42)을 형성하는 단계를 포함하는 것을 특징으로 하는 배선을 갖는 반도체 구조의 제조 방법.
  8. 제 1 항에 있어서,
    상기 단계(c)는 400℃±10%의 온도에서 상기 식각 중지층(20)을 형성하는 단계를 포함하는 것을 특징으로 하는 배선을 갖는 반도체 구조의 제조 방법.
  9. 제 8 항에 있어서,
    상기 단계(c)는, 115sccm±10%의 SiH4 유량 및 325watt±10%의 RF 전력에 의해, 플라즈마 강화 화학 기상 증착(PECVD)을 이용하여 실리콘 옥심의 상기 식각 중지층(20)을 형성하는 단계를 포함하는 것을 특징으로 하는 배선을 갖는 반도체 구조의 제조 방법.
  10. 제 9 항에 있어서,
    상기 단계(c)는 41sccm±10%의 N2O 유량 및 550sccm±10%의 N2 유량에 의해 상기 식각 중지층(20)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 배선을 갖는 반도체 구조의 제조 방법.
  11. 제 9 항 또는 제 10 항에 있어서,
    상기 단계(c)는 3.5torr±10%의 압력에서 상기 식각 중지층(20)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 배선을 갖는 반도체 구조의 제조 방법.
  12. 제 9 항에 있어서,
    상기 단계(c)는 PECVD 샤워 헤드와 상기 기판의 표면 간의 간격이 9.14mm±10%인 상태로 상기 식각 중지층(20)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 배선을 갖는 반도체 구조의 제조 방법.
  13. 반도체 기판(12)과;
    상기 반도체 기판(12)의 표면에 형성된 반도체 디바이스(14)와; 그리고
    상기 기판(12) 및 상기 반도체 디바이스(14)의 표면에 형성되며, 식 SiNO:H로 정의되는 실리콘 옥심층(20)을 포함하며,
    상기 실리콘 옥심층은 40 내지 50 중량%의 실리콘 함유량 및 800ű10%의 두께를 갖는 것을 특징으로 하는 반도체 구조.
  14. 제 13 항에 있어서,
    상기 반도체 디바이스(14)는 배선 영역(18)을 포함하고;
    상기 층(20)은 식각 중지층(20)이며; 그리고
    상기 구조는:
    상기 식각 중지층(20) 위에 형성되는 절연층(42)과;
    상기 절연층(42)을 통해 상기 식각 중지층(20)까지 상기 배선 영역(18)과 정렬되어 형성되는 제 1 홀(40a)과;
    상기 식각 중지층(20)을 통해 상기 배선 영역(18)까지 형성되는 제 2 홀(18)과; 그리고
    상기 제 1 홀(40a) 및 상기 제 2 홀(20a)을 채우고 상기 배선 영역(18)을 오믹 컨택하여 배선을 형성하는 전기 전도성 물질을 더 포함하는 것을 특징으로 하는 반도체 구조.
  15. 제 13 항 또는 제 14 항에 있어서,
    상기 층(20)은 실리콘 옥심으로 형성되는 것을 특징으로 하는 반도체 구조.
  16. 제 13 항에 있어서,
    상기 배선(18)은 국부 배선인 것을 특징으로 하는 반도체 구조.
  17. 제 13 항에 있어서,
    상기 배선(18)은 자기 정렬 컨택인 것을 특징으로 하는 반도체 구조.
  18. 제 13 항에 있어서,
    상기 배선(18)은 보더리스 비아인 것을 특징으로 하는 반도체 구조.
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