KR100559609B1 - 반도체 금속 배선 공정에서의 산화막 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 금속 배선 공정에서의 산화막 형성 방법에 관한 것으로, 접촉구를 포함한 층간 절연막 상부에 금속 배선층을 형성하는 단계와, 금속 배선층 상부에 금속 배선간의 절연을 위한 FSG를 형성하는 단계와, FSG 상부에 실리콘을 포함하는 SRO를 적어도 2회 이상 적층으로 증착하여 SRO의 계면을 형성하는 단계를 포함한다. 본 발명에 의하면, 낮은 Si 함량(%)에서도 F기의 확산을 막아 SRO의 유전율을 낮추어 금속 상하위 층간의 캐패시턴스를 줄일 수 있다. 또한, SRO의 내부 전하량을 줄여 누설 전류를 차단할 수 있고, 이로 인해 안정적인 소자의 운용이 가능하다는 효과가 있다.

Description

반도체 금속 배선 공정에서의 산화막 형성 방법{METHOD FOR FORMING A SILICON RICH OXIDE IN A SEMICONDUCTOR METAL LINE PROCEDURE}
도 1은 종래의 전형적인 산화막 형성 과정을 설명하기 위한 공정 단면도,
도 2는 본 발명의 바람직한 실시예에 따른 산화막 형성 과정을 설명하기 위한 공정 단면도.
본 발명은 반도체 금속 배선 공정에서의 SRO(Silicon Rich Oxide)막 형성 기술에 관한 것으로, 특히, FSG(Fluoro-Silicate Glass)로부터의 F 확산을 막는데 적합한 반도체 금속 배선 공정에서의 산화막 형성 방법에 관한 것이다.
도 1은 종래의 전형적인 산화막 형성 과정을 설명하기 위한 도면이다.
도시한 바와 같이, 콘택이나 비아와 같은 접촉구가 형성된 층간 절연막(100) 상부에 접촉구에 전기적으로 연결되는 금속 배선층(102)이 형성된 상태에서, 배선 층간을 채우기 위하여 고밀도 플라즈마(HDP : High Density Plasma) 방식을 이용한 FSG(104)를 증착한다.
이때, 이러한 FSG(104)는 금속 배선간의 선폭이 극도로 좁아짐에 따라 공극 을 메우기 위해 사용되는 주요 요소로서, 그 유전율이 3.7 정도로 일반 USG(Undoped Silicate Glass)의 유전율인 4.3보다 낮게 설정되는 바, 금속간의 캐패시턴스를 낮출 수 있다는 장점이 있다.
한편, FSG(104)를 14000Å으로 두껍게 증착한 다음, 평탄화를 위한 화학적 기계적 연마(CMP : Chemical Mechanical Polishing)를 실시한다.
이렇게 형성된 FSG(104)는 그 막질 자체가 상당히 불안정한데 이는 Si-O-F 결합에서 F기가 이온화율이 크기 때문이며, 이로 인해 F기가 결합으로부터 쉽게 이탈하게 된다. 이렇게 이탈된 F 이온은 그 크기가 작아 일반 옥사이드(USG)를 쉽게 투과할 수 있다.
이러한 F기의 확산을 막기 위하여 실리콘이 다량 함유된 옥사이드인 SRO(106)를 사용하며, SRO(106) 내부의 비결합 실리콘 원자를 이용하여 F기를 트래핑(trap)하게 된다.
이상과 같이 완료된 종래의 기술에서는 다음과 같은 단점들이 내포된다.
1. F기의 확산을 보다 신뢰성 있게 방지하기 위해서는 Si 함량(%)을 높일 수밖에 없으며, 이 경우 SRO(106)의 높은 유전율에 의하여 금속 상하위 층간의 캐패시턴스가 증가하게 된다.
2. SRO(106)의 비결합 실리콘의 경우 트랩 차지(trap charge)를 형성하게 되어 SRO(106) 내부에 전하를 띄게 되며, 이러한 현상이 심화될 경우 누설 전류의 원인이 된다.
3. 결과적으로, 웨이퍼 내의 국부적인 공정 조건의 변화나 소자의 수명을 단 축시키는 결과를 초래한다.
이에, 본 출원인은 상술한 F기가 주로 층간 계면(界面)에 존재한다는 사실을 확인하고 이러한 계면이 다수 개 형성된다면 SRO(106)의 실리콘 비율을 낮추면서도 F기의 확산을 보다 효율적으로 방지할 수 있다는데 착안하였다.
본 발명은 상술한 착안에 의해 안출한 것으로, SRO를 적층으로 구성하여 F기의 확산을 신뢰성 있게 방지하도록 한 반도체 금속 배선 공정에서의 산화막 형성 방법을 제공하는데 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따르면, 접촉구를 포함한 층간 절연막 상부에 금속 배선층을 형성하는 단계와, 금속 배선층 상부에 금속 배선간의 절연을 위한 FSG를 형성하는 단계와, FSG 상부에 실리콘을 포함하는 SRO를 적어도 2회 이상 적층으로 증착하여 SRO의 계면을 형성하는 단계를 포함하는 반도체 금속 배선 공정에서의 산화막 형성 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세하게 설명한다.
도 2는 본 발명의 바람직한 실시예에 따른 반도체 금속 배선 공정에서의 산화막 형성 과정을 설명하기 위한 도면으로서, SRO(206)를 적층으로 구성하여 계면을 여러 개 형성하고 그 실리콘 비율을 낮춘 것을 특징으로 한다.
도시한 바와 같이, 먼저 콘택이나 비아와 같은 접촉구가 형성된 층간 절연막(200) 상부에 금속막을 증착한다. 그리고, 금속막을 리소그래피(lithography) 공정 등에 의해 패터닝(patterning)하여 접촉구에 전기적으로 연결되는 금속 배선층(202)을 형성한다.
그리고, 금속 배선층(202)의 배선간의 절연을 위해 금속 배선층(202) 상부 전면에 고밀도 플라즈마 방식 등을 이용하여 FSG(204)를 증착한다. 이때, FSG(204)의 증착은 14000Å 이상으로 두껍게 증착한 다음 화학 기계적 연마 공정 등에 의해 평탄화하는 것이 바람직하다.
여기서 FSG(204)는 금속 배선간의 선폭이 극도로 좁아짐에 따라 금속 배선간의 공극을 메우기 위해 사용되는 주요 요소로서, 그 유전율이 3.7 정도로 일반 USG의 유전율인 4.3보다 낮게 설정되는 것으로 금속 배선간의 캐패시턴스를 낮출 수 있는 장점이 있다.
그리고, 증착된 FSG(204) 상부에 SRO(206a)(206b)(206c)층을 본 실시예에 따라 적층으로 증착한다. 이때, 종래와는 달리 SRO층을 적층 구조로 형성함으로써 SRO(206a)로부터 확산된 F기는 SRO(206b)에서 트랩될 수 있고, SRO(206b)로부터 확산된 잔여 F기는 SRO(206c)에서 트랩될 수 있는 바, F기의 확산을 보다 신뢰성 있게 트래핑할 수 있을 것이다. 즉, 종래와는 달리 FSG(204)로부터 SRO(206a)(206b)(206c)로 확산되는 F기는 SRO(206a)(206b)(206c)의 각 계면에 트래핑된다.
이때, 본 실시예에서는 이러한 SRO(206a)(206b)(206c)층을 3회에 걸쳐 증착한 것으로 한정하였으나, 이러한 증착 회수는 반드시 국한되는 것은 아니며, 필요에 따라 2회 또는 그 이상으로 구현 가능하다.
한편, 본 실시예에 따라 SRO(206a)(206b)(206c)층을 3회에 걸쳐 적층으로 증착함에 있어서 FSG(204)로부터 확산되는 F기는 SRO(206a)(206b)(206c)의 각 계면에 트랩되므로 SRO(206a)(206b)(206c)의 실리콘 비율은 1.48 RI(Reflective Index)로 낮게 설정될 수 있으며, 이는 종래 한 번으로 증착되는 SRO의 실리콘 비율(1.5 RI)에 비해 낮은 수치임을 확인할 수 있을 것이다.
따라서 본 발명은, 낮은 Si 함량(%)에서도 F기의 확산을 막아 SRO의 유전율을 낮추어 금속 상하위 층간의 캐패시턴스를 줄일 수 있다. 또한, SRO의 내부 전하량을 줄여 누설 전류를 차단할 수 있고, 이로 인해 안정적인 소자의 운용이 가능하다는 효과가 있다.
이상, 본 발명을 실시예에 근거하여 구체적으로 설명하였지만, 본 발명은 이러한 실시예에 한정되는 것이 아니라, 후술하는 특허청구범위의 요지를 벗어나지 않는 한도내에서 여러 가지 변형이 가능한 것은 물론이다.

Claims (4)

  1. 접촉구를 포함한 층간 절연막 상부에 금속 배선층을 형성하는 단계와,
    상기 금속 배선층 상부에 금속 배선간의 절연을 위한 FSG를 형성하는 단계와,
    상기 FSG 상부에 실리콘을 포함하는 SRO를 적어도 2회 이상 적층으로 증착하여 SRO의 계면을 형성하는 단계
    를 포함하는 반도체 금속 배선 공정에서의 산화막 형성 방법.
  2. 제 1 항에 있어서,
    상기 FSG를 형성하는 단계는,
    상기 금속 배선층 상부에 상기 FSG를 두껍게 증착하는 단계와,
    상기 두껍게 증착된 FSG를 화학 기계적 연마 공정에 의해 평탄화하는 단계
    를 포함하는 것을 특징으로 하는 반도체 금속 배선 공정에서의 산화막 형성 방법.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 SRO의 실리콘 비율은 1.48RI인 것을 특징으로 하는 반도체 금속 배선 공정에서의 산화막 형성 방법.
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