CN103094067B - 一种半导体器件的制造方法 - Google Patents
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Abstract
本发明提供了一种半导体器件的制造方法，其采用化学气相沉积法填充衬底外延层中的沟槽。执行第一填充步骤，使用至少包括硅源和卤化物的混合气体填充所述沟槽，以形成半导体层，至少在所述沟槽填充的最后一个填充步骤中使用硅源气体而不使用卤化物气体填充沟槽，直到沟槽被完全填满。该方法既保证了沟槽的填充质量，又缩短了整个沟槽的填充时间，从而提高了具有沟槽结构尤其是具有深沟槽结构的半导体器件的生产效率，降低该半导体器件的生产成本。
Description
技术领域
本发明涉及半导体技术领域，更具体地，涉及利用硅外延技术填充沟槽的一种半导体器件的制造方法。
背景技术
众所周知，功率半导体器件是电力电子应用产品的基础。近年来，由于需求旺盛，因此发展很迅速。随着技术的发展，体积逐渐变小、重量更轻、安全可靠性更高、更加节能。半导体功率器件又称为电子电力器件，包括功率分立器件和功率集成电路，用于对电流、电压、频率、相位、相数进行变换与控制，以实现整流(AC/DC)、逆变(DC/AC)、斩波(DC/DC)、开关、放大等各种功能，是能耐受高压或者承受大电流的半导体分立器件和集成电路。
功率半导体器件一般都是起到开关作用，因为在“开”、“关”两个状态下，半导体器件功率损耗比较小。因此，半导体功率器件在系统中的地位相当于为整个系统“供血”的“心脏”，其广泛应用在通信、消费电子、汽车、计算机与工业控制领域。
从产品结构上分类，功率半导体器件可分为二极管、三极管、功率晶体管与晶闸管，其中功率晶体管以其优异性能，正逐渐成为功率半导体器件的主流。功率晶体管又可分为MOSFET与IGBT两大类，其中MOSFET按结构又可分为VDMOSFET与LDMOSFET两种，而由于LDMOSFET相比VDMOSFET其占用芯片的面积比较大，所以集成度不是很高，因此VDMOSFET正成为功率晶体管研究开发的潮流。
从工作原理上，VDMOSFET实际上就等于MOSFET加上JFET，而 N漂移区相当于JFET的沟道，因此N漂移区的宽度、掺杂浓度、内部缺陷等因素对器件性能的影响较大。因为N漂移区的电阻率较高，而且P区下面有的部分未导电，故导通电阻仍然比较大，影响输出功率；P-N结的耐压以及表面击穿对器件的影响较大。
击穿电压(VBD)和导通电阻(RON)是设计功率MOSFET器件必须考虑的两个主要参数。击穿电压随耗尽层(外延层)电阻率的降低而迅速下降，而导通电阻主要有外延层的电阻率来决定。耗尽层中的掺杂浓度越高，导通电阻(RON)降低，但同时击穿电压(VBD)也降低；反之，耗尽层中的掺杂浓度越低，虽然耗尽层中的载流子数量降低会提高击穿电压(VBD)，导通电阻(RON)也因此而随之提高。二者是相互矛盾的，即如果要获得比较高的击穿电压，则导通电阻也会很高；如果要导通电阻低，则击穿电压也会很低。导通电阻受击穿电压限制而存在一个极限，称之为“硅限”(Silicon Limint)而无法降低，因此，有人提出了“超结理论”(Super Junction Theory)，即采用多个PN交替排布结构代替传统功率器件中低掺杂漂移层作为电压的支持层。因此这种PN交替排布的MOSFET器件也称为“超级结”MOSFET。该“超级结”MOSFET半导体器件中外延层中的P柱具有较大的“深宽比”，即：P柱的深度大于宽度。
在“超级结”MOSFET中，其衬底的外延层被设置成交替排布设置的N型漂移区和P型隔离区。将每一个P型隔离区设置在相邻的N型漂移区之间以形成P-N结。当MOSFET处于导通状态，漂移电流流经N型漂移区。相反，如果MOSFET处于截止状态，耗尽层从N型漂移区和P型隔离区之间的每一个P-N结扩展到N型漂移区中。在这种情况下，由于通过从P型隔离区的纵向两侧横向扩展耗尽区的最外端可以加速耗尽，所以将P型隔离区同时耗尽。因此，MOSFET的击穿电压(VBD)变高。此外，通过增加N型漂移区的杂质浓度也可以降低MOSFET的导通电阻(RON)。
虽然“超级结”MOSFET相对传统MOSFET具有较大的优势，但其制 造工艺比较困难，主要是交替排列的P型和N形半导体区形成比较困难。目前主要有两种主要形成方法，一种是多次外延法，即多次外延形成N漂移区。另一种方法为在N型硅衬底上一次性生长N型厚外延层，然后在厚外延层上刻蚀出深沟槽，最后用P型硅外延法填充沟槽，以形成P-N交替排布的“超级结”半导体。第一种方法工艺实现较第二种容易，但成本较高；第二种方法工艺难度比较大，特别是沟槽的填充工艺的难度较大。现有技术中填充沟槽的方法主要是利用卤化物气体与硅源气体的混合气体来填充沟槽。如美国专利US 7,364,980B2公开了一种沟槽填埋方式，其采用的技术方案是利用卤化物气体与硅源气体两种混合气体来填充沟槽。所述卤化物气体包括氯气(Cl2)、氯化氢(HCl)、氟气(F2)、三氟化氯(ClF3)、氟化氢(HF)、溴化氢(HBr)，其中优选使用氯化氢(HCl)气体；所述硅源气体包括四氢化硅(SiH4)、二氯甲硅烷(SiH2Cl2)、三氯硅烷(SiHCl3)、四氯化硅(SiCl4)，并优选使用二氯甲硅烷(SiH2Cl2)。其中硅源气体用于填充沟槽，而卤化物气体用于蚀刻沟槽，其整个填充沟道的过程相当于边填充边蚀刻，由于卤化物气体的蚀刻作用，必然导致沟槽内的半导体层生长速率降低；而单纯使用硅源气体填充沟槽会导致内填充的沟槽内部出现孔洞(void)，这种孔洞将导致半导体功率器件的击穿电压(VBD)下降，影响器件的电学性能。但是如果同时使用这两种气体填充沟槽，会导致整个沟槽填充的时间过长。如何既保证沟槽填充的效果同时兼顾填充效率，即：沟槽填充时间不要过长。正成为高压半导体器件制造技术与设计领域的一个新兴技术课题。
发明内容
本发明的目的在于提出一种半导体器件的制造方法，该制造方法既能实现沟槽填充的良好效果，又能缩短整个填充沟槽的时间，提高沟槽的填充效率，从而提高半导体器件的生产效率，较少生产成本。
为实现上述发明目的，本发明提供了一种半导体器件的制造方法，其包括如下步骤：
提供半导体衬底，所述衬底表面设有外延层，所述外延层中设置有若干沟槽；
执行第一填充步骤，使用至少包括硅源和卤化物的混合气体填充所述沟槽，以形成半导体层；
至少在所述沟槽填充的最后一个填充步骤中使用硅源气体而不使用卤化物气体填充沟槽。
作为本发明的进一步改进，所述第一填充步骤还包括梯度降低硅源气体的流量和/或梯度增加卤化物气体的流量。
作为本发明的进一步改进，所述衬底的外延层被划分为有源区和无源区。
作为本发明的进一步改进，位于有源区的沟槽具有第一深度和第一宽度。
作为本发明的进一步改进，所述无源区的沟槽具有第二深度和第二宽度。
作为本发明的进一步改进，所述有源区和无源区的沟槽相互贯通。
作为本发明的进一步改进，该方法还包括，在所述沟槽填充的最后一个填充步骤之前，仅使用卤化物气体对沟槽中的所述半导体层进行蚀刻。
作为本发明的进一步改进，当有源区的沟槽中所述半导体层与沟槽顶部沿沟槽深度方向的最大距离小于或等于第一宽度的1.6倍时，终止所述第一填充步骤。
作为本发明的进一步改进，当有源区的沟槽中所述半导体层与沟槽顶部沿沟槽深度方向的最大距离小于或等于第一宽度的1.2倍时，终止所述第一填充步骤。
作为本发明的进一步改进，在所述第一填充步骤中，所述混合气体还 包括氢气和掺杂气体。
作为本发明的进一步改进，所述掺杂气体为硼烷，所述硼烷选自甲硼烷、乙硼烷、丁硼烷或它们的组合。
作为本发明的进一步改进，所述衬底为第一掺杂浓度的N型半导体，外延层为第二掺杂浓度的N型半导体，所述第一掺杂浓度大于第二掺杂浓度，所述沟槽中形成P型半导体层。
作为本发明的进一步改进，所述硅源气体选自四氢化硅(SiH4)、二氯甲硅烷(SiH2Cl2)、三氯硅烷(SiHCl3)、四氯化硅(SiCl4)或它们的组合；所述卤化物气体选自氯气(Cl2)、氯化氢(HCl)、氟气(F2)、三氟化氯(ClF3)、氟化氢(HF)、溴化氢(HBr)或它们的组合。
作为本发明的进一步改进，所述第一填充步骤和最后一步填充步骤采用化学气相沉积法(Chemical Vapor Deposition，CVD)来形成所述半导体层。
作为本发明的进一步改进，所述有源区和无源区外延层中的沟槽与衬底相隔离。
作为本发明的进一步改进，所述有源区沟槽的第一深度大于第一宽度，所述无源区沟槽的第二深度大于第二宽度，且所述第一深度和第二深度均大于或等于10微米。
作为本发明的进一步改进，所述有源区与无源区中的沟槽顶部宽度大于或等于所述沟槽底部宽度。
本发明的有益效果是：通过在沟槽填充的开始阶段使用硅源和卤化物的混合气体填充沟槽，并在沟槽填充的最后一个步骤中使用硅源气体而不使用卤化物气体填充沟槽。从而提高沟槽填充质量，缩短沟槽填充时间，提高半导体器件的生产效率，降低生产成本。
附图说明
附图用来提供对本发明的进一步理解，与本发明的各实施例一起用于解释本发明，但并不构成对本发明的限制。在附图中：
图1a-图1d为本发明第一种实施方式中的沟槽填充过程示意图；
图2a-图2e为本发明第二种实施方式中的沟槽填充过程示意图；
图3为本发明第一种实施方式中的沟槽填充各个阶段的速率曲线图；
图4a-图4d为本发明第三种实施方式中的沟槽填充过程示意图；
图5a-图5e为本发明第四种实施方式中的沟槽填充过程示意图；
图6a为本发明第三种实施方式中的沟槽各个阶段的填充速率曲线图；
图6b为本发明第四种实施方式中的沟槽各个阶段的填充速率曲线图；
图7a-图7d为本发明五种实施方式中的沟槽填充过程示意图；
图7e-图7i为本发明六种实施方式中的沟槽填充过程示意图；
图7j-图7m为本发明七种实施方式中的沟槽填充过程示意图；
图8a-图8c为本发明八种实施方式中的沟槽填充过程示意图；
图9为第一个填充步骤完成后沟槽内形成的P型半导体层顶部所在面的最低点与外延层沟槽顶部所在平面的距离为1.0um的时候，使用硅源气体填充沟槽，直至填满沟槽形成的半导体器件的剖面SEM图；
图10为第一个填充步骤完成后沟槽内形成的P型半导体层顶部所在面的最低点与外延层沟槽顶部所在平面的距离为2.0um的时候，使用硅源气体填充沟槽，直至填满沟槽形成的半导体器件的剖面SEM图；
图11为为第一个填充步骤完成后沟槽内形成的P型半导体层顶部所在面的最低点与外延层沟槽顶部所在平面的距离为4.0um的时候，使用硅源气体填充沟槽，直至填满沟槽形成的半导体器件的剖面SEM图；
图12为第一个填充步骤完成后沟槽内形成的P型半导体层顶部所在面的最低点与外延层沟槽顶部所在平面的距离为6.0um的时候，使用硅源气体填充沟槽，直至填满沟槽形成的半导体器件的剖面SEM图；
图13为第一个填充步骤完成后沟槽内形成的P型半导体层顶部所在 面的最低点与外延层沟槽顶部所在平面的距离为9.0um的时候，使用硅源气体填充沟槽，直至填满沟槽形成的半导体器件的剖面SEM图；
图14为第一个填充步骤完成后沟槽内形成的P型半导体层顶部所在面的最低点与外延层沟槽顶部所在平面的距离为10.0um的时候，使用硅源气体填充沟槽，直至填满沟槽形成的半导体器件的剖面SEM图；
图15为第一个填充步骤完成后沟槽内形成的P型半导体层顶部所在面的最低点与外延层沟槽顶部所在平面的距离为15.0um的时候，使用硅源气体填充沟槽，直至填满沟槽形成的半导体器件的剖面SEM图；
图16为第一个填充步骤完成后沟槽内形成的P型半导体层顶部所在面的最低点与外延层沟槽顶部所在平面为不同距离时，至少在沟槽填充的最后一个填充步骤中使用硅源气体而不使用卤化物气体填充沟槽，直至填满沟槽形成的半导体器件所需要的总填充时间的变化图；
图17为沟槽填充的最后一个填充步骤前沟槽内形成的P型半导体层顶部所在面的最低点与外延层沟槽顶部所在平面，至少在沟槽填充的最后一个填充步骤中使用硅源气体而不使用卤化物气体填充沟槽，直至沟槽被完全填满，以在硅衬底表面形成P-N交替排布的“超级结”结构，并使用该“超级结”结构所制造的MOSFET半导体器件的击穿电压变化图。
图18为本发明一种半导体器件的制造方法的工艺流程图。
图中：
100衬底；200外延层；201有源区沟槽；202第一填充步骤中形成的P型半导体层；203第一填充步骤中形成的P型半导体层顶部所在面的最低点；204沟槽填充完毕后在沟槽中形成的P型半导体层；205沟槽填充完毕后在沟槽中形成的P型半导体层顶部所在面的最低点；300掩膜；401无源区沟槽。图9至图15中的虚线部分为在有源区沟槽中形成的P型半导体。
具体实施方式
附图用来提供对本发明的进一步理解，与本发明的各实施例一起用于解释本发明，但并不构成对本发明的限制。发明首先介绍了术语定义和说明，然后介绍了一种半导体器件的制造方法的多个实施例。
1.说明书和权利要求中所用术语的定义和说明
导通电阻(RON)：半导体器件克服半导体特性而实现电性导通时所产生的电阻值，其与半导体器件中的掺杂浓度有密切关系。
击穿电压(VBD)：使电介质击穿的电压，电介质在足够强的电场作用下将失去其介电性从半导体成为导体的现象，称为电介质击穿，所对应的电压称为击穿电压。
减压化学气相沉积法(RPCVD)：把含有构成薄膜元素的气态反应剂或液态反应剂的蒸气及反应所需其它气体引入压力较低的反应室中，在衬底表面发生化学反应生成薄膜的过程。
常压化学气相沉积法(ATM-CVD)：把含有构成薄膜元素的气态反应剂或液态反应剂的蒸气及反应所需其它气体引入压力与外界大气压一致的反应室中，在衬底表面发生化学反应生成薄膜的过程。
Torr：托，真空强度单位，1Torr等于1mm汞柱所产生的压力。
本发明提供了一种半导体器件的制造方法，首先提供一半导体衬底，其晶向为[100]，掺杂浓度为2E19～8E19atom/cm3之间。然后，通过氢气(H2)与四氯化硅(SiCl4)、三氯氢硅(SiHCl3)、硅烷(SiH4)、二氯氢硅(SiH2Cl2)气体与掺杂气体通过气相沉积法在该衬底表面形成N型外延层，该掺杂气体包括磷烷(PH3)或三氯化磷(PCl3)，其外延层中掺杂浓度为5E14～5E15atom/cm3之间。
然后在外延层表面上设置绝缘膜或光刻胶作为蚀刻掩膜，并通过蚀刻的方法，在外延层中形成有源区沟槽和无源区沟槽，该有源区沟槽和无源 区沟槽的深度均大于顶部宽度，且顶部宽度大于或等于底部宽度，沟槽侧壁晶向为[100]。
执行第一填充步骤，其使用流量恒定的硅源和卤化物的混合气体填充所述外延层中的沟槽，该硅源气体包括：四氢化硅(SiH4)、二氯甲硅烷(SiH2Cl2)、三氯硅烷(SiHCl3)、四氯化硅(SiCl4)；该卤化物气体包括：氯气(Cl2)、氯化氢(HCl)、氟气(F2)、三氟化氯(ClF3)、氟化氢(HF)、溴化氢(HBr)。该第一填充步骤还包括梯度降低硅源气体的流量和/或梯度增加卤化物气体的流量。
填充沟槽采用减压化学气相沉积法或常压化学气相沉积法，当采用减压化学气相沉积法形成P型半导体的生长温度为800℃-1100℃，压力为20-700Torr；当采用常压化学气相沉积法形成P型半导体的生长温度为900℃-1150℃，压力为外界大气压。最终在沟槽中形成的P型半导体的掺杂浓度在1E14-1E17atom/cm3之间。并且至少在该沟槽填充的最后一个填充步骤中使用硅源气体而不使用卤化物气体填充沟槽。最后一个填充步骤是指：沟槽被完全填满步骤，即：沟槽中半导体顶部所在面的最低点达到沟槽顶部所在平面的步骤。
在该沟槽填充的最后一个填充步骤之前还包括仅使用卤化物气体对沟槽中的半导体层顶部进行蚀刻。然后，使用化学机械研磨法(CMP)，将凸出沟槽顶部所在平面部分的P型半导体移去。最后在P-N交替排布的“超级结”结构上形成MOSFET器件或IGBT器件。
以下以多个实施例对本发明的一种半导体器件的制造方法进行说明。
实施例1
图1a至图1d为本发明第一种实施例中填充有源区沟槽的工艺流程示意图，其具体流程如下。
首先，如图1a所示，提供掺杂浓度为2.0E19atom/cm3的N型半导体衬底100，其晶向为[100]，在衬底100上通过气相沉积法生长一层50微米 厚的外延层200。该气相沉积法其采用氢气(H2)气携带四氯化硅(SiCl4)气体进入置有硅衬底的反应室，在反应室进行高温化学反应，使含硅反应气体还原或热分解，所产生的硅原子在衬底硅表面上外延生长。同时加入磷烷(PH3)作为掺杂气体，以在衬底表面形成N型外延层掺杂浓度为5.0E14atom/cm3。
然后，如图1b所示，在外延层上通过气相蚀刻，并选择绝缘膜作为蚀刻掩模300，以形成深度为35微米的沟槽201，该沟槽顶部的宽度为5um，沟槽顶部的宽度为5um，沟槽侧壁的晶向为[100]。
使用二氯氢硅(SiH2Cl2)、氯化氢(HCl)、乙硼烷(B2H6)的混合气体用减压化学气相沉积法对沟槽执行第一填充步骤，使沟槽内逐渐生长P型半导体层202。该P型半导体的生长温度为800℃，压力为20Torr，掺杂浓度在1E14atom/cm3。二氯氢硅(SiH2Cl2)、氯化氢(HCl)、乙硼烷(B2H6)混合气体的各自流量恒定不变。
如图1c所示，当沟槽内P型半导体层202顶部所在面的最低点203与外延层的沟槽顶部所在平面301的距离为1.0um的时候，停止第一填充步骤，此阶段共用时92分钟。
然后，使用二氯甲硅烷(SiH2Cl2)气体而不使用卤化物气体，并利用减压化学气相沉积法对沟槽进行填充，并使沟槽内P型半导体层204顶部所在面的最低点205高于该外延层的沟槽顶部所在平面301，如图1d所示，此阶段共用时0.7分钟。因此有源区沟槽填充的整个过程共用时92.7分钟。其中，使用二氯甲硅烷(SiH2Cl2)填充沟槽过程中的P型半导体的生长速率大于第一填充步骤中同时使用二氯甲硅烷(SiH2Cl2)和氯化氢(HCl)填充沟槽过程中的P型半导体的生长速率，如图3所示。
然后，使用化学机械研磨法(CMP)，将凸出有源区沟槽顶部所在平面301部分的P型半导体移去。最后在P-N交替排布的“超级结”结构上形成MOSFET器件。
该实施例中沟槽填充效果良好，沟槽内的P型半导体内部无孔洞，如图9所示，图中虚线部分为在沟槽形成的P型半导体。
实施例2：
图2a至图2e为本发明第二种实施例中填充有源区沟槽的工艺流程示意图，其具体流程如下。
首先，如图2a所示，提供掺杂浓度为4.5E19atom/cm3的N型半导体衬底100，其晶向为[100]，在衬底100上通过气相沉积法生长一层50微米厚的外延层200。该气相沉积法采用氢气(H2)气携带四氯硅烷(SiCl4)气体进入置有硅衬底的反应室，在反应室进行高温化学反应，使含硅反应气体还原或热分解，所产生的硅原子在衬底硅表面上外延生长。同时加入三氯磷烷(PCl3)作为掺杂气体，以在衬底表面形成N型外延层掺杂浓度为8.5E14atom/cm3。
然后，如图2b所示，在外延层上通过气相蚀刻，并选择绝缘膜作为蚀刻掩模300，以形成深度为35微米的沟槽201，该沟槽顶部的宽度为5um，沟槽顶部的宽度为5um，沟槽侧壁的晶向为[100]。
使用四氯硅烷(SiCl4)、氯气(Cl2)、乙硼烷(B2H6)的混合气体用常压化学气相沉积法对沟槽执行第一填充步骤，使沟槽内逐渐生长P型半导体层202。该P型半导体的生长温度为900℃，压力为外界大气压，掺杂浓度在1.5E15atom/cm3。四氯硅烷(SiCl4)、氯气(Cl2)、乙硼烷(B2H6)混合气体的各自流量恒定不变。
如图2c所示，当沟槽内P型半导体层202顶部所在面的最低点203与外延层的沟槽顶部所在平面301的距离为2.0um的时候，停止第一填充步骤，此阶段共用时90分钟。
如图2d所示，当第一填充步骤完成之后，仅使用氯气(Cl2)对沟槽内的P型半导体的顶部进行蚀刻，以扩大沟槽内P型半导体层顶部的开口角度，该蚀刻过程共耗时0.5分钟。
然后，使用四氯硅烷(SiCl4)气体继续填充剩余沟槽，直至沟槽被完全填满，并使沟槽内P型半导体层204顶部所在面的最低点205高于该外延层的沟槽顶部所在平面301，如图2e所示。该最后一步填充步骤使用四氯硅烷(SiCl4)气体而不使用氯气(Cl2)，并利用减压化学气相沉积法对沟槽进行填充。此阶段共用时1.3分钟。因此整个填充过程共用时91.8分钟。其中第二填充步骤中沟槽内P型半导体的生长速率远大于第一填充步骤中沟槽内P型半导体的生长速率，如图3所示。该实施例中沟槽填充效果良好，沟槽内的P型半导体内部无孔洞，如图10所示，图中虚线部分为在沟槽形成的P型半导体。
然后，使用化学机械研磨法(CMP)，将凸出有源区沟槽顶部所在平面301部分的P型半导体移去。最后在P-N交替排布的“超级结”结构上形成IGBT器件。
实施例3：
图4a至图4d为本发明第三种实施例中填充有源区沟槽的工艺流程示意图，其具体流程如下。
首先，如图4a所示，提供掺杂浓度为8.0E19atom/cm3的N型半导体衬底100，其晶向为[100]，在衬底100上通过气相沉积法生长一层50微米厚的外延层200。该气相沉积法其采用氢气(H2)气携带四氢化硅(SiH4)气体进入置有硅衬底的反应室，在反应室进行高温化学反应，使含硅反应气体还原或热分解，所产生的硅原子在衬底硅表面上外延生长。同时加入磷烷(PH3)作为掺杂气体，以在衬底表面形成N型外延层掺杂浓度为5.0E15atom/cm3。
然后，如图4b所示，在外延层上通过气相蚀刻，并选择光刻胶作为蚀刻掩模300，以形成深度为35微米的沟槽201，该沟槽顶部的宽度为5um，沟槽顶部的宽度为5um，沟槽侧壁的晶向为[100]。
使用四氢化硅(SiH4)、氯化氢(HCl)、三氯化硼(BCl3)的混合气体用减压化学气相沉积法对沟槽执行第一填充步骤，使沟槽内逐渐生长P型半导体层202。
如图4c所示，在沟槽填充开始时，由于沟槽开口较大，以较快的生长速率生长，一定时间后适当降低生长速率，以防止有源区沟槽内的P型半导体层过快生长，经一定时间后再次降低生长速率。沟槽内P型半导体的生长速率可通过梯度降低四氢化硅(SiH4)气体的流量和梯度增加氯化氢(HCl)气体的流量来实现调节。所以该第一填充步骤中沟槽中P型半导体层的生长速率分两次降低，如图6a中1、2、3所示，该第一填充步骤中形成的P型半导体层分别为202、212、222。该P型半导体的生长温度为1100℃，压力为700Torr，掺杂浓度为8.0E16atom/cm3。
如图4c所示，当沟槽内P型半导体层222顶部所在面的最低点203与外延层的沟槽顶部所在平面301的距离为4.0um的时候，停止第一填充步骤，此阶段共用时87分钟。
然后，使用四氢化硅(SiH4)气体，并利用减压化学气相沉积法对沟槽进行填充，并使沟槽内P型半导体层232顶部所在面的最低点205高于该外延层的沟槽顶部所在平面301，如图4d所示，此阶段共用时2分钟。因此。有源区沟槽填充的整个过程共用时89分钟。如图6a中1、2、3、4所示，在沟槽填充的最后一个步骤中，使用四氢化硅(SiH4)填充沟槽过程中的P型半导体的生长速率大于第一填充步骤中同时使用四氢化硅(SiH4)和氯化氢(HCl)填充沟槽过程中的P型半导体的生长速率。然后，使用化学机械研磨法(CMP)，将凸出有源区沟槽顶部所在平面301部分的P型半导体移去。最后在P-N交替排布的“超级结”结构上形成MOSFET器件。
该实施例中沟槽填充效果良好，沟槽内的P型半导体内部无孔洞，如图11所示，图中虚线部分为在沟槽形成的P型半导体。
实施例4：
图5a至图5e为本发明第4种实施例中填充有源区沟槽的工艺流程示意图，其具体流程如下。
首先，如图5a所示，提供掺杂浓度为6.5E19atom/cm3的N型半导体衬底100，其晶向为[100]，在衬底100上通过气相沉积法生长一层50微米厚的外延层200。该气相沉积法其采用氢气(H2)气携带四氯化硅(SiCl4)气体进入置有硅衬底的反应室，在反应室进行高温化学反应，使含硅反应气体还原或热分解，所产生的硅原子在衬底硅表面上外延生长。同时加入三氯化磷(PCl3)作为掺杂气体，以在衬底表面形成N型外延层掺杂浓度为8.5E14atom/cm3。
使用四氢化硅(SiH4)、氯化氢(HCl)、三氯化硼(BCl3)的混合气体用减压化学气相沉积法对沟槽执行第一填充步骤，使沟槽内逐渐生长P型半导体层202。
在沟槽填充开始时，由于沟槽开口较大，可以以较快的生长速率生长。一定时间后，适当降低生长速率以防止沟槽内的P型半导体层的过快生长。再经一定时间后再次降低生长速率。沟槽内P型半导体的生长速率可以可通过梯度降低四氢化硅(SiH4)气体的流量和梯度增加氯化氢(HCl)气体的流量来实现调节。所以该第一填充步骤中P型半导体层的生长速率分两次降低，如图6b中1、2、3所示，该第一填充步骤中形成的P型半导体层分别为202、212、222。该P型半导体的生长温度为950℃，压力200Torr，掺杂浓度1.0E17atom/cm3。
如图5c所示，当沟槽内P型半导体层222顶部所在面的最低点203低于外延层的沟槽顶部所在平面301距离为6.0um的时候，停止第一填充步骤，此阶段共用时79分钟。
如图5d所示，使用氯化氢(HCL)气体对沟槽内的P型半导体的顶部进行蚀刻，以扩大沟槽内的P型半导体的顶部的开口角度，该蚀刻过程用时0.5min。
然后，使用四氢化硅(SiH4)气体而不使用氯化氢(HCL)气体，并利用减压化学气相沉积法对沟槽进行填充，并使沟槽内P型半导体层232顶部所在面的最低点205高于该外延层的沟槽顶部所在平面301，如图5e所示，此阶段共用时5分钟。因此有源区沟槽填充的整个过程共用时84.5分钟。在沟槽填充的最后一个步骤中，使用四氢化硅(SiH4)填充沟槽过程中的P型半导体的生长速率大于第一填充步骤中同时使用四氢化硅(SiH4)和氯化氢(HCl)填充沟槽过程中的P型半导体的生长速率。整个沟槽的填充速率变化图如图6b所示。图中1、2、3为第一填充步骤中沟槽中P型半导体生长速率，4为用氯化氢(HCL)气体对沟槽内P型半导体层的顶部进行蚀刻的速率，5为使用四氢化硅(SiH4)继续填充沟槽过程中P型半导体层232的生长速率。
然后，使用化学机械研磨法(CMP)，将凸出有源区沟槽顶部所在平面301部分的P型半导体移去。最后在P-N交替排布的“超级结”结构上形成MOSFET器件。
该实施例中沟槽填充效果良好，沟槽内的P型半导体内部无孔洞，如图12所示，图中虚线部分为在沟槽形成的P型半导体。
实施例5：
图7a至图7d为本发明第五种实施例中有源区和无源区的沟槽相隔离并被同时填充的工艺流程示意图，其具体流程如下。
首先，如图7a所示，提供掺杂浓度为5.2E19atom/cm3的N型半导体衬底100，其晶向为[100]，在衬底100上通过气相沉积法生长一层50微米厚的外延层200。该气相沉积法其采用氢气(H2)气携带四氯化硅(SiCl4)气体进入置有硅衬底的反应室，在反应室进行高温化学反应，使含硅反应 气体还原或热分解，所产生的硅原子在衬底硅表面上外延生长。同时加入磷烷(PH3)作为掺杂气体，以在衬底表面形成N型外延层掺杂浓度为2.3E15atom/cm3。
如图7b所示，在外延层上通过气相蚀刻，并选择绝缘膜作为蚀刻掩模300，以形成深度均为35微米的有源区沟槽201和无源区沟槽401，该有源区沟槽顶部的宽度为5um，有源区沟槽底部宽度为5um，无源区沟槽顶部的宽度为6um，无源区沟槽底部宽度为6um，沟槽侧壁的晶向为[100]，且源区沟槽201和无源区沟槽401相互隔离。
使用二氯氢硅(SiH2Cl2)、氯化氢(HCl)、乙硼烷(B2H6)的混合气体用减压化学气相沉积法对沟槽执行第一填充步骤，使有源区沟槽201和无源区沟槽401同时被填充，以在有源区沟槽201和无源区沟槽401内逐渐生长有源区P型半导体层202和无源区P型半导体层402。该P型半导体的生长温度为950℃，压力为500Torr，掺杂浓度在5.0E16atom/cm3。二氯氢硅(SiH2Cl2)、氯化氢(HCl)、乙硼烷(B2H6)混合气体的各自流量恒定不变。
如图7c所示，当有源区的沟槽内P型半导体层202顶部所在面的最低点203低于外延层的沟槽顶部所在平面301的距离为1.0um时，停止第一填充步骤，此阶段共用时92分钟。
然后，使用二氯甲硅烷(SiH2Cl2)气体而不使用氯化氢(HCl)气体，并利用减压化学气相沉积法对沟槽进行填充，并使有源区沟槽201内P型半导体层顶部所在面的最低点205高于该外延层的沟槽顶部所在平面301，无源区沟槽401内P型半导体层顶部所在面的最低点405高于该外延层的沟槽顶部所在平面301，如图7d所示。此阶段共用时0.7分钟。因此，有源区沟槽和无源区沟槽填充的整个过程共用时92.7分钟。其中，使用二氯甲硅烷(SiH2Cl2)填充沟槽过程中的P型半导体的生长速率大于第一填充 步骤中同时使用二氯甲硅烷(SiH2Cl2)和氯化氢(HCl)填充沟槽过程中的P型半导体的生长速率，如图3所示。
然后，使用化学机械研磨法(CMP)，将凸出有源区沟槽顶部所在平面301部分的P型半导体移去。最后在P-N交替排布的“超级结”结构上形成MOSFET器件。
实施例6
图7e至图7i为本发明第六种实施例中有源区和无源区的沟槽相隔离并被同时填充的工艺流程示意图。
本实施例与实施例5相比，其主要区别在于：有源区沟槽201和无源区沟槽401在执行第一填充步骤以后，使用氟化氢(HF)气体对有源区沟槽201的P型半导体层202和无源区沟槽401内的P型半导体层402的顶部进行蚀刻，以扩大沟槽内P型半导体顶部的开口角度，参图7h所示。
然后，使用二氯甲硅烷(SiH2Cl2)气体而不使用氯化氢(HCl)气体，并利用减压化学气相沉积法对沟槽进行填充，并使有源区沟槽内P型半导体层202顶部所在面的最低点205高于该外延层的沟槽顶部所在平面301，如图7i所示。
实施例7：
图7j至图7m为本发明第七中实施例中有源区和无源区的沟槽相贯通，且同时被填充的工艺流程示意图。
本实施例与实施例5相比，本实施例的第一个主要区别在于：当第一填充步骤完成之后，有源区沟槽201内的P型半导体层顶部所在面205高于该外延层的沟槽顶部所在平面301，而无源区沟槽401内的P型半导体层顶部所在面403低于该外延层的沟槽顶部所在平面301。参图7l所示，此时有源区沟槽201已被完全填充完毕，而无源区沟槽401尚未被完全填充完毕。
本实施例与实施例5相比，本实施例的第二个主要区别在于：使用二氯氢硅(SiH2Cl2)、氯化氢(HCl)、乙硼烷(B2H6)的混合气体利用常压化学气相沉积法对沟槽执行第一填充步骤。该P型半导体的生长温度为1150℃，压力为外界大气压，掺杂浓度在5.9E16atom/cm3。
然后，使用二氯甲硅烷(SiH2Cl2)气体而不使用氯化氢(HCl)气体，并利用常压化学气相沉积法对无源区沟槽401继续填充，直至无源区沟槽401内的P型半导体层顶部所在面的最低点404高于该外延层的沟槽顶部所在平面301，参图7m所示。
实施例8：
图8a至图8c为本发明第八种实施例中有源区和无源区的沟槽相贯通，且同时被填充的工艺流程示意图。
图8a为有源区沟槽201和无源区沟槽401相贯通的立体图，
图8b与图8c中的左边部分为有源区沟槽201沿图8a中A-A剖视方向的填充过程示意图。图8b与图8c中的中间部分为无源区沟槽401沿图8a中B-B剖视方向的填充过程示意图。图8b与图8c中的右边部分为有源区沟槽201与无源区沟槽401的交汇处501，沿图8a中C-C剖视方向的填充过程示意图。
与实施例5相比，其主要区别在于，在本实施例中有源区沟槽201和无源区沟槽401相贯通，且有源区沟槽201和无源区沟槽401的宽度和深度均相等。
首先，使用二氯氢硅(SiH2Cl2)、氯化氢(HCl)、乙硼烷(B2H6)的混合气体用减压化学气相沉积法对沟槽执行第一填充步骤，在有源区沟槽内逐渐生长P型半导体层202，在无源区沟槽内逐渐生长P型半导体层402，并逐渐将源区沟槽201和无源区沟槽401全部填满。此时，有源区和无源区沟槽内的P型半导体顶部所在面与沟槽顶部外延层所在平面301持平，而有源区沟槽201和无源区沟槽401的交汇处沟槽501内的P型半导 体顶部所在面的最低点5011低于外延层沟槽顶部所在平面301，参图8b所示。
然后，使用氯甲硅烷(SiH2Cl2)气体而不使用氯化氢(HCl)气体，并利用减压化学气相沉积法对交汇处沟槽501进行填充，直到交汇处沟槽501内形成的P型半导体层顶部所在面的最低点5012高于该外延层的沟槽顶部所在平面301，如图8c所示。
该P型半导体的生长温度为900℃，压力为300Torr，掺杂浓度为6.0E16atom/cm3，该硅衬底的晶向为[100]，沟槽侧壁的晶向为[100]。该N型衬底的掺杂浓度为6.4E19atom/cm3，N型外延层的掺杂浓度为8.5E14atom/cm3。
然后，使用化学机械研磨法(CMP)，将凸出有源区沟槽201顶部所在平面301部分的P型半导体移去。最后在P-N交替排布的“超级结”结构上形成MOSFET器件。
如图16与图17所示，其他实施方式的技术路线基本相同。只是在执行第一填充步骤后，有源区沟槽内形成的P型半导体层202顶部所在面的最低点与外延层的沟槽顶部所在平面301的剩余距离不同(以下简称：沟槽剩余距离)。在此我们通过实验得到了沟槽剩余距离与有源区沟槽顶部宽度的“总填充处理时间”和“击穿电压”的基本函数关系，
结合这两张图，我们发现首先使用硅源气体与卤化物的混合气体对沟槽进行填充，当沟槽剩余距离为6.0um的时候(相当于有源区沟槽顶部宽度的1.2倍的时候)，然后单独使用硅源气体对剩余沟槽进行填充，填充后的沟槽内部没有孔洞，耐压值696V，而此种工艺路线的总处理时间最短同时器件的击穿电压性能良好；当沟槽剩余距离大于8um但小于15um的时候(相当于有源区沟槽顶部宽度的1.6至3.0倍的时候)，虽然填充效果尚可，击穿电压也无明显的下降，如图13和图14所示，但其总处理时间却逐渐变长；而当沟槽剩余距离大于15um的时候(相当于有源区沟槽顶部宽度的3.0倍以上时)，其沟槽填充质量明显下降，击穿电压迅速 下降，如图15所示，而且其填充沟槽的总处理时间相对于在沟槽剩余距离小于或等于8um以下时(相当于有源区沟槽顶部宽度的1.6倍)，单独使用硅源气体填充而言要更长，所以工艺的整体效果不佳。
本发明一种半导体器件的制造方法的工艺流程图，参图18所示。
通过上述实施例，我们可以发现，在沟槽填充开始时使用硅源和卤化物的混合气体填充沟槽，并在沟槽填充的最后一个步骤中使用硅源气体而不使用卤化物气体填充。这样既保证了沟槽的填充质量，又缩短了沟槽填充的整体时间，从而提高了填充效率，提高了整个半导体器件的生产效率，降低了半导体器件的生产成本。
应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。
上文所列出的一系列的详细说明仅仅是针对本发明的可行性实施方式的具体说明，它们并非用以限制本发明的保护范围，凡未脱离本发明技艺精神所作的等效实施方式或变更均应包含在本发明的保护范围之内。
Claims (15)
1.一种半导体器件的制造方法，其特征在于，包括如下步骤：
提供半导体衬底，所述衬底表面设有外延层，所述外延层中设置有若干沟槽；所述衬底的外延层被划分为有源区和无源区；位于有源区的沟槽具有第一深度和第一宽度；
执行第一填充步骤，使用至少包括硅源和卤化物的混合气体填充所述沟槽，以形成半导体层；
至少在所述沟槽填充的最后一个填充步骤中使用硅源气体而不使用卤化物气体填充沟槽；
当有源区的沟槽中所述半导体层与沟槽顶部沿沟槽深度方向的最大距离小于或等于第一宽度的1.6倍时，终止所述第一填充步骤。
2.根据权利要求1所述的制造方法，其特征在于：所述第一填充步骤还包括梯度降低硅源气体的流量和/或梯度增加卤化物气体的流量。
3.根据权利要求1所述的制造方法，其特征在于：所述无源区的沟槽具有第二深度和第二宽度。
4.根据权利要求1所述的制造方法，其特征在于：所述有源区和无源区的沟槽相互贯通。
5.根据权利要求1至2中任一项所述的制造方法，其特征在于：该方法还包括，在所述沟槽填充的最后一个填充步骤之前，仅使用卤化物气体对沟槽中的所述半导体层进行蚀刻。
6.根据权利要求3所述的制造方法，其特征在于：当有源区的沟槽中所述半导体层与沟槽顶部沿沟槽深度方向的最大距离小于或等于第一宽度的1.6倍时，终止所述第一填充步骤。
7.根据权利要求6所述的制造方法，其特征在于：当有源区的沟槽中所述半导体层与沟槽顶部沿沟槽深度方向的最大距离小于或等于第一宽度的1.2倍时，终止所述第一填充步骤。
8.根据权利要求1所述的制造方法，其特征在于：在所述第一填充步骤中，所述混合气体还包括氢气和掺杂气体。
9.根据权利要求8所述的制造方法，其特征在于：所述掺杂气体为硼烷，所述硼烷选自甲硼烷、乙硼烷、丁硼烷或它们的组合。
10.根据权利要求1所述的制造方法，其特征在于：所述衬底为第一掺杂浓度的N型半导体，外延层为第二掺杂浓度的N型半导体，所述第一掺杂浓度大于第二掺杂浓度，所述沟槽中形成P型半导体层。
11.根据权利要求1所述的制造方法，其特征在于，所述硅源气体选自四氢化硅(SiH4)、二氯甲硅烷(SiH2Cl2)、三氯硅烷(SiHCl3)、四氯化硅(SiCl4)或它们的组合；所述卤化物气体选自氯气(Cl2)、氯化氢(HCl)、氟气(F2)、三氟化氯(ClF3)、氟化氢(HF)、溴化氢(HBr)或它们的组合。
12.根据权利要求1所述的制造方法，其特征在于，所述第一填充步骤和最后一步填充步骤采用化学气相沉积法(Chemical Vapor Deposition，CVD)来形成所述半导体层。
13.根据权利要求1所述的制造方法，其特征在于，所述有源区和无源区外延层中的沟槽与衬底相隔离。
14.根据权利要求3所述的制造方法，其特征在于：所述有源区沟槽的第一深度大于第一宽度，所述无源区沟槽的第二深度大于第二宽度，且所述第一深度和第二深度均大于或等于10微米。
15.根据权利要求14所述的制造方法，其特征在于：所述有源区与无源区中的沟槽顶部宽度大于或等于所述沟槽底部宽度。
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