CN104380472B - 碳化硅半导体器件 - Google Patents

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Abstract

漂移层(81)形成了碳化硅层(101)的第一主表面(P1)并且具有第一导电类型。提供源区(83)使得通过体区(82)与漂移层(81)分隔开，并且源区形成第二主表面(P2)，并且具有第一导电类型。缓和区(71)设置在漂移层(81)内并且具有距第一主表面(P1)的距离(Ld)。缓和区(71)具有第二导电类型，并且具有杂质剂量(Drx)。漂移层(81)在第一主表面(P1)和缓和区(71)之间具有杂质浓度(Nd)。满足Drx＞Ld·Nd的关系。因此，提供了具有高耐受电压的碳化硅半导体器件。

Description

碳化硅半导体器件
技术领域
本发明涉及一种碳化硅半导体器件，具体地涉及一种具有栅极绝缘膜的碳化硅半导体器件及其制造方法。
背景技术
在代表广泛使用的功率半导体器件的Si(硅)MOSFET(金属氧化物半导体场效应晶体管)中，确定击穿电压的主要因素是形成击穿电压保持区域的漂移层能够经受的电场强度的上限。由Si制成的漂移层在被施加不低于约0.3MV/cm的电场的部分处会击穿。因此，必须将MOSFET的整个漂移层中的电场强度抑制为小于指定值。最简单的方法是降低漂移层中的杂质浓度。然而，该方法在MOSFET的高导通电阻中是不利的。也就是，存在导通电阻和击穿电压之间的权衡关系。
日本专利特开No.9-191109描述了考虑由Si的物理属性值得到的理论极限的、与典型的Si MOSFET有关的导通电阻和击穿电压之间的权衡关系。然后，为了克服这种权衡，公开了在漏电极上的n型衬底上的n基极层中添加的下p型嵌入层和上p型嵌入层。下p型嵌入层和上嵌入层将n基极层分成厚度彼此相等的下面部分、中间部分和上面部分。根据该文献，施加等分的电压到该三个部分，并且每个部分的电场最大值保持在极限电场强度或者更低。
引用列表
专利文献
PTD1：日本专利特开No.9-191109
发明内容
技术问题
近年来积极论述了用SiC(碳化硅)代替Si作为大大改善上述权衡的方法。与Si不同，SiC是能够足以经受甚至不低于0.4MV/cm的电场强度的材料。
在可以施加这种高电场的情况下，由于电场集中在MOSFET结构中的特定位置处产生的击穿引出了问题。例如，在沟槽结构MOSFET的情况下，由于沟槽的底部部分、尤其是拐角部分处在栅极绝缘膜中的电场集中的栅极绝缘膜的击穿现象是确定击穿电压的主要因素。因此，在Si半导体器件和SiC半导体器件之间确定击穿电压的因素是不同的。因此，如果将认为假设使用Si的上述文献中的技术简单地应用于改善SiC半导体器件的击穿电压，则不能实现通过充分利用SiC物理属性方面的有利条件改善击穿电压。
制作了本发明以解决如上所述的问题，并且本发明的目的在于提供一种具有高击穿电压的碳化硅半导体器件。
问题的解决方案
根据本发明的碳化硅半导体器件具有碳化硅层、栅极绝缘膜、栅电极以及第一和第二电极。该碳化硅层具有第一主表面和与该第一主表面相反的第二主表面。该碳化硅层具有漂移层、体区和源区。该漂移层形成了第一主表面并且具有第一导电类型。该体区设置在漂移层上并且具有与第一导电类型不同的第二导电类型。该源区设置在体区上以通过体区使其与漂移层分隔开，形成第二主表面，并且具有第一导电类型。该碳化硅层包括设置在漂移层内部并且具有第二导电类型的缓和区。该缓和区具有杂质剂量Drx并且具有距第一主表面的距离Ld。漂移层在第一主表面和缓和区之间具有杂质浓度Nd。满足Drx＞Ld·Nd的关系。栅极绝缘膜设置在体区上以使源区和漂移层相互连接。栅电极设置在栅极绝缘膜上。第一电极与第一主表面相对。第二电极与第二主表面相对。
根据上述碳化硅半导体器件，增加缓和区中的杂质剂量以满足Drx＞Ld·Nd的关系。因此，当跨第一和第二电极的电压随着碳化硅半导体器件设定为截止状态而变得更高时，在耗尽层从缓和区充分延伸到碳化硅层的第一主表面之前防止缓和区被完全耗尽。因此，可以在缓和区和第一主表面之间形成具有足够长度的耗尽层。因此，增加了由缓和区和第一主表面之间的部分承受的跨第一和第二电极的电压的比率。换句话说，缓和了由比缓和区浅的部分承受的电压。从而，能够减轻比缓和区浅的部分中的电场强度。换句话说，能够减轻由于电场集中可能发生击穿的部分中的电场强度。因此，在不产生击穿的情况下跨第一和第二电极能够施加更高的电压。也就是，提高了氮化硅半导体器件的击穿电压。
优选地，满足Ld≥5μm的关系。因此，能够在缓和区和第一主表面之间形成具有长度最大为5μm的耗尽层。换句话说，在缓和区和第一主表面之间能够更容易地形成具有足够长度的耗尽层。因此，能够进一步提高氮化硅半导体器件的击穿电压。
优选地，满足Drx≥1×1013cm-2的关系。因此，当跨第一和第二电极的电压随着碳化硅半导体器件设定为截止状态而增高时，在耗尽层从缓和区充分延伸到碳化硅层的第一主表面之前防止缓和区被完全耗尽。因此，能够进一步提高碳化硅半导体器件的击穿电压。
优选地，跨第一和第二电极的击穿电压等于或者高于600V。在具有不低于600V的击穿电压的半导体器件中，更重量的问题是确保击穿电压。具有上述特征的碳化硅半导体器件能够解决这种问题。
优选地，碳化硅半导体器件具有单晶衬底。该单晶衬底设置在碳化硅层的第一主表面和第一电极之间，与碳化硅层的第一主表面和第一电极中的每一个接触，由碳化硅构成，具有第一导电类型，并且具有比杂质浓度Nd高的杂质浓度。因此，使用插入的具有比杂质浓度Nd高的杂质浓度的单晶衬底，使漂移层和第一电极彼此相互连接。从而，能够降低第一电极的接触电阻。从而，能够相应地增加漂移层的电阻。
碳化硅层的第二主表面可以提供有沟槽。该沟槽具有穿过源区和体区到达漂移层的侧壁表面和位于漂移层上的底表面。栅极绝缘膜覆盖沟槽的侧壁表面和底表面中的每一个。缓和区设置在比沟槽的底表面深的位置。在这种沟槽结构的碳化硅半导体器件中，在确保击穿电压时，将会抑制施加到栅极绝缘膜上的电场。具有上述特征的碳化硅半导体器件能够实现这种抑制。
优选地，缓和区和沟槽的底表面之间的距离Ltr不大于4μm。因此，能够更有效地抑制在沟槽的底表面上的栅极氧化物膜处的电场集中。从而，能够进一步提高碳化硅半导体器件的击穿电压。
碳化硅层的第二主表面可以包括具有源区、体区和漂移层的平坦表面。栅极绝缘膜可以设置在平坦表面上。在这种平面结构的碳化硅半导体器件中，在确保击穿电压时，将会抑制施加到漂移层和体区之间的界面上的电场。具有上述特征的碳化硅半导体器件能够实现这种抑制。
优选地，体区是具有侧表面和底表面以及在该侧表面和底表面之间的拐角部分的阱区。缓和区和阱区的拐角部分之间的距离Lpn不大于4μm。因此，能够抑制电场集中在特别可能发生击穿的阱区的拐角部分。从而，能够进一步提高碳化硅半导体器件的击穿电压。
发明的有益效果
如上所述，根据本发明，能够提高击穿电压。
附图说明
图1是示意性地示出本发明第一实施例的碳化硅半导体器件的构造的部分横截面图。
图2是示意性示出图1的碳化硅半导体器件中的碳化硅层形状的部分透视图。
图3是示意性示出图1的碳化硅半导体器件中的碳化硅层形状的部分顶视图。
图4是示意性示出制造图1的碳化硅半导体器件的方法中的第一步骤的部分横截面图。
图5是示意性示出制造图1的碳化硅半导体器件的方法中的第二步骤的部分横截面图。
图6是示意性示出制造图1的碳化硅半导体器件的方法中的第三步骤的部分横截面图。
图7是示意性示出制造图1的碳化硅半导体器件的方法中的第四步骤的部分横截面图。
图8是示意性示出制造图1的碳化硅半导体器件的方法中的第五步骤的部分横截面图。
图9是示意性示出制造图1的碳化硅半导体器件的方法中的第六步骤的部分横截面图。
图10是示意性示出制造图1的碳化硅半导体器件的方法中的第七步骤的部分横截面图。
图11是示意性示出制造图1的碳化硅半导体器件的方法中的第八步骤的部分横截面图。
图12是示意性示出制造图1的碳化硅半导体器件的方法中的第九步骤的部分横截面图。
图13是示意性示出制造图1的碳化硅半导体器件的方法中的第十步骤的部分横截面图。
图14是示意性示出制造图1的碳化硅半导体器件的方法中的第十一步骤的部分横截面图。
图15是示意性示出图3的碳化硅层的第一变形的部分顶视图。
图16是示意性示出图3的碳化硅层的第二变形的部分顶视图。
图17是示意性示出本发明第二实施例的碳化硅半导体器件的构造的部分横截面图。
图18是示意性示出图17的碳化硅半导体器件中的碳化硅层形状的部分顶视图。
图19是示意性示出本发明第三实施例的碳化硅半导体器件的构造的部分横截面图。
图20是示意性示出图19的碳化硅半导体器件中的碳化硅层形状的部分顶视图。
图21是示意性示出本发明第四实施例的碳化硅半导体器件的结构的部分横截面图。
图22是示意性示出图21的碳化硅半导体器件中的碳化硅层形状的部分顶视图。
图23是示意性示出碳化硅半导体器件中的碳化硅层表面处的微结构的部分横截面图。
图24是示出在具有4H多型的六边形晶体中的(000-1)面的晶体结构的示意图。
图25是示出在沿图24中的线XXV-XXV的(11-20)面的晶体结构的示意图。
图26是示出在(11-20)面中图23的组合表面的表面附近的范围中的晶体结构的示意图。
图27是在从(01-10)面观察图23的组合表面时的示意图。
图28是示出在执行热蚀刻的情况下和不执行热蚀刻的情况下，沟道表面和(000-1)面之间的宏观观察角度与沟道迁移率的关系的一个实例的曲线图。
图29是示出在沟道方向和<0-11-2>方向之间的角度与沟道迁移率的关系的一个实例的曲线图。
图30是示出图23的变形的示意图。
图31是示意性示出本发明第五实施例的碳化硅半导体器件的构造的部分横截面图。
图32是举例说明在距离Ld＝3μm、5μm、10μm和15μm的每种情况下，在漂移层中的杂质浓度Nd和击穿电压之间关系的曲线图。
图33是举例说明在沟槽的深度为1.65μm的情况下，缓和区中的杂质剂量Drx与施加到漂移层和缓和区之间界面的电场强度Efp、施加到沟槽中的漂移层的电场强度Etr和施加到栅极绝缘膜的电场强度Eox中的每一个电场强度之间的关系的曲线图。
图34是举例说明在沟槽的深度为1.40μm的情况下，缓和区中的杂质剂量Drx与施加到漂移层和缓和区之间界面的电场强度Efp、施加到沟槽中的漂移层的电场强度Etr和施加到栅极绝缘膜的电场强度Eox中的每一个电场强度之间的关系的曲线图。
图35是举例说明在沟槽的深度为1.20μm的情况下，缓和区中的杂质剂量Drx与施加到漂移层和缓和区之间界面的电场强度Efp、施加到沟槽中的漂移层的电场强度Etr和施加到栅极绝缘膜的电场强度Eox中的每一个电场强度之间的关系的曲线图。
图36是举例说明在沟槽的深度为1.65μm且杂质剂量Drx为1×1013cm-2的情况下，电压与施加到漂移层和缓和区之间界面的电场强度Efp、施加到沟槽中的漂移层的电场强度Etr和施加到栅极绝缘膜的电场强度Eox中的每一个电场强度之间的关系的曲线图。
图37是举例说明在沟槽的深度为1.65μm且杂质剂量Drx为3×1013cm-2的情况下，电压与施加到漂移层和缓和区之间界面的电场强度Efp、施加到沟槽中的漂移层的电场强度Etr和施加到栅极绝缘膜的电场强度Eox中的每一个电场强度之间的关系的曲线图。
图38是举例说明在沟槽的深度为1.65μm且杂质剂量Drx为5×1013cm-2的情况下，电压与施加到漂移层和缓和区之间界面的电场强度Efp、施加到沟槽中的漂移层的电场强度Etr和施加到栅极绝缘膜的电场强度Eox中的每一个电场强度之间的关系的曲线图。
图39是举例说明在沟槽的深度为1.40μm且杂质剂量Drx为1×1013cm-2的情况下，电压与施加到漂移层和缓和区之间界面的电场强度Efp、施加到沟槽中的漂移层的电场强度Etr和施加到栅极绝缘膜的电场强度Eox中的每一个电场强度之间的关系的曲线图。
图40是举例说明在沟槽的深度为1.40μm且杂质剂量Drx为3×1013cm-2的情况下，电压与施加到漂移层和缓和区之间界面的电场强度Efp、施加到沟槽中的漂移层的电场强度Etr和施加到栅极绝缘膜的电场强度Eox中的每一个电场强度之间的关系的曲线图。
图41是举例说明在沟槽的深度为1.40μm且杂质剂量Drx为5×1013cm-2的情况下，电压与施加到漂移层和缓和区之间界面的电场强度Efp、施加到沟槽中的漂移层的电场强度Etr和施加到栅极绝缘膜的电场强度Eox中的每一个电场强度之间的关系的曲线图。
图42是举例说明在沟槽的深度为1.20μm且杂质剂量Drx为1×1013cm-2的情况下，电压与施加到漂移层和缓和区之间界面的电场强度Efp、施加到沟槽中的漂移层的电场强度Etr和施加到栅极绝缘膜的电场强度Eox中的每一个电场强度之间的关系的曲线图。
图43是举例说明在沟槽的深度为1.20μm且杂质剂量Drx为3×1013cm-2的情况下，电压与施加到漂移层和缓和区之间界面的电场强度Efp、施加到沟槽中的漂移层的电场强度Etr和施加到栅极绝缘膜的电场强度Eox中的每一个电场强度之间的关系的曲线图。
图44是举例说明在沟槽的深度为1.20μm且杂质剂量Drx为5×1013cm-2的情况下，电压与施加到漂移层和缓和区之间界面的电场强度Efp、施加到沟槽中的漂移层的电场强度Etr和施加到栅极绝缘膜的电场强度Eox中的每一个电场强度之间的关系的曲线图。
图45是举例说明缓和区和沟槽拐角部分之间的距离Ltr与施加到漂移层和缓和区之间界面的电场强度Efp、施加到沟槽中的漂移层的电场强度Etr、施加到栅极绝缘膜的电场强度Eox和施加到漂移层和体区之间界面的电场强度Epn中的每一个电场强度之间的关系的曲线图。
图46是举例说明在平面结构MOSFET中，在电压与施加到漂移层和缓和区之间界面的电场强度Efp和施加到漂移层和体区之间界面的电场强度Epn中的每一个电场强度之间的关系的曲线图。
具体实施方式
在下文中将参考附图描述本发明的实施例。注意，在下面的图中，相同或者相应的元件具有指定的相同附图标记并且将不再重复其描述。另外，关于本文中的晶体学符号，单个取向、集合取向、单个面和集合面分别用[]、<>、()和{}示出。而且，晶体学的负指数通常由上面具有“-”的数字表示，然而，在本文中负号在数字的前面。
(第一实施例)
如图1至图3所示，本实施例中的MOSFET 201(碳化硅半导体器件)具有单晶衬底80、外延层101(碳化硅层)、栅极氧化物膜91(栅极绝缘膜)、栅电极92、层间绝缘膜93、源电极94(第二电极)、源极互连层95和漏电极98(第一电极)。MOSFET 201优选具有跨漏电极98和源电极94的不低于600V的击穿电压。换句话说，MOSFET201优选为具有高击穿电压的功率半导体器件。
外延层101是在单晶衬底80上外延生长的碳化硅层。外延层101具有4H多型的六方晶体结构。外延层101具有面向单晶衬底80的下表面P1(第一主表面)和与下表面相反的上表面P2(第二主表面)。外延层101具有漂移层81(漂移层)、p体层82(体区)、n区域83(源区)、p接触区域84和缓和区71。
n漂移层81为n型(第一导电类型)。n漂移层81具有下部漂移层81a和上部漂移层81b。下部漂移层81a形成外延层101的下表面P1。缓和区71部分地设置在与下表面P1相对的下部漂移层81a的表面上。上部漂移层81b设置在与下表面P1相对的下部漂移层81a的表面上。因此，上部漂移层81b覆盖了缓和区71。n漂移层81中的杂质浓度优选低于单晶衬底80中的杂质浓度。n漂移层81中的施主浓度优选不低于1×1015cm-3且不高于5×1016cm-3，并且被设定为例如8×1015cm-3。优选地，下部漂移层81a中的杂质浓度等于或者低于上部漂移层81b中的杂质浓度，并且更优选低于上部漂移层81b中的杂质浓度。
p体层82为p型(第二导电类型)。p体层82设置在上部漂移层81b上。p体层82中的杂质浓度优选不低于1×1017cm-3且不高于5×1018cm-3，并且被设定为例如1×1018cm-3。
n区域83为n型。n区域83设置在p体层82上以通过p体层82使其与n漂移层81隔开。n区域83与p接触区域84一起形成了外延层101的上表面P2。p接触区域84为p型。p接触区域84连接到p体层82。
沟槽TR设置在外延层101的上表面P2中。沟槽TR具有侧壁表面SW和底表面BT。侧壁表面SW穿过n区域83和p体层82到达上部漂移层81b。侧壁表面SW包括在p体层82上的MOSFET201的沟道表面。
侧壁表面SW相对于外延层101的上表面P2倾斜，使得沟槽TR以倒锥形向着开口扩大。侧壁表面SW的面取向相对于{000-1}面优选倾斜不小于50°且不大于65°，并且相对于(000-1)面其更优选倾斜不小于50°且不大于65°。优选地，尤其是在p体层82上的部分中，侧壁平面SW具有规定的晶面(还称为特殊表面)。随后将描述特殊表面的细节。
底表面BT位于上部漂移层81b上。在本实施例中，底表面BT具有基本平行于上表面P2的平面形状。底表面BT和侧壁表面SW彼此连接的部分形成了沟槽TR的拐角部分。在本实施例中，在平面图(图3)中沟槽TR延伸形成了具有蜂窝结构的网眼。因此，外延层101具有被沟槽TR包围的且具有六边形状的上表面P2。
缓和区71为p型。缓和区71设置在n漂移层81内。缓和区71通过上部漂移层81b与p体层82隔开。另外，缓和区71远离沟槽TR的侧壁表面SW和底表面BT的每个。
缓和区71具有杂质剂量Drx。在这里，与已形成的缓和区相关的杂质剂量是指缓和区71每单位面积的杂质浓度。优选地，满足Drx≥1×1013cm-2的关系。缓和区71具有距下表面P1的距离Ld。优选地，满足Ld≥5μm的关系。n漂移层81在下表面P1和缓和区71之间具有杂质浓度Nd。换句话说，下部漂移层81a具有杂质浓度Nd。满足Drx＞Ld·Nd的关系。
优选地，缓和区71距p体层82不小于1μm且不大于5μm。通过在厚度方向(图1中的垂直方向)上将缓和区71每单位体积的杂质浓度积分得到的值对应于形成缓和区71的离子注入中的剂量。该剂量优选不小于1×1012cm-2且不大于1×1015cm-2，并且其被设定为例如1×1013cm-2。缓和区71中的杂质的代表例如为铝。缓和区71至少部分设置在比沟槽TR的底表面BT的位置深的位置处。优选地，缓和区71仅设置在如图1所示的比沟槽TR的底表面BT的位置深的位置处。
缓和区71设置在比沟槽TR的底表面BT深的位置处。在平面图中缓和区71至少部分布置在沟槽TR的底表面BT的外侧。缓和区71和沟槽TR之间的距离Ltr优选不大于4μm。具体地，沟槽TR具有由侧壁表面SW和底表面BT形成的拐角部分，并且该拐角部分和缓和区71之间的距离Ltr优选不大于4μm。优选地，缓和区71在如图3所示的平面图中仅布置在沟槽TR的底表面BT的外侧。优选地，在平面图(图3)中，缓和区71和沟槽TR的底表面BT之间的距离不小于0.5μm且不大于5μm。在本实施例中，缓和区71在平面图中具有开口。具体地，缓和区71具有基本类似于具有六边形的上表面P2的外周和开口。
栅极氧化物膜91覆盖了沟槽TR的侧壁表面SW和底表面BT的每个。因此，栅极氧化物膜91设置在p体层82上以使n区域83和上部漂移层81b互相连接。栅电极92设置在栅极氧化物膜91上。
单晶衬底80由碳化硅构成且为n型。外延层101设置在单晶衬底80上。单晶衬底80设置在外延层101的下表面P1和漏电极98之间，并且与外延层101的下表面P1和漏电极98中的每一个相接触。单晶衬底80具有比下部漂移层81a中的杂质浓度Nd高的杂质浓度。优选地，单晶衬底80中的杂质浓度至少为杂质浓度Nd的50倍高，并且在这种情况下，单晶衬底80基本上不具有击穿电压保持功能。
源电极94与n区域83和p接触区域84的每个相接触。源极互连层95与源电极94相接触。源极互连层95例如为铝层。层间绝缘膜93使栅电极92和源极互连层95相互隔离。
之后，模拟在MOSFET 201处于截止状态时在厚度方向(图1中的垂直方向)上施加给处于n漂移层81和沟槽TR的拐角部分之间的位置处的栅极氧化物膜91的电场强度(在下文中称为拐角部分电场强度)。结果，具有缓和区71的MOSFET 201的拐角部分电场强度为4.4MV/cm。相比之下，在没有缓和区71的比较例中，拐角部分电场强度为7.8MV/cm。就是说，由于缓和区71，拐角部分电场强度从7.8MV/cm下降到4.4MV/cm。
注意，在该模拟中，n漂移层81中的杂质浓度被设定为8×1015cm-2，漏电极98关于源极互连层95的电压被设定为600V，沟槽TR的深度被设定在1.65μm，缓和区71的位置被设定在距上表面P23-μm深，采用铝作为缓和区71中的杂质，缓和区71的宽度(图1中的横向尺寸)被设定在2μm，在形成缓和区71期间的加速能量被设定在100keV，并且在形成缓和区71期间的剂量被设定在1×1013cm-2。
现在将在下面描述制造MOSFET 201(图2)的方法。
如图4所示，形成n漂移层81的一部分的下部漂移层81a(图1)形成在单晶衬底80上。具体地，通过在单晶衬底80上外延生长形成下部漂移层81a。该外延生长可以用CVD(化学气相沉积)来实现，其中，例如，使用硅烷(SiH4)和丙烷(C3H8)的混合气体作为源材料气体，并且例如使用氢气(H2)作为载气。在这里，例如，优选引入氮(N)或者磷(P)作为杂质。
如图5所示，在下部漂移层81的一部分中形成p型的缓和区71。具体地，使用注入掩膜(未示出)将受主离子(提供第二导类型的杂质离子)注入到下部漂移层81a中。
如图6所示，在形成缓和区71之后，在下部漂移层81a上形成具有n型的上部漂移层81b。从而，使缓和区71嵌入在由下部漂移层81a和上部漂移层81b形成的n漂移层81中。可以用与形成下部漂移层81a的方法相同的方法形成上部漂移层81b。
如图7所示，在n漂移层81上形成p体层82和n区域83。如图8所示，在p体层82上形成p接触区域84。其形成例如可以通过离子注入到n漂移层81中(图6)来实现。在用于形成p体层82和接触区域84的离子注入中，注入诸如铝(Al)杂质的提供p型的离子。替代地，在用于形成n区域83的离子注入中，注入提供n型诸如磷(P)杂质的离子。注意，可以使用伴随着加入杂质的外延生长来代替离子注入。
n漂移层81、p体层82、n区域83、p接触区域84和缓和区71构成了具有下表面P1和上表面P2的外延层101。n漂移层81形成了下表面P1，n区域83形成了上表面P2。
之后，执行用于活化杂质的热处理。用于该热处理的温度优选不低于1500℃且不高于1900℃，并且将其设定在例如约1700℃。将用于热处理的时间段设定在例如约30分钟。用于热处理的气氛优选为惰性气体气氛，并且例如，采用Ar气氛。
如图9所示，在由n区域83和p接触区域84形成的表面上形成具有开口的掩膜层40。例如，可以使用氧化硅等作为掩膜层40。在对应沟槽TR(图1)的位置形成开口。
如图10所示，在掩膜层40的开口中，蚀刻掉n区域83、p体层82和部分n漂移层81。作为蚀刻方法，例如，可以使用反应离子蚀刻(RIE)，尤其是感应耦合等离子体(ICP)RIE。具体地，可以使用例如使用SF6或者SF6和O2的混合气体作为反应气体的ICP-RIE。通过这种蚀刻，在应形成沟槽TR(图1)的区域中形成了具有基本上垂直于上表面P2的侧壁的凹陷TQ。
之后，在凹陷TQ中执行热蚀刻。例如，可以通过在包含具有至少一种或者多种类型卤原子的反应气体的气氛中加热来执行热蚀刻。至少一种或者多种类型的卤原子包括氯(Cl)原子和氟(F)原子中的至少任何一种。该气氛为例如Cl2、BCL3、SF6或者CF4气氛。以例如使用氯气和氧气的混合气体作为反应气体并且设定例如不低于700℃且不高于1000℃的用于热处理的温度的方式，执行热处理。
注意，该反应气体可以包含除上述的氯气和氧气以外的载气。例如，可以使用氮(N2)气、氩气、氦气等作为载气。之后，在如上所述设定用于热处理的温度为低于700℃且不高于1000℃的情况下，蚀刻SiC的速度达到例如约70μm/小时。另外，在这种情况下，由于由氧化硅制成的掩膜层40在选择性蚀刻SiC的速度方面非常高，因此在蚀刻SiC期间基本上不会被蚀刻。
如图11所示，通过上述的热蚀刻，在外延层101的上表面P2中形成沟槽TR。沟槽TR具有穿过n区域83和p体层82到达n漂移层81的侧壁表面SW和位于n漂移层81上的底表面BT。侧壁表面SW和底表面BT每个都远离缓和区71。优选地，在形成沟槽TR时，在侧壁表面SW上，尤其是在p体层82上，发生特殊表面的自形成。之后，使用诸如蚀刻的任何方法移除掩膜层40。
如图12所示，形成覆盖沟槽TR的侧壁表面SW和底表面BT每个的栅极氧化物膜91。栅极氧化物膜91可以通过例如热氧化来形成。其后，可以执行使用一氧化氮(NO)气体作为气氛气体的NO退火。温度廓线具有例如温度不低于1100℃且不高于1300℃并且保持时间段约为1小时的环境。因此，将氮原子引入到栅极氧化物膜91和p体层82之间的界面区域中。从而，抑制在界面区域形成界面态，以便改善沟道载流子迁移率。注意，如果能引入这种氮原子，则可以使用除NO气体之外的气体作为气氛气体。在该NO退火之后，可以进一步执行使用氩(Ar)作为气氛气体的Ar退火。Ar退火中的加热温度优选高于上述NO退火中的加热温度且低于栅极氧化物膜91的熔点。设定保持该加热温度的时间段为例如约1小时。从而，进一步抑制在栅极氧化物膜91和p体层82之间的界面区域形成界面态。注意，可以使用其它惰性气体，诸如氮气，代替Ar气作为气氛气体。
如图13所示，在栅极氧化物膜91上形成栅电极92。具体地，在栅极氧化物膜91上形成栅电极92以用插入的栅极氧化物膜91掩埋沟槽TR内部的区域。例如，可以通过形成导体膜或者掺杂多晶硅和CMP(化学机械抛光)执行形成栅电极92的方法。
参考图14，在栅电极92和栅极氧化物膜91上形成层间绝缘膜93，以覆盖栅电极92的暴露表面。执行蚀刻以在层间绝缘膜93和栅极氧化物膜91中形成开口。该开口在上表面P2处暴露了n区域83和p接触区域84中的每一个。之后，在上表面P2上形成与n区域83和p接触区域84中的每一个相接触的源电极94。在由n漂移层81形成的下表面P1上形成漏电极98，其间插入单晶衬底80。
再次参考图1，形成源极互连层95。因此，得到MOSFET 201。
根据本实施例，MOSFET 201是沟槽结构碳化硅半导体器件。在这种情况下，在确保击穿电压时，将会抑制施加到栅极氧化物膜91上的电场。具有上述特征的MOSFET 201能够实现这种抑制。下面将描述功能和效果的细节。
如图1所示，表示电场缓和结构的缓和区71远离沟槽TR的侧壁表面SW。因此，能够减轻电场缓和结构对沟道结构的影响。另外，通过n漂移层81使缓和区71与p体层82隔开。也就是，使缓和区71嵌入在漂移层81中。因此，可以容易地在足够深的位置提供缓和区71。从而，能够容易地提供足够具有影响的电场缓和结构。
另外，增加缓和区71中的杂质剂量Drx以满足Drx＞Ld·Nd的关系。因此，当随着MOSFET 201设定在截止状态，跨漏电极98和源电极94的电压变得更高时，防止缓和区71在耗尽层从缓和区71向外延层101的下表面P1充分延伸之前被完全耗尽。因此，可以在缓和区71和下表面P1之间形成具有足够长度的耗尽层。从而，增加了由缓和区71和下表面P1之间的部分承受的跨漏电极98和源电极94的电压的比率。换句话说，缓和了由比缓和区71浅的部分(图1中的上部分)承受的电压。从而，能够减轻由比缓和区71浅的部分中的电场强度。换句话说，能够减轻由于电场集中可能发生击穿的部分中的电场强度。因此，在不产生击穿的情况下能够跨漏电极98和源电极94施加更高的电压。也就是，提高了MOSFET 201的击穿电压。
另外，使用插入的具有比杂质浓度Nd高的杂质浓度的单晶衬底80可以使下部漂移层81a和漏电极98之间彼此电连接。从而，能够使漏电极98的接触电阻降低。从而，能够使n漂移层81的电阻相应地更高。从而，能够使n漂移层81的杂质浓度进一步降低。因此，能够进一步提高MOSFET 201的击穿电压。
优选地，满足Ld≥5μm的关系。因此，可以在缓和区71和下表面P1之间形成具有长度最大为5μm的耗尽层。换句话说，在缓和区71和下表面P1之间能更容易形成具有足够长度的耗尽层。因此，能够进一步提高MOSFET 201的击穿电压。
优选地，满足Drx≥1×1013cm-2的关系。因此，当随着MOSFET 201设定在截止状态，跨漏电极98和源电极94的电压变得更高时，防止缓和区71在耗尽层从缓和区71向外延层101的下表面P1充分延伸之前被完全耗尽。因此，能够进一步提高MOSFET 201的击穿电压。
优选地，跨漏电极98和源电极94的击穿电压不低于600V。在具有不低于600V的击穿电压的半导体器件中，更重要的问题是确保击穿电压。具有上述特征的MOSFET 201能够解决这种问题。
优选地，缓和区71和沟槽TR的底表面BT之间的距离，尤其是缓和区71和沟槽TR的拐角部分之间的距离Ltr，不大于4μm。因此，能够更有效地抑制电场集中在沟槽TR的底表面BT上的栅极氧化物膜91处。因此，能够进一步提高MOSFET 201的击穿电压。
另外，如图1所示，在比沟槽TR的底表面BT的位置深的位置提供缓和区。因此，能够进一步加强电场缓和结构的效果。
而且，如图3所示，在平面图中将缓和区71布置在沟槽TR的底表面BT的外侧。因此，当MOSFET 201处于截止状态时，耗尽层从缓和区71向位于沟槽TR的底表面BT周围的沟槽TR的拐角部分延伸。因此，能够进一步加强电场缓和结构的影响。
注意，外延层101中的缓和区71具有基本类似于上述的具有六边形的上表面P2的外周和开口。也就是，缓和区71具有六边形外围和开口。然而，也可以使用包括具有除此以外的形状的缓和区的外延层。例如，如图15所示，可以使用包括平面图中具有环形缓和区71的外延层101v。替代地，可以使用具有方形外围和开口(未示出)的缓和区71。
替代地，例如如图16所示，可以使用具有布置在对应于具有六边形上表面P2的六个角中的每一个的位置处的缓和区71w的外延层101w。虽然图16中所有角都设置有各自的缓和区，但是例如可以在对应具有六边形上表面P2的六个角中的一些角的位置处设置缓和区。
(第二实施例)
参考图17，本实施例中的MOSFET 202具有代替第一实施例中外延层101的外延层102。处延层102具有缓和区72。缓和区72具有在平面图(图18)中去除缓和区71(图3)中的开口的形状。也就是，缓和区72在平面图中具有类似于六边形上表面P2的形状。注意，上述之外的特征与上述第一实施例中的那些特征基本相同，因此相同或者相应的元件分配相同的参考符号，并且将不再重复其描述。
(第三实施例)
参考图19，本实施例中的MOSFET 203具有代替第一实施例中外延层101的外延层103。外延层103具有缓和区73。缓和区73在平面图(图20)上沿沟槽TR延伸。注意，上述之外的特征与上述第一实施例中的那些特征相同，因此相同或者相应的元件分配相同的附图标记，并且将不再重复其描述。
之后，模拟在MOSFET 203处于截止状态时在厚度方向(图19中的垂直方向)上施加到处于n漂移层81和沟槽TR的拐角部分之间的位置处的栅极氧化物膜91的电场强度(在下文中称为拐角部分电场强度)。结果，具有缓和区73的MOSFET 203的拐角部分电场强度为5.7MV/cm。相比之下，在没有缓和区的比较例中，拐角部分电场强度为7.8MV/cm。就是说，由于缓和区73，拐角部分电场强度从7.8MV/cm下降到5.7MV/cm。
注意，在该模拟中，将n漂移层81中的杂质浓度设定在8×1015cm-2，将漏电极98关于源极互连层95的电压设定在600V，将沟槽TR的深度设定在1.65μm，将缓和区73的位置设定在距上表面P25-μm深，采用铝作为缓和区73中的杂质，将缓和区73的宽度(图19中的横向尺寸)设定在2μm，将在形成缓和区73期间的加速能量设定在100keV，并将在形成缓和区73期间的剂量设定在1×1013cm-2。
在上述的每个实施例中，在平面图(图3、15、16、18和20)中，缓和区的结构具有对应于沟槽TR的结构周期的周期。然而，缓和区的结构可以具有另外的周期。替代地，可以随机地布置缓和区。因此，在使用与沟槽TR的周期结构不对应的周期结构或者任意结构的情况下，缓和区之间的间隔优选不小于2μm且不大于5μm。通过将间隔设定在2μm或者更大，能够减轻由缓和区的电流限制的影响。另外，通过将间隔设定在5μm或者更小，能够足以满足由缓和区实现的电场缓和的影响。在使用与沟槽TR的周期结构不对应的周期结构或者任意结构的情况下，能够在没有精确对准的情况下形成在形成缓和区期间使用的注入掩膜。
(第四实施例)
参考图21，本实施例中的MOSFET 204具有代替第一实施例中的外延层101的外延层104。处延层104具有缓和区74。缓和区74在平面图(图22)中被散布地布置。
注意，上述之外的特征与上述第一实施例中的那些特征基本上相同，因此相同或者相应的元件分配相同的附图标记，并且将不再重复其描述。
根据本实施例，缓和区74能够提供一种电场缓和结构。另外，由于能够精细地分布缓和区74，所以也能精细地分布切断电流的区域。因此，能够抑制由于电场缓和结构引起的导通电阻的增加。另外，由于能够在没有精确定位的情况下形成缓和区74，所以能够提供更容易的制造方法。
(特殊表面)
上述的侧壁表面SW尤其是在p体层82上的部分中具有特殊表面。具有特殊表面的侧壁表面SW包括具有如图23所示的面取向{0-33-8}的表面S1(第一表面)。换句话说，在沟槽TR的侧壁表面上，p体层82提供有包括表面S1的表面。表面S1优选具有面取向(0-33-8)。
更优选地，侧壁表面SW微观地包括表面S1，并且侧壁表面SW微观地还包括具有面取向{0-11-1}的表面S2(第二表面)。在这里“微观”是指具体到至少考虑约为原子间距两倍尺寸大的程度。作为观察这种微观结构的方法，可以使用例如TEM(透射电子显微镜)。表面S2优选具有面取向(0-11-1)。
优选地，侧壁表面SW的表面S1和表面S2形成具有面取向{0-11-2}的组合表面SR。也就是，通过表面S1和S2的周期性重复形成组合表面SR。例如，使用TEM或者AFM(原子力显微镜)能够观察这种周期结构。在这种情况下，组合表面SR关于{000-1}面宏观地具有62°的偏离角。在这里，“宏观”是指忽略具有像原子间距一样小尺寸的微结构。为了测量这种宏观偏离角，例如，可以使用通过使用一般X射线衍射的方法。优选地，组合表面SR具有面取向(0-11-2)。在这种情况下，组合表面SR关于(000-1)面宏观地具有62°的偏离角。
优选地，表示其中载流子流过沟道表面的方向的沟道方向CD(即，MOSFET的厚度方向(图1等图中的垂直方向))，沿着其中出现上述周期性重复的方向延伸。
现在将描述组合表面SR的详细结构。
通常，当从(000-1)面观察4H多型碳化硅单晶时，如图24所示，提供Si原子(或者C原子)使得重复地提供A层中的原子(图中的实线)、位于其下面的B层中的原子(图中的虚线)、位于其下面的C层中原子(图中的连点线)和位于其下面的B层中的原子(未示出)。也就是，提供像ABCBABCBABCB…一样的将四层的ABCB定义为一个周期的这种周期性叠层结构。
如图25所示，在(11-20)面(沿图24中的XXV-XXV线的横截面)，形成上述一个周期的四层ABCB的每层中的原子没有排列成完全沿(0-11-2)面延伸。图25示出了穿过B层中原子的位置的(0-11-2)面，并且在这种情况下，从(0-11-2)面能够看出A层和C层中的每层中的原子移位。因此，即使碳化硅单晶表面的宏观面取向，即，在忽略原子级结构的情况下的面取向，被限制于(0-11-2)，但该表面在微观上能够得到各种结构。
如图26所示，以交替地提供具有面取向(0-33-8)的表面S1和连接到表面S1且具有不同于表面S1面取向的面取向的表面S2的方式，形成组合表面SR。表面S1和表面S2中的每一个的长度是Si原子(或者C原子)的原子间距的两倍那么大。注意，通过对表面S1和表面S2取平均得到的表面与(0-11-2)面(图25)一致。
如图27所示，当从(01-10)面观察组合表面SR时，单晶结构周期性地包括等于部分立方晶体(部分表面S1)的结构。具体地，以交替地提供具有等于上述立方晶体的结构中的面取向(001)的表面S1和连接到表面S1且具有不同于表面S1面取向的面取向的表面S2的方式，形成组合表面SR。因此，也能够以不同于4H的多型的方式用具有等于立方晶体的结构中的面取向(001)的表面(图24中的表面S1)和连接到该表面且具有不同于该面取向的面取向的表面(图24中平面S2)形成表面。该多型可以为例如6H或者15R。
现在将参考图28描述侧壁表面SW的晶面和沟道表面的迁移率MB之间的关系。在图28中的曲线图中，横坐标表示在具有沟道表面的侧壁表面SW的宏观面取向与(000-1)面之间形成的角D1，纵坐标表示迁移率MB。曲线组CM对应于通过热蚀刻将侧壁表面SW实现为特殊表面的情况，曲线组MC对应于没有执行这种热蚀刻的情况。
当沟道表面的表面宏观面取向设定在(0-33-8)时，曲线组MC中的迁移率MB最高。这是因为，在没有执行热蚀刻的情况下，即，沟道表面的微观结构不被特别控制，通过将宏观面取向设定在(0-33-8)，形成微观面取向(0-33-8)的比率，即，考虑甚至原子级的情况下的面取向(0-33-8)，概率性高。
另一方面，当沟道表面的表面宏观面取向设定在(0-11-2)(箭头EX)时，曲线组CM中的迁移率最高。这是因为，当每个具有面取向(0-33-8)的大量表面S1规则地且浓密地布置有如图26和27所示插入的表面S2时，在沟道表面的表面处微观面取向(0-33-8)占用的比率是高的。
注意，在组合表面SR上，迁移率MB具有取向依赖性。在图29示出的曲线图中，横坐标表示沟道方向和<0-11-2>方向之间的角D2，纵坐标表示沟道表面的迁移率MB(任意单位)。增补性地提供虚线以方便观察曲线图。从该曲线图中发现，为了增加沟道迁移率MB，沟道方向CD(图23)具有的角D2优选为不小于0°且不大于60°，而且更优选为实质上0°。
如图30所示，除组合表面SR之外，侧壁表面SW可以进一步包括表面S3(第三表面)。更具体地，侧壁表面SW可以包括由周期性重复的表面S3和组合表面SR形成的组合表面SQ。在这种情况下，侧壁表面SW关于{000-1}面的偏离角偏离了为组合表面SR的理想偏离角的62°。该偏离优选小且优选在±10°的范围内。通过具有{0-33-8}面的宏观面取向的表面举例说明了包括这种范围角的表面。更优选地，侧壁表面SW关于(000-1)面的偏离角偏离了为组合表面SR的理想偏离角的62°。该偏离优选小且优选在±10°的范围内。通过具有(0-33-8)面的宏观面取向的表面举例说明了包括这种范围角的表面。
例如，可以使用TEM或者AFM观察这种周期性结构。
(第五实施例)
如图31所示，根据MOSFET 201(图1)的变形的MOSFET 205是一种平面结构。外延层105的上表面P2包括具有上部漂移层81b、p体区82P(体区)、n区域83P(源区)和p接触区域84P的平坦表面。栅极氧化物膜91P(栅极绝缘膜)设置在该平坦表面上。栅电极92P设置在栅极氧化物膜91P上。p体区82P是具有侧表面和底表面以及在侧表面和底表面之间的拐角部分CR的阱区。优选地，缓和区75和阱区的拐角部分CR之间的距离Lpn不大于4μm。优选距离Lpn≤4μm的原因与第一实施例中优选距离Ltr≤4μm的原因是一样的。
注意，除上述之外的特征与上述第一实施例中的那些特征基本上相同，因此相同或者相应的元件分配了相同的附图标记，并且将不再重复其描述。
根据本实施例，如同第一实施例一样，抑制可能是确定击穿电压的因素的位置处的电场强度。具体地，抑制平面结构MOSFET中的可能是确定击穿电压的因素的位置处的电场强度。更具体地，必须抑制施加到n漂移层81和p体区82P之间的界面的电场强度，并且尤其是，必须抑制施加到拐角部分CR的电场强度。具有上述特征的MOSFET205能够实现这种抑制。
注意，在上述的每个实施例中，n型被定义为第一导电类型且p型被定义为第二导电类型，然而，这些导电类型可以互换。在这种情况下，以上说明中的施主和受主也被互换。注意，为了得到更高的沟道迁移率，优选将n型定义为第一导电类型。
另外，碳化硅半导体器件不一定必须具有单晶衬底，并且可以省略单晶衬底。在这种情况下，例如，第一电极可以直接设置在碳化硅层的第一主表面上。因此，碳化硅半导体器件可以具有更小的厚度。
(关于杂质浓度Nd和距离Ld与击穿电压的关系)
如图32的模拟结果所示，当缓和区(例如，图1中的缓和区71)的杂质剂量足够高而不会使缓和区完全耗尽时，缓和区和下部漂移层(例如，图1中的缓和区71和下部漂移层81a)之间界面处的击穿电压主要是通过下部漂移层中的杂质浓度Nd以及该缓和区和下表面P1(例如，见图1)之间的距离Ld来确定的。在硅半导体器件中该击穿电压的上限约为600V(见图中的虚线)。在碳化硅半导体器件中，在Ld≥5μm的情况下得到了不低于600V的击穿电压。
(关于杂质剂量Drx)
图33至图44示出了有关沟槽结构MOSFET的模拟结果。如图33至图35所示，在缓和区71(图1)的杂质剂量Drx≥1×1013cm-2的情况下，施加到下部漂移层81a和缓和区71之间的界面的电场强度Efp比施加到沟槽TR中的上部漂移层81b的电场强度Etr高。换句话说，增加了缓和区71承受的电场，从而抑制了沟槽TR中的电场。认为由于抑制了施加到沟槽TR上的栅极氧化物膜91的电场Eox，所以提高了击穿电压。如图36至图44所示，甚至当跨漏电极98和源电极94(图1)施加600V时，施加到栅极氧化物膜91的Eox也低于3MV/cm。因此，发现击穿电压不能低于600V。
注意，参考图1，在该模拟中，使用以下条件：将xy坐标系中x方向上的单元节距(cell pitch)设定在10μm，将下部漂移层81a的厚度设定在12μm，将下部漂移层81a中的杂质浓度设定在4×1015cm-3，将缓和区71的延伸范围x设定在＝1到3μm，将上部漂移层81b中的杂质浓度设定在7.5×1015cm-3，将沟槽TR的开口宽度设定在3μm，以及将沟槽TR的侧壁表面SW关于上表面P2的角设定在64.7度。
(关于距离Ltr)
图45示出了沟槽结构MOSFET(图17)中的距离Ltr和施加到下部漂移层81a和缓和区71之间的界面的电场强度Efp、施加到沟槽TR中的上部漂移层81b的电场强度Etr、施加到栅极氧化物膜91的电场强度Eox以及施加到上部漂移层81b和p体层82之间的界面的电场强度Epn中的每个电场强度之间关系的模拟结果。已经说明了在电场强度Eox＝8到10MV/cm时栅极氧化物膜91可以发生击穿，然而，为了可靠地防止击穿，希望电场强度Eox不高于7MV/cm。当距离Ltr设定在4μm或者更小时可满足该需要。
注意，参考图17，在该模拟中，使用以下条件，在xy坐标系中沟槽拐部分的坐标为(4.6μm，1.65μm)，下部漂移层81a中的杂质浓度为4.5×1015cm-3，上部漂移层81b中的杂质浓度为7.5×1015cm-3，并且缓和区71中的杂质剂量为1.0×1013cm-2。在模拟距离Ltr相对较小的结构的第一计算中，下部漂移层81a的厚度设定在8μm，上部漂移层81b的厚度设定在4μm，并且缓和区71的延伸范围x设定在x＝0到2μm(距离Ltr＝3.5μm)、x＝1到3μm(距离Ltr＝2.84μm)、x＝2到4μm(距离Ltr＝2.43μm)和x＝3到5μm(距离Ltr＝2.38μm)。在模拟距离Ltr相对较大的结构的第二计算中，下部漂移层81a的厚度设定在6μm，上部漂移层81b的厚度设定在6μm，并且缓和区71的延伸范围x设定在x＝0到2μm(距离Ltr＝5.07μm)、x＝1到3μm(距离Ltr＝4.63μm)、x＝2到4μm(距离Ltr＝4.93μm)和x＝3到5μm(距离Ltr＝4.37μm)。
(关于平面结构MOSFET中的电场强度)
如图46中的模拟结果所示，发现通过提供缓和区75(图31)，会产生比施加到上部漂移层81b和p体区82P之间的界面的电场强度Epn高的电场强度，作为施加到下部漂移层81a和缓和区75之间的界面的电场强度Efp。认为从而提高了击穿电压。
注意，参考图31，在该模拟中，将p接触区域84P中的杂质浓度设定在8×1019cm-3，将p接触区域84P的厚度设定在0.3μm，将n区域83P中的杂质浓度设定在2×1019cm-3，将n区域83P的厚度设定在0.2μm，p体区82P的表面侧上的杂质浓度为从1×1016cm-3到5×1017cm-3，p体区82P的底侧上的杂质浓度为从5×1017cm-3到3×1018cm-3，沟道长度约为1μm，单元节距设定在11μm，n漂移层81中的杂质浓度设定在6×1015cm-3，n漂移层81的厚度设定在15μm，并且缓和区75中的杂质剂量Drx设定在1×1013cm-2。
应该理解，在此公开的实施例和实例在各方面都是示例性的而非限制性的。本发明的范围是通过权利要求项限定的，而不用上述的说明书来限定，并且其意旨包括该范围内并且意思等效于权利要求项的任何修改。
附图标记列表
40 掩膜层；71至75 缓和区；80 单晶衬底；81 n漂移层(漂移层)；81a 上部漂移层；81b 下部漂移层；82 p体层(第二层)；82P p体区(体区)；83、83P n区(源区)；84、84P p接触区域；91、91P 栅极氧化物膜(栅极绝缘膜)；92、92P 栅电极；93 层间绝缘膜；94 源电极；95 源极互连层；98 漏电极；101、101v、101w、102至105 外延层；201至205 MOSFET(碳化硅半导体器件)；BT 底表面；CD 沟道方向；CR 拐角部分；P1 下表面(第一主表面)；P2 上表面(第二主表面)；S1 表面(第一表面)；S2 表面(第二表面)；SQ、SR 组合表面；SW 侧壁表面；TQ 凹陷；和TR 沟槽。

Claims (9)

1.一种碳化硅半导体器件，包括：
碳化硅层(101)，所述碳化硅层具有第一主表面(P1)和与所述第一主表面相反的第二主表面(P2)，所述碳化硅层(101)包括：
形成所述第一主表面并且具有第一导电类型的漂移层(81)，所述漂移层(81)包含上部漂移层(81b)和下部漂移层(81a)；
体区(82)，所述体区设置在所述漂移层(81)上并且具有与所述第一导电类型不同的第二导电类型；
源区(83)，所述源区设置在所述体区(82)上以通过所述体区(82)来与所述漂移层(81)分隔开，形成所述第二主表面(P2)，并且具有所述第一导电类型；以及
缓和区(71)，所述缓和区设置在所述下部漂移层(81a)并且具有所述第二导电类型，所述缓和区(71)具有杂质剂量Drx和距所述第一主表面的距离Ld，所述漂移层在所述第一主表面和所述缓和区之间具有杂质浓度Nd，并且满足Drx＞Ld·Nd的关系，
其中，所述下部漂移层(81a)的杂质浓度低于所述上部漂移层(81b)的杂质浓度；
栅极绝缘膜(91)，所述栅极绝缘膜设置在所述体区上，以便使所述源区和所述漂移层相互连接；
栅电极(92)，所述栅电极设置在所述栅极绝缘膜上；
第一电极(98)，所述第一电极与所述第一主表面(P1)相对；以及
第二电极(94)，所述第二电极与所述第二主表面(P2)相对。
2.根据权利要求1所述的碳化硅半导体器件，其中
满足Ld≥5μm的关系。
3.根据权利要求1或2所述的碳化硅半导体器件，其中
满足Drx≥1×1013cm-2的关系。
4.根据权利要求1或2所述的碳化硅半导体器件，其中
跨所述第一和第二电极的击穿电压等于或者高于600V。
5.根据权利要求1或2所述的碳化硅半导体器件，进一步包括单晶衬底，所述单晶衬底设置在所述碳化硅层的所述第一主表面和所述第一电极之间，与所述碳化硅层的所述第一主表面和所述第一电极中的每一个接触，由碳化硅构成，具有所述第一导电类型，并且具有比所述杂质浓度Nd高的杂质浓度。
6.根据权利要求1或2所述的碳化硅半导体器件，其中
所述碳化硅层的所述第二主表面设置有沟槽，所述沟槽具有经过所述源区和所述体区以到达所述漂移层的侧壁表面和位于所述漂移层上的底表面，
所述栅极绝缘膜覆盖所述沟槽的所述侧壁表面和所述底表面中的每一个，并且
所述缓和区设置在比所述沟槽的所述底表面深的位置处。
7.根据权利要求6所述的碳化硅半导体器件，其中
所述缓和区和所述沟槽的所述底表面之间的距离Ltr不大于4μm。
8.根据权利要求1或2所述的碳化硅半导体器件，其中
所述碳化硅层的所述第二主表面包括具有所述源区、所述体区和所述漂移层的平坦表面，并且
所述栅极绝缘膜设置在所述平坦表面上。
9.根据权利要求8所述的碳化硅半导体器件，其中
所述体区是具有侧表面和底表面以及在所述侧表面和所述底表面之间的拐角部分的阱区，并且
所述缓和区和所述阱区的所述拐角部分之间的距离Lpn不大于4μm。
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