CN113396481A - 碳化硅半导体器件 - Google Patents

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CN113396481A
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silicon carbide
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增田健良
斋藤雄
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Sumitomo Electric Industries Ltd
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Abstract

碳化硅衬底具有第一杂质区、第二杂质区、第三杂质区、第四杂质区和第五杂质区。在通过第一杂质区和第三杂质区中的每一个从第一主表面朝向第二主表面的方向上，p型杂质的浓度分布具有第一最大值和比呈现第一相对最大值的位置更靠近第一主表面的第三相对最大值。在通过第二杂质区和第四杂质区中的每一个从第一主表面朝向第二主表面的方向上，n型杂质的浓度分布具有第二相对最大值和比呈现第二相对最大值的位置更靠近第一主表面的第四相对最大值。第四相对最大值大于第三相对最大值，第三相对最大值大于第二相对最大值，并且第二相对最大值大于第一相对最大值。

Description

碳化硅半导体器件
技术领域
本公开涉及一种碳化硅半导体器件。本申请要求于2019年2月4日提交的日本专利申请No.2019-017745的优先权，其全部内容通过引用合并于此。
背景技术
日本专利特开No.2014-041990(PTL 1)描述了一种沟槽金属氧化物半导体场效应晶体管(MOSFET)。
引用列表
专利文献
专利文献1：日本专利特开No.2014-041990
发明内容
根据本公开的碳化硅半导体器件包括碳化硅衬底，该碳化硅衬底包括第一主表面和与第一主表面相反的第二主表面。碳化硅衬底包括：包含p型杂质的第一杂质区；设置在第一杂质区上的第二杂质区，第二杂质区包含n型杂质；设置在第二杂质区上的第三杂质区，第三杂质区包含p型杂质；在距第二杂质区一定距离处设置在第三杂质区上的第四杂质区，第四杂质区包含n型杂质；以及与第一杂质区和第二杂质区中的每一个接触的第五杂质区，第五杂质区包含n型杂质。在第一主表面中，提供栅极沟槽，栅极沟槽包括与第二杂质区、第三杂质区和第四杂质区中的每一个接触的侧表面和与侧表面连续并且与第二杂质区接触的底表面。在通过第一杂质区和第三杂质区中的每一个从第一主表面朝向第二主表面的方向上，p型杂质的浓度分布具有第一相对最大值和比呈现第一相对最大值的位置更靠近第一主表面的第三相对最大值。在通过第二杂质区和第四杂质区中的每一个从第一主表面朝向第二主表面的方向上，n型杂质的浓度分布具有第二相对最大值和比呈现第二相对最大值的位置更靠近第一主表面是第四相对最大值。第四相对最大值大于第三相对最大值，第三相对最大值大于第二相对最大值，第二相对最大值大于第一相对最大值。
附图说明
图1是示出根据第一实施例的碳化硅半导体器件的结构的示意性垂直截面图。
图2是沿图1中线II-II的示意性横向截面图。
图3是示出第一p型杂质在碳化硅衬底的厚度方向的浓度分布示意图。
图4是示出第二p型杂质在碳化硅衬底的厚度方向的浓度分布示意图。
图5是示出p型杂质在碳化硅衬底的厚度方向的浓度分布示意图。
图6是示出第一n型杂质在碳化硅衬底的厚度方向的浓度分布示意图。
图7是示出第二n型杂质在碳化硅衬底的厚度方向的浓度分布示意图。
图8是示出第三n型杂质在碳化硅衬底的厚度方向的浓度分布示意图。
图9是示出n型杂质在碳化硅衬底的厚度方向的浓度分布示意图。
图10是示出在碳化硅衬底的厚度方向的载流子浓度分布示意图。
图11是示出制造根据第一实施例的碳化硅半导体器件的方法中的第一步骤的示意性垂直截面图。
图12是示出制造根据第一实施例的碳化硅半导体器件的方法中的第二步骤的示意性垂直截面图。
图13是示出制造根据第一实施例的碳化硅半导体器件的方法中的第三步骤的示意性垂直截面图。
图14是示出制造根据第一实施例的碳化硅半导体器件的方法中的第四步骤的示意性垂直截面图。
图15是示出根据第二实施例的碳化硅半导体器件的结构的示意性垂直截面图。
图16是沿图15中的线XVI-XVI的示意性横向截面图。
图17是示出根据第三实施例的碳化硅半导体器件的结构的示意性垂直截面图。
图18是沿图17中的线XVIII-XVIII的示意性横向截面图。
具体实施方式
[本发明要解决的问题]
本公开的目的是提供一种能够减小击穿电压变化的碳化硅半导体器件。
[本公开的有益效果]
根据本公开，可以提供能够减小击穿电压变化的碳化硅半导体器件。
[本公开实施例概述]
将首先描述本公开的实施例的概述。关于本文中的晶体学表示，个体取向、群取向、个体面和群面分别在[]、<>、()和{}中示出。晶体学上的负指数通常由上面带有条“-”的数字表示，然而，这里它由数字前的负号表示。
(1)根据本公开的碳化硅半导体器件200包括碳化硅衬底100，该碳化硅衬底100包括第一主表面1和与第一主表面1相反的第二主表面2。碳化硅衬底100包括：包含p型杂质的第一杂质区10；设置在第一杂质区10上的第二杂质区20，第二杂质区20包含n型杂质；设置在第二杂质区20上的第三杂质区30，第三杂质区30包含p型杂质；设置在第三杂质区30上距第二杂质区20一定距离的第四杂质区40，第四杂质区40包含n型杂质；以及与第一杂质区10和第二杂质区20中的每一个接触的第五杂质区50，第五杂质区50包含n型杂质。在第一主表面1中，设置栅极沟槽7，栅极沟槽7包括与第二杂质区20、第三杂质区30和第四杂质区40中的每一个接触的侧表面5以及与侧表面连续并与第二杂质区20接触的底表面6。在通过第一杂质区10和第三杂质区30从第一主表面1朝向第二主表面2的方向上，p型杂质的浓度分布具有第一相对最大值N1和比呈现第一相对最大值N1的位置更靠近第一主表面的第三相对最大值N3。在通过第二杂质区10和第四杂质区40中的每一个从第一主表面1朝向第二主表面2的方向上，n型杂质的浓度分布具有第二相对最大值N2和比呈现第二相对最大值N2的位置更靠近第一主表面的第四相对最大值N4。第四相对最大值N4大于第三相对最大值N3，第三相对最大值N3大于第二相对最大值N2，第二相对最大值N2大于第一相对最大值N1。
(2)在根据(1)的碳化硅半导体器件200中，第一杂质区10的厚度、第二杂质区20的厚度、第三杂质区30的厚度和第四杂质区40的厚度的总计可以不大于1.5μm。
(3)在根据(1)或(2)的碳化硅半导体器件200中，第一杂质区10的厚度可以不大于0.5μm。
(4)在根据(1)至(3)中的任一项的碳化硅半导体器件200中，第二杂质区20的厚度可以不大于0.5μm。
(5)在根据(1)至(4)中的任一项的碳化硅半导体器件200中，第一相对最大值Nl可以大于5×1016cm-3。
(6)在根据(1)至(5)中的任一项的碳化硅半导体器件200中，第二相对最大值N2可以大于1×1017cm-3。
(7)在根据(1)至(6)中的任一项的碳化硅半导体器件200中，第三相对最大值N3可以大于1×1018cm-3。
(8)在根据(1)至(7)中的任一项的碳化硅半导体器件200中，第四相对最大值N4可以大于1×1019cm-3。
(9)在根据(1)至(8)中的任一项的碳化硅半导体器件200中，当在垂直于第二主表面2的方向上观察时，第一杂质区10的至少一部分可以布置为叠加在底表面6上。
(10)在根据(9)的碳化硅半导体器件200中，当在垂直于第二主表面2的方向上观察时，第一杂质区10可以沿平行于第二主表面2的第一方向101延伸并且底表面6可以沿平行于第二主表面2并垂直于第一方向101的第二方向102延伸。
(11)在根据(9)的碳化硅半导体器件200中，当在垂直于第二主表面2的方向上观察时，第一杂质区10可以沿平行于第二主表面2的第一方向101延伸并且底表面6可以沿第一方向101延伸。
(12)在根据(1)至(12)中的任一项的碳化硅半导体器件200中，当在垂直于第二主表面2的方向上观察时，第一杂质区10可以布置为不叠加在底表面6上。
(13)在根据(12)的碳化硅半导体器件200中，当在垂直于第二主表面2的方向上观察时，底表面6沿平行于第二主表面2的第一方向101延伸并且第一杂质区10沿平行于第二主表面2并垂直于第一方向101的第二方向102延伸。
[本发明实施例的详细内容]
下面将描述本公开的实施例的细节。以下描述中相同或相应的元件具有分配的相同的附图标记，并且将不再重复其中等同的描述。
(第一实施例)
首先将描述作为根据第一实施例的碳化硅半导体器件200的MOSFET的构造。
如图1所示，根据本实施例的碳化硅半导体器件200主要包括碳化硅衬底100、栅电极64、栅绝缘膜71、层间绝缘膜72、源电极60和漏电极63。碳化硅衬底100包括第一主表面1和与第一主表面1相反的第二主表面2。碳化硅衬底100包括碳化硅单晶衬底4和设置在碳化硅单晶衬底4上的碳化硅外延层3。第二主表面2由碳化硅单晶衬底4限定。第一主表面1由碳化硅外延层3限定。
碳化硅单晶衬底4由具有例如4H的多型的六方碳化硅构成。碳化硅衬底100的第一主表面1的最大直径例如为150mm并且优选不小于150mm。第一主表面1例如是{0001}面或与{0001}面成8°角以下的表面。具体地，第一主表面1例如是(0001)面或与(0001)面成最多8°角的表面。例如，第一主表面1可以是(000-1)面或与(000-1)面成最多8°角的表面。碳化硅单晶衬底4具有例如350μm且不大于500μm的厚度。
碳化硅外延层3主要包括第一杂质区10、第二杂质区20、第三杂质区30、第四杂质区40、第五杂质区50和接触区8。第一杂质区10例如是电场弛豫区。第二杂质区20例如是电流扩散区。第三杂质区30例如是沟道层(体区)。第四杂质区40例如是源区。第五杂质区50例如是漂移区。
第一杂质区10包含p型杂质(第一p型杂质)。第一p型杂质是能够提供诸如铝(Al)或硼(B)的p型的p型杂质。第一杂质区10是p型区。第一杂质区10具有例如0.35μm的厚度(第一厚度T1)。然而第一厚度T1可以是例如不大于0.5μm或不大于0.4μm。第一厚度T1的下限没有特别限定，例如可以是不小于0.1μm。
第二杂质区20包含n型杂质(第一n型杂质)。第二杂质区20设置在第一杂质区10上。第一n型杂质是能够提供诸如氮(N)或磷(P)的n型的n型杂质。第二杂质区20是n型区。第二杂质区20具有例如0.3μm的厚度(第二厚度T2)。例如，第二厚度T2可以不大于0.5μm或不大于0.4μm。然而第二厚度T2的下限没有特别限定，例如可以是不小于0.1μm。第二厚度T2可以小于第一厚度T1。
第三杂质区30包含p型杂质(第二p型杂质)。第三杂质区30设置在第二杂质区20上。第二p型杂质是能够提供诸如铝(Al)或硼(B)的p型的p型杂质。第三杂质区30是p型区。第三杂质区30具有例如0.2μm的厚度(第三厚度T3)。第三厚度T3可以是例如不大于0.3μm或不大于0.25μm。然而第三厚度T3的下限没有特别限定，例如可以是不小于0.1μm。第三厚度T3可以小于第二厚度T2。
第四杂质区40包含n型杂质(第二n型杂质)。第四杂质区40设置在第三杂质区30上，距第二杂质区20一定距离。第二n型杂质是能够提供诸如氮(N)或磷(P)的n型的n型杂质。第四杂质区40是n型区。第四杂质区40具有例如0.25μm的厚度(第四厚度T4)。第四厚度T4可以是例如不大于0.35μm或不大于0.3μm。然而第四厚度T4的下限没有特别限定，例如可以是不小于0.1μm。第四厚度T4可以大于第三厚度T3。
第五杂质区50包含n型杂质(第三n型杂质)。第五杂质区50与第一杂质区10和第二杂质区20中的每一个接触。第三n型杂质是能够提供诸如氮(N)的n型的n型杂质。第五杂质区50是n型区。第五杂质区50的厚度(第五厚度T5)大于第一杂质区10的厚度(第一厚度T1)。第五杂质区50的厚度(第五厚度T5)可以大于例如0.5μm。
接触区8包含第三p型杂质。接触区8例如与第三杂质区30和第四杂质区40中的每一个接触。第三p型杂质是能够提供诸如铝(Al)或硼(B)的p型的p型杂质。接触区8是p型区。接触区8的厚度可以大于第四杂质区40的厚度(第四厚度T4)。
第一p型杂质可以与第二p型杂质相同或不同。第一p型杂质可以是铝并且第二p型杂质可以是铝。第一p型杂质可以是铝并且第二p型杂质可以是硼。类似地，第一p型杂质可以与第三p型杂质相同或不同。类似地，第二p型杂质可以与第三p型杂质相同或不同。
第一n型杂质可以与第二n型杂质相同或不同。第一n型杂质可以是氮并且第二n型杂质可以是氮。第一n型杂质可以是氮并且第二n型杂质可以是磷。类似地，第一n型杂质可以与第三n型杂质相同或不同。类似地，第二n型杂质可以与第三n型杂质相同或不同。
第一杂质区10的厚度(第一厚度Tl)、第二杂质区20的厚度(第二厚度T2)、第三杂质区30的厚度(第三厚度T3)和第四杂质区40厚度(第四厚度T4)例如可以不大于1.5μm。第一厚度T1、第二厚度T2、第三厚度T3和第四厚度T4的总和可以是例如不大于1.35μm或不大于1.1μm。然而第一厚度T1、第二厚度T2、第三厚度T3和第四厚度T4的总和的下限没有特别限制，例如可以不小于0.5μm。
第一主表面1设置有栅极沟槽7。栅极沟槽7包括侧表面5和底表面6。底表面6与侧表面5连续。侧表面5与第一主表面1连续。侧表面5沿基本垂直于第一主表面1的方向延伸。底表面6基本平行于第一主表面1。侧表面5和底表面6之间的边界可以形成为具有曲率。栅极沟槽7的深度例如不小于0.5μm且不大于1.5μm。侧表面5与第二杂质区20、第三杂质区30和第四杂质区40中的每一个接触。底表面6与第二杂质区20接触。底面6远离第三杂质区30。底表面6可以远离第一杂质区10或接触第一杂质区10。
栅绝缘膜71例如由二氧化硅构成。栅绝缘膜71设置为与栅极沟槽7的侧表面5和底表面6接触。栅绝缘膜在侧表面5处与第二杂质区20、第三杂质区30和第四杂质区40中的每一个接触。栅绝缘膜在底表面6处与第二杂质区20接触。可以在与栅绝缘膜71接触的第三杂质区30中形成沟道。栅绝缘膜71的厚度例如不小于40nm且不大于150nm。
栅电极64设置在栅绝缘膜71上。栅电极64被布置为与栅绝缘膜71接触。设置栅电极以掩埋由栅绝缘膜71限定的凹槽。栅电极64由诸如掺杂有杂质的多晶硅的导体构成。
源电极60包括电极层61和源互连62。电极层61由例如Ni合金构成。源电极60与第四杂质区40接触。源电极60可以与接触区8接触。电极层61由例如包含Ti、Al和Si的材料构成。源互连62例如由包含AlSiCu的材料构成。
提供层间绝缘膜72以覆盖栅电极64。层间绝缘膜72与栅电极64和栅绝缘膜71中的每一个接触。层间绝缘膜72例如由非掺杂硅酸盐制成玻璃(NSG)膜或磷硅酸盐玻璃(PSG)膜。层间绝缘膜72将栅电极64和源电极60彼此电隔离。
漏电极63设置为与碳化硅衬底100的第二主表面2接触。漏电极63电连接到第二主表面2一侧的第五杂质区50。漏电极63由可以与n型碳化硅单晶衬底4(诸如硅化镍(NiSi))建立欧姆接触的材料构成。漏电极63与碳化硅单晶衬底4电连接。
图2为沿图1中线II-II的示意横截面图。如图2所示，在垂直于第二主表面2的方向观察时，栅极沟槽7沿第一方向101延伸。第一方向101对应于栅极沟槽7的纵向。第二方向102对应于栅极沟槽7的短边方向。当在垂直于第二主表面2的方向上观察时，栅极沟槽7基本上为矩形。
第一方向101例如是<11-20>方向。第二方向102例如是<1-100>方向。例如，第一方向101可以是由<11-20>方向在第一主表面1上的投影所产生的方向。第二方向102可以是例如由<1-100>方向在第一主表面1上的投影所产生的方向。第一方向101和第二方向102中的每一个都平行于第二主表面2。
如图2所示，当在垂直于第二主表面2的方向上观察时，第一杂质区10的至少一部分可以布置为叠加在栅极沟槽7的底表面6上。优选地，当在垂直于第二主表面2的方向上观察时，整个底表面6被布置为叠加在第一杂质区10上。当在垂直于第二主表面2的方向上观察时，第一杂质区10沿第一方向101延伸。从另一个角度看，第一杂质区10的纵向对应于第一方向101，第一杂质区10的短边方向对应于第二方向102。第一杂质区10在第一方向101上的宽度大于第一杂质区10在第二方向102上的宽度(第一宽度W1)。第一宽度W1例如不小于0.5μm且不大于2.0μm。第一宽度W1可以大于第一厚度T1。
如图2所示，当在垂直于第二主表面2的方向观察时，栅极沟槽7的底表面6沿第一方向101延伸。从另一个角度看，底表面6的纵向对应于第一方向101和底表面6的短边方向对应于第二方向102。底表面6在第一方向101上的宽度大于底表面6在第二方向102上的宽度(第二宽度W2)。第二宽度W2例如不小于0.1μm且不大于1.5μm。第二宽度W2可以小于第一宽度W1。栅极沟槽7可以在第二方向102上以规则的间隔设置。类似地，第一杂质区10可以在第二方向102上以规则的间隔设置。两个相邻的第一杂质区10之间的间隔W3例如不小于0.5μm且不大于5.0μm。
图3为第一p型杂质在碳化硅衬底的厚度方向的浓度分布示意图。图3中的横坐标表示厚度方向上的位置。图3中的纵坐标表示第一p型杂质的浓度。例如，在沿图1中的箭头103的方向上测量第一p型杂质的浓度。
如图3所示，在从第一主表面1朝向第二主表面2的方向上，第一p型杂质的浓度分布(第一浓度分布11)具有第一相对最大值Nl。
第一p型杂质的浓度分布在第一位置A1处呈现第一相对最大值N1。从第一位置A1朝向第一主表面1，第一p型杂质的浓度单调降低。类似地，从第一位置A1朝向第二主表面2，第一p型杂质的浓度单调降低。第一相对最大值N1是第一杂质区10中第一p型杂质的浓度的最大值。第一相对最大值N1例如大于5×1016cm-3。第一相对最大值N1例如可以大于1×1017cm-3或大于1×1018cm-3。然而第一相对最大值N1的上限没有特别限定，例如可以不大于5×1018cm-3。
图4是第二p型杂质在碳化硅衬底的厚度方向的浓度分布示意图。图4中的横坐标表示厚度方向上的位置。图4中的纵坐标表示第二p型杂质的浓度。例如，在沿图1中箭头103的方向上测量第二p型杂质的浓度。
如图4所示，在从第一主表面1朝向第二主表面2的方向上，第二p型杂质的浓度分布(第三浓度分布13)具有第三相对最大值N3。
第二p型杂质的浓度分布在第三位置A3处呈现第三相对最大值N3。从第三位置A3朝向第一主表面1，第二p型杂质的浓度单调降低。类似地，从第三位置A3朝向第二主表面2，第二p型杂质的浓度单调降低。第三相对最大值N3是第三杂质区30中第二p型杂质的浓度的最大值。第三相对最大值N3大于第一相对最大值N1。第三相对最大值N3例如大于1×1018cm-3。第三相对最大值N3例如可以大于2×1018cm-3或大于5×1018cm-3。然而第三相对最大值N3的上限没有特别限定，例如可以不大于1×1019cm-3。如图4所示，第二p型杂质的浓度分布可以到达第一主表面1。第二p型杂质在第一主表面1处的浓度(第二浓度N6)可以低于第三相对最大值N3。
图5是示出了p型杂质在碳化硅衬底的厚度方向上的浓度分布的示意图。图5中的横坐标表示厚度方向上的位置。图5中的纵坐标表示p型杂质的浓度。例如，在沿图1中箭头103的方向上测量p型杂质的浓度。图5中所示的浓度分布形成为图3中所示的浓度分布和图4中所示的浓度分布相互叠加。如图5所示，在通过第一杂质区10和第三杂质区30的每一个从第一主表面1朝向第二主表面2的方向上，p型杂质的浓度分布具有第一相对最大值N1和比呈现第一相对最大值N1的位置(第一位置A1)更靠近第一主表面的第三相对最大值N3(第三位置A3)。
如图5所示，p型杂质的浓度分布具有第一相对最小值N7。p型杂质的浓度分布在第五位置A5处具有第一相对最小值N7。第五位置A5位于第一位置A1和第三位置A3之间。第一相对最小值N7小于第一相对最大值N1。
图6是第一n型杂质在碳化硅衬底的厚度方向的浓度分布示意图。图6中的横坐标表示厚度方向上的位置。图6中的纵坐标表示第一n型杂质的浓度。例如，沿图1中箭头103的方向测量第一n型杂质的浓度。
如图6所示，在从第一主表面1朝向第二主表面2的方向上，第一n型杂质的浓度分布(第二浓度分布12)具有第二相对最大值N2。第一n型杂质的浓度分布在第二位置A2处呈现第二相对最大值N2。从第二位置A2朝向第一主表面1，第一n型杂质的浓度单调降低。类似地，从第二位置A2朝向第二主表面2，第一n型杂质的浓度单调降低。第二相对最大值N2是第二杂质区20中第一n型杂质的浓度的最大值。第二相对最大值N2大于第一相对最大值N1。第二相对最大值N2例如大于1×1017cm-3。第二相对最大值N2例如可以大于2×1017cm-3或大于5×1017cm-3。然而第二相对最大值N2的上限没有特别限定，例如可以不大于1×1018cm-3。
图7是示出了第二n型杂质在碳化硅衬底的厚度方向上的浓度分布的示意图。图7中的横坐标表示厚度方向上的位置。图7中的纵坐标表示第二n型杂质的浓度。例如，在沿图1中箭头103的方向上测量第二n型杂质的浓度。
如图7所示，在从第一主表面1朝向第二主表面2的方向上，第二n型杂质的浓度分布(第四浓度分布14)具有第四相对最大值N4。
第二n型杂质的浓度分布在第四位置A4处呈现第四相对最大值N4。从第四位置A4朝向第一主表面1，第二n型杂质的浓度单调降低。类似地，从第四位置A4朝向第二主表面2，第二n型杂质的浓度单调降低。第四相对最大值N4是第四杂质区40中第二n型杂质的浓度的最大值。
第四相对最大值N4大于第三相对最大值N3。第三相对最大值N3大于第二相对最大值N2。第四相对最大值N4例如大于1×1019cm-3。第四相对最大值N4例如可以大于2×1019cm-3或大于5×1019cm-3。然而第四相对最大值N4的上限没有特别限定，例如可以不大于1×1020cm-3。如图7所示，第二n型杂质的浓度分布可以到达第一主表面1。第二n型杂质在第一主表面1处的浓度(第四浓度N8)低于第四相对最大值值N4。第四浓度N8高于第二浓度N6(见图4)。
图8是示出了第三n型杂质在碳化硅衬底的厚度方向上的浓度分布的示意图。图8中的横坐标表示厚度方向上的位置。图8中的纵坐标表示第三n型杂质的浓度。例如，沿图1中箭头103的方向测量第三n型杂质的浓度。
如稍后将描述的，碳化硅外延层在一次外延生长中形成。如图8所示，在从第一主表面1朝向第二主表面2的方向上，第三n型杂质的浓度(第一浓度N5)基本恒定。从另一个角度来看，在第一主表面1和第二主表面2之间，第三n型杂质的浓度分布(第五浓度分布15)基本上是平坦的。在第一主表面1和第二主表面2之间，第五浓度分布15是连续的。换言之，在第一主表面1和第二主表面2之间，第五浓度分布15不包括不连续部分。第一浓度N5低于第一相对最大值N1。例如，第一浓度N5低于5×1016cm-3。
图9是示出了n型杂质在碳化硅衬底的厚度方向上的浓度分布的示意图。图9中的横坐标表示厚度方向上的位置。图9中的纵坐标表示n型杂质的浓度。例如，在沿图1中箭头103的方向上测量n型杂质的浓度。图9中所示的浓度分布形成为图6中所示的浓度分布，图7中所示的浓度分布和图8中所示的浓度分布相互叠加。如图9所示，在通过第二杂质区20和第四杂质区40中的每一个从第一主表面1朝向第二主表面2的方向上，n型杂质的浓度分布具有第二相对最大值N2和比呈现第二相对最大值N2的位置(第四位置A4)更靠近第一主表面的第四相对最大值N4(第二位置A2)。
如图9所示，n型杂质的浓度分布具有第二相对最小值N9。n型杂质的浓度分布在第六位置A6处具有第二相对最小值N9。第六位置A6位于第二位置A2和第四位置A4之间。第二相对最小值N9小于第二相对最大值N2。第二相对最小值N9可以大于第一浓度N5。
图10是示出在碳化硅衬底的厚度方向上的载流子浓度分布的示意图。图10中的横坐标表示厚度方向上的位置。图10中的纵坐标表示载流子浓度。载流子浓度表示为n型杂质浓度与p型杂质浓度之差的绝对值。例如，在沿图1中的箭头103的方向上测量载流子浓度。载流子浓度分布用实线示出。
如图10所示，在第一杂质区中的第一位置A1处，载流子浓度分布呈现第五相对最大值n1。类似地，在第二杂质区20中的第二位置A2处，载流子浓度分布呈现第六相对最大值n2。类似地，在第三杂质区30中的第三位置A3处，载流子浓度分布呈现第七相对最大值n3。类似地，在第四杂质区40中的第四位置A4处，载流子浓度分布呈现第八相对最大值n4。第八相对最大值n4大于第七相对最大值n3。第七相对最大值n3大于第六相对最大值n2。第六相对最大值n2大于第五相对最大值n1。第五相对最大值n1大于第五杂质区50中的载流子浓度(第三浓度n5)。
在垂直于第二主表面2的方向上，第四位置A4位于第三位置A3和第一主表面1之间。类似地，在垂直于第二主表面2的方向上，第三位置A3位于第四位置A4和第二位置A2之间。类似地，在垂直于第二主表面2的方向上，第二位置A2位于第三位置A3和第一位置A1之间。类似，在垂直于第二主表面2的方向上，第一位置A1位于第二位置A2和第二主表面2之间。
在第一杂质区10和第五杂质区50之间的边界处，载流子浓度分布具有相对最小值。在第一杂质区10和第二杂质区20之间的边界处，载流子浓度分布具有相对最小值。在第二杂质区20和第三杂质区30之间的边界处，载流子浓度分布具有相对最小值。在第三杂质区30和第四杂质区40之间的边界处，载流子浓度分布具有相对最小值。
如图10所示，在第一杂质区10中，第一浓度分布11、第二浓度分布12和第五浓度分布15可以彼此叠加。从另一个角度来看，第一杂质区10可以包含第一n型杂质、第一p型杂质和第三n型杂质。在第二杂质区20中，第一浓度分布11、第二浓度分布12、第三浓度分布13和第五浓度分布15可以彼此叠加。从另一个角度来看，第二杂质区20可以包含第一n型杂质、第一p型杂质、第二n型杂质和第三n型杂质。在第三杂质区30中，第一浓度分布11、第二浓度分布12、第三浓度分布13、第四浓度分布14和第五浓度分布15可以彼此叠加。从另一个角度来看，第三杂质区30可以包含第一n型杂质、第一p型杂质、第二n型杂质、第二p型杂质和第三n型杂质。
在第四杂质区40中，第二浓度分布12、第三浓度分布13、第四浓度分布14和第五浓度分布15可以彼此叠加。从另一个角度来看，第四杂质区40可以包含第一p型杂质、第二n型杂质、第二p型杂质和第三n型杂质。在第五杂质区50中，第一浓度分布11和第五浓度分布15可以彼此叠加。从另一个角度来看，第五杂质区50可以包含第一n型杂质和第三n型杂质。
现在将描述测量每个杂质区中的p型杂质的浓度和n型杂质的浓度的方法。
每个杂质区中p型杂质的浓度和n型杂质的浓度可以通过二次离子质谱法(SIMS)测量。例如，采用由Cameca制造的二次离子质谱仪作为测量设备。例如，测量间距被设置为0.01μm。当检测氮作为n型杂质时，对于一次离子束采用铯(Cs)。一次离子能量设置为14.5keV。二次离子极性为负。当检测铝或硼作为p型杂质时，一次离子束采用氧(O2)。一次离子能量设置为8keV。二次离子极性为正。在碳化硅外延衬底的中心测量p型杂质的浓度和n型杂质的浓度。
现在将描述测量每个杂质区的厚度的方法。
在区分p型区和n型区的方法中使用扫描电容显微镜(SCM)。例如，采用Bruker AXS制造的NanoScope IV作为测量设备。SCM是一种使半导体中载流子浓度分布可视化的方法。具体地，用涂有金属的硅探针扫描样品的表面。此时，对样品施加高频电压。多数载流子被激发以调制系统的电容。施加到样品的高频电压的频率设置为100kHz，电压设置为4.0V。每个杂质区的厚度由SCM测量。
现在将描述根据本实施例的MOSFET 200的操作。在施加到栅电极64的电压低于阈值电压的状态下，即在关断状态下，即使当跨源电极60和漏电极63施加电压时，第三杂质区30和第二杂质区20之间的pn结被反向偏置并且其间不导电。当等于或高于阈值电压的电压施加到栅电极64时，在第三杂质区30与栅绝缘膜71的接触部分周围的沟道区中形成反转层。因此，第四杂质区40和第二杂质区20彼此电连接并且电流在源电极60和漏电极63之间流动。MOSFET 200如上所述操作。
现在将描述制造根据本实施例的碳化硅半导体器件200的方法。
首先，执行制备碳化硅衬底100的步骤。碳化硅单晶衬底4例如通过从通过改良Lely法生长的碳化硅单晶锭切片切割衬底并对衬底的表面进行镜面抛光来制备。碳化硅单晶衬底4由具有例如4H的多型的六方碳化硅构成。碳化硅单晶衬底4具有例如150mm的直径。
然后，执行形成碳化硅外延层的步骤。例如，在碳化硅单晶衬底4上供给含氢的载气、含硅烷和丙烷的原料气体、含氮的掺杂剂气体，在100毫巴(10kPa)的压力将碳化硅单晶衬底4加热至例如约1550℃。由此在碳化硅单晶衬底4上形成具有n型的碳化硅外延层3(见图11)。碳化硅外延层3掺杂有作为n型杂质的氮。n型杂质的浓度例如设定为8.0×1015cm-3。如上所述，制备包括碳化硅单晶衬底4和设置在碳化硅单晶衬底上的碳化硅外延层3的碳化硅衬底100。碳化硅衬底100包括第一主表面1和第二主表面2。第一主表面1是例如{0001}面或与{0001}面成最多8°角的表面。
然后将离子注入碳化硅外延层3。首先，在第一主表面1上提供第一离子注入掩模(未示出)。然后，将第一p型杂质的离子注入碳化硅外延层3。由此形成具有p型的第一杂质区10。例如，铝用作第一p型杂质。离子注入能量例如不高于900keV。然后，从第一主表面1去除第一离子注入掩模(未示出)。
在第一主表面1上提供第二离子注入掩模(未示出)。第二离子注入掩模例如覆盖保护环区(未示出)。然后，将第一n型杂质的离子注入到碳化硅外延层3中。由此形成具有n型的第二杂质区20。第二杂质区20形成为与第一杂质区10接触。例如，采用氮作为第一n型杂质。离子注入能量例如不高于900keV。
然后，将第二p型杂质的离子注入到碳化硅外延层3中。由此形成具有p型的第三杂质区30。第三杂质区30形成为与第二杂质区20接触。例如，铝用作第二p型杂质。离子注入能量例如不高于900keV。
然后，将第二n型杂质的离子注入到碳化硅外延层3中。由此形成具有n型的第四杂质区40。第二杂质区40形成为与第三杂质区30接触。例如，采用磷作为第二n型杂质。离子注入能量例如不高于900keV。然后，从第一主表面1去除第二离子注入掩模(未示出)。
然后在第一主表面1上提供第三离子注入掩模(未示出)。第三p型杂质的离子被注入到碳化硅外延层3中。由此形成具有p型的接触区8。接触区8形成为与第三杂质区30和第四杂质区40中的每一个接触。例如，采用铝作为第三p型杂质。离子注入能量例如不高于900keV。然后，从第一主表面1去除第三离子注入掩模(未示出)。碳化硅外延层3中没有注入离子的部分是第五杂质区50。如上所述，制备包括第一杂质区10、第二杂质区20、第三杂质区30、第四杂质区40、第五杂质区50和接触区8的碳化硅衬底100(见图12)。
然后，在第一主表面1上形成蚀刻掩模(未示出)。蚀刻掩模例如由包括沉积氧化膜的材料制成。蚀刻掩模具有设置在要形成栅极沟槽7的区上方的开口。然后使用蚀刻掩模蚀刻碳化硅衬底100。例如，在SF6和O2的气氛中，各向异性地蚀刻第四杂质区40、第三杂质区30和第二杂质区20。例如，采用电子回旋共振(ECR)等离子体蚀刻作为各向异性蚀刻。因此在第一主表面1中提供栅极沟槽7(见图13)。栅极沟槽7包括侧表面5和底表面6。侧表面5与第二杂质区20、第三杂质区30和第四杂质区40接触。底表面6与第二杂质区20接触。
然后，形成栅绝缘膜71。具体地，形成与第一主表面1、侧表面5和底表面6接触的栅绝缘膜71。栅绝缘膜71在侧表面5处与第四杂质区40、第三杂质区30和第二杂质区20接触。栅绝缘膜71在底表面6处与第二杂质区20接触。栅绝缘膜71在第一主表面1处与第四杂质区40接触。栅绝缘膜71具有例如不小于40nm且不大于150nm的厚度。
然后，执行NO退火步骤。具体地，在包含氮的气氛中，在例如不低于1100℃且不高于1300℃的温度下对其上已经形成栅绝缘膜71的碳化硅衬底100进行热处理。含氮气体的示例包括用氮气稀释10％的一氧化氮。碳化硅衬底100在包含氮气的气体中退火不短于30分钟且不长于360分钟的时间段。
然后，形成栅电极64。具体地，栅电极64形成在栅绝缘膜71上以掩埋由栅绝缘膜71限定的凹槽。栅电极64例如由包括包含杂质的多晶硅的材料构成。然后，形成层间绝缘膜72以覆盖栅电极64。层间绝缘膜72包括例如NSG膜和PSG膜中的至少任一个。
然后，形成源电极60。具体而言，从要形成源电极60的区去除层间绝缘膜72和栅绝缘膜71。因此，第四杂质区40和接触区8的一部分通过层间绝缘膜72和栅绝缘膜71暴露(见图14)。然后，在与第四杂质区40和接触区8两者接触的第一主表面1上形成电极层61。例如，通过溅射形成电极层61。电极层61例如由包含TiAlSi的材料构成。
然后，例如在不低于900℃且不高于1100℃的温度下，其中已经形成有电极层61的碳化硅衬底100经受大约两分钟的快速热退火(RTA)。作为与碳化硅衬底100中包含的硅反应的结果，电极层61的至少一部分因此转化为硅化物。电极层61因此与第四杂质区40建立欧姆接触。优选地，电极层61与第四杂质区40和接触区8中的每一个建立欧姆接触。
然后，源互连62形成为与电极层61接触并覆盖层间绝缘膜72。源互连62优选地由包含Al的材料构成，诸如包含AlSiCu的材料。然后，抛光碳化硅单晶衬底4的背面。因此减小了碳化硅单晶衬底4的厚度。然后，形成漏电极63。漏电极63形成为与碳化硅衬底100的第二主表面2接触。漏电极63例如由包含NiSi的材料构成。漏电极63可以由例如TiAlSi构成。
尽管漏电极63优选地通过溅射形成，但是它可以通过气相沉积形成。在形成漏电极63之后，例如通过激光退火对其进行加热。因此，漏电极63的至少一部分被转化为硅化物。图1中所示的MOSFET200如上所述制造。
(第二实施例)
现在将描述根据第二实施例的碳化硅半导体器件200的构造。根据第二实施例的碳化硅半导体器件200与根据第一实施例的碳化硅半导体器件200的不同之处主要在于第一杂质区10与接触区8相对，但其他方面与根据第一实施例的碳化硅半导体器件200相似。下面给出描述，其中着眼于与根据第一实施例的碳化硅半导体器件200的不同。
如图15所示，在根据第二实施例的碳化硅半导体器件200中，第一杂质区10与接触区8相对。从另一个角度来看，第一杂质区10位于接触区8和第二主表面2之间。从另一个角度来看，第一杂质区10被布置为不与栅极沟槽7的底表面6相对。第一杂质区10与第三杂质区30和第四杂质区40中的每一个相对。第一杂质区10与电极层61相对。
图16是沿图15中的线XVI-XVI的示意性横向截面图。如图16所示，当在垂直于第二主表面2的方向上观察时，第一杂质区10以及栅极沟槽7中的每一个沿第一方向101延伸。当在垂直于第二主表面2的方向上观察时，第一杂质区10被布置为不叠加在栅极沟槽7上。在第二方向102上，栅极沟槽7和第一杂质区10交替布置。当在垂直于第二主表面2的方向上观察时，栅极沟槽7位于两个相邻的第一杂质区10之间。
(第三实施例)
现在将描述根据第三实施例的碳化硅半导体器件200的构造。根据第三实施例的碳化硅半导体器件200与根据第一实施例的碳化硅半导体器件200的不同之处主要在于第一杂质区10的延伸方向与栅极沟槽7的延伸方向正交，但是其他方面与根据第一实施例的碳化硅半导体器件200相似。下面给出描述，其中着眼于与根据第一实施例的碳化硅半导体器件200的不同。
如图17所示，在根据第三实施例的碳化硅半导体器件200中，第一杂质区10与栅极沟槽7的底表面6、第三杂质区30、接触区8和电极层61相对。从另一个角度来看，第一杂质区10位于栅极沟槽7的底表面6、第三杂质区30、接触区8和电极层61中的每一个与第二主表面2之间。
图18是沿图17中线XVIII-XVIII的示意性横向截面图。如图18所示，当在垂直于第二主表面2的方向上观察时，栅极沟槽7的底表面6沿平行于第二主表面2的第一方向101延伸，并且第一杂质区10沿平行于第二主表面2且垂直于第一方向101的第二方向102延伸。从另一个角度来看，第一杂质区10的延伸方向与栅极沟槽7的延伸方向正交。第一杂质区10的纵向对应于栅极沟槽的短边方向。类似地，第一杂质区10的短边方向对应于栅极沟槽的纵向。
第一杂质区10可以沿第一方向101以规则的间隔设置。第五杂质区50布置在两个相邻的第一杂质区10之间。当在垂直于第二主表面2的方向上观察时，栅极沟槽7的底表面6包括叠加在第一杂质区10上的部分(第一部分)和不叠加在第一杂质区10上的部分(第二部分)。第五电流通过第五杂质区50流向漏电极63。
尽管以上通过示例的方式参考包括栅极沟槽7的MOSFET描述了根据本公开的碳化硅半导体器件200，但是根据本公开的碳化硅半导体器件200不限于此。根据本公开的碳化硅半导体器件200可以是例如绝缘栅双极晶体管(IGBT)。
现在将描述根据实施例的碳化硅半导体器件200的功能和效果。
在碳化硅半导体器件200中，第一杂质区10(嵌入p型区)、第二杂质区20(n型电流扩散区)和第三杂质区30(p型沟道区)中的每一个通过离子注入形成，第二杂质区20中的第一n型杂质的浓度分布介于第一杂质区10中的第一p型杂质的浓度分布与第三杂质区30中的第二p型杂质的浓度分布之间。因此，在第二杂质区20中，第一p型杂质的浓度分布的尾部中的第一p型杂质和第二p型杂质的浓度分布的尾部中的第二p型杂质混合在一起。
当第一杂质区10和第三杂质区30之间的间隔小时(换言之，第二杂质区20的厚度小)，第二杂质区20中的第一n型杂质通过与第一杂质区10中的第一p型杂质的浓度分布的尾部叠加和与第三杂质区30中的第二p型杂质的浓度分布的尾部叠加而中和。在这种情况下，第二杂质区20不具有n型且碳化硅半导体器件200不工作。为了将第二杂质区20设置为n型，第二杂质区20应该具有大的厚度。随着第二杂质区20的厚度增加，碳化硅外延层3具有更大的厚度。因此，碳化硅外延层3通常通过分成两个阶段的外延生长形成。
具体地，首先，通过外延生长形成第一碳化硅层。然后，通过离子注入到第一碳化硅层中形成第一杂质区10。然后，通过外延生长在第一碳化硅层上形成第二碳化硅层。然后，通过离子注入到第二碳化硅层中形成第二杂质区20、第三杂质区30和第四杂质区40。然后，在第二碳化硅层中形成栅极沟槽7。
通过第一外延生长形成的碳化硅层具有第一厚度变化。第一碳化硅层的厚度对应于漂移层(第五杂质区50)的厚度。由于漂移层具有较大的厚度，因此碳化硅半导体器件200具有较高的击穿电压。相反，由于漂移层具有较小的厚度，因此碳化硅半导体器件200具有较低的击穿电压。换言之，第一碳化硅层的厚度变化越大，碳化硅半导体器件200的击穿电压变化也越大。
通过第二外延生长形成的第二碳化硅层具有第二厚度变化。由于第二碳化硅层的厚度较大，栅极沟槽7的底表面6与第四杂质区40之间的距离较长。随着距离越长，碳化硅半导体器件200具有越低的击穿电压。相反，由于第二碳化硅层的厚度较小，所以栅极沟槽7的底表面6与第四杂质区40之间的距离较短。随着距离较短，碳化硅半导体器件200具有较高的击穿电压。换言之，第二碳化硅层的厚度变化越大，碳化硅半导体器件200的击穿电压变化也越大。
根据本实施例中的碳化硅半导体器件200，在从第一主表面1朝向第二主表面2的方向上，第一p型杂质的浓度分布具有第一相对最大值Nl。在从第一主表面1朝向第二主表面2的方向上，第一n型杂质的浓度分布具有第二相对最大值N2。在从第一主表面1朝向第二主表面2的方向上，第二p型杂质的浓度分布具有第三相对最大值N3。第三相对最大值N3大于第二相对最大值N2，第二相对最大值N2大于第一相对最大值N1。
在第二相对最大值N2大于第一相对最大值Nl的示例中，第二杂质区20中的第一n型杂质被第一杂质区10中的第一p型杂质中和的可能性小于第二相对最大值N2小于第一相对最大值N1的示例。因此，在第二相对最大值N2大于第一相对最大值N1的示例中，第二杂质区20可以具有比第二相对最大值N2小于第一相对最大值N1的示例更小的厚度。因此，可以在一次外延生长中形成碳化硅外延层。因此，与在外延生长中分两个阶段形成碳化硅外延层的示例相比，可以减小碳化硅外延层的厚度变化。因此，可以减小碳化硅半导体器件200的击穿电压的变化。
形成碳化硅外延层的前置时间可以比通过两阶段外延生长形成碳化硅外延层的示例短。因此，可以降低碳化硅半导体器件200的成本。
与第一外延生长之后的碳化硅衬底100相比，第二外延生长之后的碳化硅衬底100可能已经变形。在通过两阶段外延生长形成碳化硅外延层时，由于碳化硅衬底100变形的影响，可能会出现曝光不良。通过一次外延生长形成碳化硅外延层，可以抑制曝光不良。
应当理解，这里公开的实施例在各个方面都是说明性的而非限制性的。本发明的范围由权利要求而不是以上描述来定义，并且意图包括在与权利要求的范围和含义等同的范围和含义内的任何修改。
附图标记列表
1第一主表面；2第二主表面；3碳化硅外延层；4碳化硅单晶衬底；5侧表面；6底表面；7栅极沟槽；8接触区；10第一杂质区；11第一浓度分布；12第二浓度分布；13第三浓度分布；14第四浓度分布；15第五浓度分布；20第二杂质区；30第三杂质区；40第四杂质区；50第五杂质区；60源电极；61电极层；62源互联；63漏电极；64栅电极；71栅绝缘膜；72层间绝缘膜；100碳化硅衬底；101第一方向；102第二方向；103箭头；200MOSFET(碳化硅半导体器件)；A1第一位置；A2第二位置；A3第三位置；A4第四位置；A5第五位置；A6第六位置；N1第一相对最大值；N2第二相对最大值；N3第三相对最大值；N4第四相对最大值；N5第一浓度；N6第二浓度；N7第一相对最小值；N8第四浓度；N9第二相对最小值；T1第一厚度；T2第二厚度；T3第三厚度；T4第四厚度；T5第五厚度；W1第一宽度；W2第二宽度；W3间隔；n1第五相对最大值；n2第六相对最大值；n3第七相对最大值；n4第八相对最大值；n5第三浓度。

Claims (13)

1.一种碳化硅半导体器件，包括：
碳化硅衬底，所述碳化硅衬底包括第一主表面和与所述第一主表面相反的第二主表面，其中，
所述碳化硅衬底包括：
第一杂质区，所述第一杂质区包含p型杂质，
第二杂质区，所述第二杂质区设置在所述第一杂质区上，所述第二杂质区包含n型杂质，
第三杂质区，所述第三杂质区设置在所述第二杂质区上，所述第三杂质区包含p型杂质，
第四杂质区，所述第四杂质区在距所述第二杂质区的一距离处设置在所述第三杂质区上，所述第四杂质区包含n型杂质，以及
第五杂质区，所述第五杂质区与所述第一杂质区和所述第二杂质区中的每一个接触，所述第五杂质区包含n型杂质，
在所述第一主表面中，设置有栅极沟槽，所述栅极沟槽包括与所述第二杂质区、所述第三杂质区和所述第四杂质区中的每一个接触的侧表面和与所述侧表面连续并且与所述第二杂质区接触的底表面，
在通过所述第一杂质区和所述第三杂质区中的每一个从所述第一主表面朝向所述第二主表面的方向上，所述p型杂质的浓度分布具有第一相对最大值和位于比呈现所述第一相对最大值的位置更靠近所述第一主表面的第三相对最大值，
在通过所述第二杂质区和所述第四杂质区中的每一个从所述第一主表面朝向所述第二主表面的方向上，所述n型杂质的浓度分布具有第二相对最大值和位于比呈现所述第二相对最大值的位置更靠近所述第一主表面的第四相对最大值，以及
所述第四相对最大值大于所述第三相对最大值，所述第三相对最大值大于所述第二相对最大值，并且所述第二相对最大值大于所述第一相对最大值。
2.根据权利要求1所述的碳化硅半导体器件，其中，
所述第一杂质区的厚度、所述第二杂质区的厚度、所述第三杂质区的厚度和所述第四杂质区的厚度的总计不大于1.5μm。
3.根据权利要求1或2所述的碳化硅半导体器件，其中，
所述第一杂质区的厚度不大于0.5μm。
4.根据权利要求1至3中的任一项所述的碳化硅半导体器件，其中，
所述第二杂质区的厚度不大于0.5μm。
5.根据权利要求1至4中的任一项所述的碳化硅半导体器件，其中，
所述第一相对最大值大于5×1016cm-3。
6.根据权利要求1至5中的任一项所述的碳化硅半导体器件，其中，
所述第二相对最大值大于1×1017cm-3。
7.根据权利要求1至6中的任一项所述的碳化硅半导体器件，其中，
所述第三相对最大值大于1×1018cm-3。
8.根据权利要求1至7中的任一项所述的碳化硅半导体器件，其中，
所述第四相对最大值大于1×1019cm-3。
9.根据权利要求1至8中的任一项所述的碳化硅半导体器件，其中，
当在垂直于所述第二主表面的方向上观察时，所述第一杂质区的至少一部分被布置为叠加在所述底表面上。
10.根据权利要求9所述的碳化硅半导体器件，其中，
当在垂直于所述第二主表面的所述方向上观察时，所述底表面沿平行于所述第二主表面的第一方向延伸，并且所述第一杂质区沿平行于所述第二主表面且垂直于所述第一方向的第二方向延伸。
11.根据权利要求9所述的碳化硅半导体器件，其中，
当在垂直于所述第二主表面的所述方向上观察时，所述第一杂质区沿平行于所述第二主表面的第一方向延伸并且所述底表面沿所述第一方向延伸。
12.根据权利要求1至8中的任一项所述的碳化硅半导体器件，其中，
当在垂直于所述第二主表面的方向上观察时，所述第一杂质区布置为不叠加在所述底表面上。
13.根据权利要求12所述的碳化硅半导体器件，其中，
当在垂直于所述第二主表面的所述方向上观察时，所述第一杂质区沿平行于所述第二主表面的第一方向延伸并且所述底表面沿所述第一方向延伸。
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