CN101246900A - 半导体器件及其制造方法 - Google Patents
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Abstract
本发明涉及半导体器件及其制造方法。载流子存储层(3)位于自N衬底(1)的表面预定深度的区域中，基区(2)位于浅于该预定深度的区域中，和发射区(4)位于N衬底的表面中。载流子存储层(3)通过注入磷以在预定深度处具有最大杂质浓度来形成，基区(2)通过注入硼以在浅于该预定深度的位置处具有最大杂质浓度来形成，和发射区(4)通过注入砷以在N衬底的表面处具有最大杂质浓度来形成。形成开口(1a)以延伸通过发射区(4)、基区(2)和载流子存储层(3)。在开口(1a)的内壁上，形成栅电极(8)且其间具有栅极绝缘膜(7)。
Description
技术领域
本发明涉及一种半导体器件以及该半导体器件的制造方法。尤其，本发明涉及一种具有绝缘栅晶体管的半导体器件以及该半导体器件的制造方法。
背景技术
目前，例如在家用电器设备和工业供电设备领域中，采用反相器装置。对于反相器装置，通常使用商用电源(AC电源)。因此，将反相器装置构成为包括进行正向转换的转换单元，其一次将自AC电源的AC电压转换成DC电压，还包括平滑电路和反相器单元，其进行将DC电压转换成AC电压的反向转换。作为反相器单元的主要功率元件，主要采用能进行相对高速转换操作的绝缘栅双极型晶体管(以下称作IGBT)。
关于用于电功率控制的反相器装置，一个IGBT芯片的额定电流接近几十到几百安培(A)，且其额定电压接近几百到几千伏特(V)。在使用IGBT作为电阻负载并且连续改变栅极电压的电路中，作为电流和电压乘积的电功率以热的形式在IGBT中产生。因此，反相器装置需要大的散热器，导致电功率转换效率退化。而且，根据工作电压和工作电流的组合，IGBT自身的温度升高，导致IGBT的热损坏。这样在反相器装置中，很少采用使用IGBT作为电阻负载的电阻负载电路。
在大多数反相器装置中，负载是电感应机械装置(感应负载发动机)。因此，在反相器装置中，IGBT通常作为开关工作，以重复关断(OFF)态和导通(ON)态，以便控制电功率能量。关于感应负载的反相电路的切换，在开启过程之后建立导通态，同时在截止过程之后建立关断态。开启过程涉及到IGBT从关断态向导通态的转变，截止过程涉及到IGBT从导通态向关断态的转变。
感应负载连接到上臂元件和下臂元件之间的中间电势点，且电流在正向和负向方向上流向感应负载。因此，为了使得电流流过感应负载以从负载连接部分返回向高电势电源或者从负载连接部分流向地，续流二极管(freewheel diode)对于在感应负载和臂元件的闭合电路中循环电流是必需的。对于具有相对小电容的反相器装置，在一些情况下使用场效应晶体管(MOSFET，金属氧化物半导体场效应晶体管)。
用于开启IGBT的将施加到栅电极的电压称作导通电压(Vce(sat))。例如在日本专利特开No.8-316479和2002-353456中公开了用于提供较低导通电压的结构，公开了作为改进方案的沟槽栅极型IGBT的载流子存储型IGBT。在载流子存储型IGBT中，n型载流子存储层形成于N衬底的一个表面上，且p型基区形成于载流子存储层上。
在基区表面的预定区域中，形成发射区。在除了基区表面的发射区之外的区域中，形成p+接触区。而且，形成电连接到发射区的发射极电极。通过发射区、基区和载流子存储层，形成到达N衬底的n型区的开口，并且在其间插入栅极绝缘膜的开口的内壁表面上形成栅电极。
在衬底的另一表面上，形成n型缓冲层，并且在缓冲层上形成p型集电极层。在集电极层的表面上，形成电连接到集电极层的集电极电极。以这种方式构造常规载流子存储型IGBT。
在该载流子存储型IGBT中，将至少为阈值电压(Vth)的电压作为栅极电压施加到栅极，以形成n沟道区，其位于p型基区中的栅电极附近。因此，电子从发射区经由n沟道区注入到N衬底中。
假设，在将至少为阈值电压的电压施加到栅电极的情况下，将电压(集电极电压)施加到集电极。在这种条件下，至少将集电极电压施加到引起缓冲层和集电极层的pn结正向偏置的程度。之后，从集电极电极将空穴注入到N衬底中。在N衬底中，进行导电性调制，以引起N衬底的电阻值急剧降低，并因此电流流动并建立导电的导通态。
由此，在载流子存储型IGBT中，直接位于p型基区下方的载流子存储层存储空穴和电子。因此，当与没有载流子存储层的沟槽栅极型IGBT相比时，载流子存储型IGBT具有以下优点：N衬底具有较高的载流子密度，并因此具有较低的电阻率，且由此能实现较低的导通电压。
近些年，带着提供紧凑且质量轻的反相器装置的目的，已经提出了一种称作反向导电IGBT或反向导电载流子存储型IGBT的IGBT，其具有形成于IGBT或载流子存储型IGBT结构中的续流二极管，并在两个方向上都具有基本相同程度的导电能力。
然而，常规载流子存储型IGBT具有以下问题。载流子存储型IGBT的n型发射区、p型基区和n型载流子存储层均通过注入预定导电类型的杂质离子并且热扩散所注入的杂质来形成。在常规载流子存储型IGBT中，相应杂质浓度轮廓都是高斯分布，其中由于制造装置(离子注入装置)的限制，最大杂质浓度位于N衬底的表面附近。
n型发射区、p型基区和n型载流子存储层的最终杂质浓度轮廓是包括相互交叠的三个高斯分布杂质浓度轮廓的三重(triple)扩散轮廓。该三重扩散轮廓根据相对关系或者杂质原子相应数目的减少而具有p型杂质浓度轮廓或n型杂质浓度轮廓。由此，IGBT的阈值电压(Vth)可能变化，如下所述。
对于用于反相器装置的载流子存储型IGBT，将阈值电压(Vth)设置为大约5V。因此，沿着栅极绝缘膜在p型基区中形成沟道的区域中的p型杂质的最大浓度为大约1×1017cm-3至1×1018cm-3。在对应于p型基区的区域中，例如，受主杂质浓度至少为大约1×1018cm-3，且施主杂质浓度为大约5×1017cm-3。
位于p型基区中并且其中形成了n型沟道的部分的杂质浓度(密度)通过从受主原子数目(密度)减掉施主原子数目(密度)(受主原子数目-施主原子数目)来确定。受主可以例如是硅(Si)中的硼(B)或铝(Al)，施主可以例如是硅(Si)中的磷(P)或砷(As)。
在受主杂质浓度和施主杂质浓度都在上述数量级的情况下，最终形成的p型杂质区的杂质浓度为大约1×1017至2×1017cm-3。因此，p型基区具有均大于(高于)p型基区的杂质浓度(密度)的受主原子的数目(密度)和施主原子的数目(密度)。
因此，在注入作为受主的杂质离子的工艺中，如果所注入的杂质离子的量变化，则最终形成的p型基区的杂质浓度也变化。在注入用作施主的杂质离子的工艺中，如果所注入杂质离子的量变化，则p型基区的杂质浓度也变化。换句话说，p型基区的杂质浓度受到用作受主的所注入杂质离子的量变化和用作施主的所注入杂质离子的量变化的影响。
IGBT的阈值电压关于所注入杂质量的变化中心具有一定范围。关于常规IGBT，标准偏差大，导致阈值电压变化。如果阈值电压变化且电压值低于预定电压，则最终问题在于半导体器件在负载短路操作模式下被损伤。
发明内容
制作本发明用于解决上述问题。本发明的目的是提供一种半导体器件，其具有减小变化的阈值电压，且其另一目的是提供一种制造这种半导体器件的方法。
根据本发明的半导体器件包括第一导电类型的半导体衬底，第一导电类型的杂质区，第二导电类型的第二杂质区，第一导电类型的第三杂质区，开口，绝缘膜，电极部分和第二导电类型的区域。该第一导电类型的半导体衬底具有彼此相对的第一主表面和第二主表面。第一导电类型的第一杂质区由在自半导体衬底第一主表面的第一深度处具有最大杂质浓度的第一导电类型的第一杂质形成，且该第一杂质区形成于与第一深度相对应的区域中且与第一主表面隔开。第二导电类型的第二杂质区由在自半导体衬底第一主表面浅于第一深度的第二深度处具有最大杂质浓度的第二导电类型的第二杂质形成，且第二杂质区自与第二深度相对应的区域形成，以到达第一杂质区。第一导电类型的第三杂质区由在半导体衬底第一主表面处具有最大杂质浓度的第一导电类型的第三杂质形成，且第三杂质区自第一主表面形成至预定深度，并与第一杂质区隔开，且其间具有第二杂质区。开口延伸通过第三杂质区，第二杂质区和第一杂质区以到达半导体衬底的第一导电类型的区域。
在开口侧壁上形成绝缘膜，以覆盖在侧壁上暴露出的第三杂质区域、第二杂质区和第一杂质区。电极部分形成于开口中，以覆盖绝缘膜。第二导电类型的区域形成于半导体衬底的第二主表面处。
根据本发明的制造半导体器件的方法包括以下步骤。制备第一导电类型的具有彼此相对的第一主表面和第二主表面的半导体衬底。第一导电类型的第一杂质从第一主表面注入，以在自半导体衬底第一主表面的第一深度处具有最大杂质浓度(第一注入步骤)。第二导电类型的第二杂质从第一主表面注入，以在自第一主表面比第一深度浅的第二深度处具有最大杂质浓度(第二注入步骤)。第一导电类型的第三杂质从第一主表面注入，以在第一主表面处具有最大杂质浓度(第三注入步骤)。第一导电类型的第一杂质区通过第一杂质的热扩散形成于与第一深度对应的区域中。通过第二杂质的热扩散形成从与第二深度对应的区域延伸以到达第一杂质区的第二导电类型的第二杂质区。通过第三杂质的热扩散形成从第一主表面延伸到预定深度并与第一杂质区隔开且其间具有第二杂质区的第三杂质区。延伸通过第三杂质区、第二杂质区和第一杂质区的开口被形成为到达半导体衬底的第一导电类型的衬底区域。在开口中形成绝缘膜以覆盖分别在第三杂质区、第二杂质区和第一杂质区的开口内壁上暴露出的相应表面。通过用导电层填充开口形成电极部分以覆盖绝缘膜。第二导电类型的区域形成于半导体衬底的第二主表面处。
根据本发明的半导体器件具有第一杂质区、第二杂质区和第三杂质区，其具有在对应于其中将形成第一杂质区、第二杂质区和第三杂质区中的相应的一个的区域的位置(深度)处均为最大值的相应杂质浓度。因此，施加到电极部分用于在第二杂质区中形成沟道区的阈值电压的变化可以以相当大的程度降低。
根据本发明的半导体器件的制造方法包括，注入第一杂质以便第一杂质在将形成第一杂质区的位置处具有最大杂质浓度的第一注入步骤，注入第二杂质以便第二杂质在将形成第二杂质区的位置处具有最大杂质浓度的第二注入步骤，以及注入第三杂质以便第三杂质在将形成第三杂质区的位置处具有最大杂质浓度的第三注入步骤。以这种方式，施加到电极以在第二杂质区中形成沟道区的阈值电压的变化可以以相当大的程度降低。
结合附图时，根据以下本发明的详细描述，本发明的前述和其他目的、特征、方面和优点将更加明显。
附图说明
图1是根据本发明第一实施例的半导体器件的截面图。
图2是示出栅电极及其相邻部分的局部放大截面图。
图3是示出导通态的截面图，以示出第一实施例中的半导体器件的操作。
图4是示出关断态的截面图，以示出第一实施例中的半导体器件的操作。
图5示出使用第一实施例中的半导体器件的示范性反相电路。
图6概略示出沿着图1中示出的截面VI-VI的线的杂质浓度轮廓。
图7至11示出根据第一实施例分别基于第一至第五条件的相应模拟中相应的杂质浓度轮廓。
图12是示出根据第一实施例每个模拟中的栅极电压和集电极电流之间的关系的图。
图13是根据比较实例的半导体器件的截面图。
图14概略示出考虑到比较实例的半导体器件，沿着图13中示出的截面XIV-XIV的线的杂质浓度轮廓。
图15至19示出考虑到比较实例的半导体器件，分别基于第一至第五条件在相应模拟中的相应杂质浓度轮廓。
图20是示出考虑到比较实例的半导体器件，在每个模拟中栅极电压和集电极电流之间的关系的图。
图21是示出在第一实施例中饱和电流值和阈值电压之间的关系的图。
图22是示出第一实施例中饱和电流值和阈值电压之间的关系以及短路容限和阈值电压之间的关系的图。
图23是根据本发明第二实施例的半导体器件的截面图。
图24是概略示出在本发明第二实施例中沿着图23中示出的截面XXIV-XXIV的线的杂质浓度轮廓。
图25是根据本发明第三实施例的半导体器件的截面图。
图26是概略示出在第三实施例中沿着图25中示出的截面XXVI-XXVI的线的杂质浓度轮廓。
图27示出导电状态，以示出第三实施例中的半导体器件的操作。
图28示出了关断态，以示出第三实施例中的半导体器件的操作。
图29示出了反向导电状态，以示出第三实施例中的半导体器件的操作。
图30是示出根据本发明第四实施例的制造半导体器件的方法的步骤的截面图。
图31至40是第四实施例中图30至39中示出的相应步骤之后进行的相应步骤的截面图。
图41是示出根据本发明第五实施例的半导体器件制造方法的步骤的截面图。
图42至53是示出在图41至52中所示的相应步骤之后进行的相应步骤的截面图。
图54是示出根据本发明第六实施例的半导体器件制造方法的步骤的截面图。
图55至65是示出图54至64中所示的相应步骤之后进行的相应步骤的截面图。
图66是示出根据第四至第六实施例的修改的热处理工艺步骤的截面图。
图67至71是示出在图66至70中所示的相应步骤之后进行的相应步骤的截面图。
具体实施方式
第一实施例
在此，描述一种穿通和载流子存储型IGBT。如图1和2中所示，在自N衬底(N层)1的一个主表面预定深度处的区域中形成n型载流子存储层3。另外，在自N衬底1的一个主表面较浅深度处的区域中，形成p型基区2以接触载流子存储层3。在基区2的表面的预定区域中，形成与载流子存储层3隔开且其间具有基区2的发射区4。
而且，在除了基区2的表面的发射区4之外的区域中，形成p+接触区5。形成电连接到发射区4的发射极电极6。通过发射区4、基区2和载流子存储层3，形成开口1a，以到达N衬底1的n型区。在开口1a的内壁表面上，形成栅电极8，且其间插入栅极绝缘膜7。在栅电极8上，形成层间绝缘膜9以覆盖栅电极8和栅极绝缘膜7。
在N衬底1的另一个主表面上，形成n型缓冲层11。在缓冲层11上，形成p型集电极层12。在集电极层12的表面上，形成电连接到集电极层12的集电极电极13。在该载流子存储型IGBT中，在用作集电极层12的p型衬底上通过外延生长方法形成缓冲层11和N衬底1，如以下所述。因此，集电极层12的厚度是其它层(衬底)的几倍厚。
描述上述载流子存储型IGBT的基本操作。将至少为阈值电压的正偏置(电压)施加到栅电极8，以在栅电极8附近的基区2中形成沟道区。将电压施加到集电极电极13，其高于施加到发射极电极6的电压，以便在发射极电极6和集电极电极13之间施加预定电压。因此，如图3中所示，电子“e”从发射区4通过沟道区和载流子存储层3流向N衬底1，同时空穴“h”从集电极层12流向N衬底1。由此，载流子存储型IGBT在正向方向上电导通。
相反，将负偏置(电压)施加到栅电极8。将电压施加到集电极电极13，其高于施加到发射极电极6的电压，以在发射极电极6和集电极电极13之间施加预定电压。因此，如图4中所示，耗尽层(端)60从载流子存储型IGBT的基区2和载流子存储层3之间的界面向N衬底1延伸，以确保载流子存储型IGBT的高击穿电压。
使用载流子存储型IGBT的示范性反相电路于图5中示出。感应负载40例如是电感应机械装置。感应负载40连接到上臂元件41和下臂元件42之间的中间电势点。电流在正和负方向上流动到感应负载40。因此，为了将流过感应负载40的电流从负载连接部分返回到高电势电源或者使电流从负载连接部分流向地，续流二极管43对于使电流在感应负载40和臂元件41、42的闭合电路中循环是必需的。
现在给出如上所述的载流子存储型IGBT的n型发射区4、p型基区2和n型载流子存储层3的杂质浓度轮廓的描述。发射区4通过注入例如砷(As)来形成，基区2通过注入例如硼(B)来形成。载流子存储层3通过注入例如磷(P)来形成。
杂质元素的相应浓度轮廓于图6中示意性示出。水平轴表示从发射区4的表面到N衬底1的n型区的距离(深度)，垂直轴表示(相对)浓度。如图6中所示，砷的杂质浓度轮廓51在发射区4的表面附近具有浓度的最大值(峰值)。硼的杂质浓度轮廓52在比砷的最大杂质浓度位置更深的位置处具有最大浓度值。磷的杂质浓度轮廓53在比硼的最大浓度位置更深的位置处具有最大浓度值。
即，注入砷使得其最大浓度位于将形成发射区4的区域中。注入硼使得其最大浓度位于将形成发射区4下方的基区2的区域中。注入磷使得其最大浓度位于将形成基区2下方的载流子存储层3的区域中。组合的杂质浓度轮廓对应于受主原子数目(密度)和施主原子数目(密度)之间的相对关系或减法。
现在基于根据模拟的估计描述每个杂质浓度轮廓和阈值电压之间的关系。基于图6中示出的杂质浓度轮廓，提供大约6.0V的阈值电压Vth的注入条件的组合用于工艺/设备模拟。所得到的杂质浓度轮廓于图7中示出。水平轴表示从发射区4的表面到N衬底1的n型区的距离(深度：μm)，垂直轴表示浓度(cm-3)。
如图7中所示，砷的杂质浓度轮廓51、硼的杂质浓度轮廓52和磷的杂质浓度轮廓53对应于图6中所示的相应杂质浓度轮廓。通过杂质原子的减法确定的组合(净)杂质浓度轮廓50在深度方向上具有三个杂质浓度的相对最大值，对应于砷、硼和磷的杂质浓度的相应最大值。根据这些条件下的模拟，阈值电压Vth的估算值是5.96V。在此，阈值电压Vth是额定器件电流密度的万分之一(1/10000)。
获得该杂质浓度轮廓的条件(例如所注入杂质元素的量)在此用作基准条件，且增加和降低相应杂质元素量以获得如下所述的杂质浓度轮廓。
首先，相对于基准条件，所注入硼的量增加2％(过剂量)且所注入砷和所注入磷的相应量均降低2％(剂量不足)(条件A)。所得到的杂质浓度轮廓于图8中示出。在这些条件下的模拟中，阈值电压Vth被估计在6.08V。
之后，相对于基准条件，所注入硼的量降低2％(剂量不足)且所注入砷和所注入磷的相应量均增加2％(过剂量)(条件B)。所得到的杂质浓度轮廓于图9中示出。在这些条件下的模拟中，阈值电压Vth被估计在5.84V。
进一步，相对于基准条件，所注入硼的量增加5％(过剂量)且所注入砷和磷的相应量均降低5％(剂量不足)(条件C)。所得到的杂质浓度轮廓于图10中示出。在这些条件下的模拟中，阈值电压Vth被估计在6.21V。
而且，相对于基准条件，所注入硼的量降低5％(剂量不足)且所注入砷和磷的相应量均增加5％(过剂量)(条件D)。所得到的杂质浓度轮廓于图11中示出。在这些条件下的模拟中，阈值电压Vth被估计在5.73V。
基于上述基准条件和条件A至D，集电极电流和栅极电压之间的关系如图12中所示那样绘制出来。水平轴表示栅极电压和垂直轴表示集电极电流。在这种情况下，在基准条件下，阈值电压Vth为5.96V。相反，通过增加或降低所注入硼的量(剂量)(条件A至D)，阈值电压Vth是5.73V至6.21V。由此，可看出，相对于基准条件下的阈值电压，该阈值电压在从-0.23V至+0.25V的范围内变化。
结合比较实例描述阈值电压的变化。图13示出了比较实例的载流子存储型IGBT。如图13中所示，除了发射区104、基区102和载流子存储层103的杂质浓度轮廓之外，比较实例的载流子存储型IGBT的结构与图1中所示的载流子存储型IGBT的结构相似。因此，相似的部件由相似的参考标记表示且在此不重复其描述。
如图14中所示，在比较实例的载流子存储型IGBT中，发射区104、基区102和载流子存储层103的相应杂质浓度轮廓是高斯分布，其在表面附近都具有最大杂质浓度。基于图14中示出的杂质浓度轮廓，提供大约6.0V的阈值电压Vth的注入条件的组合用在工艺/设备模拟中。所得到的杂质浓度轮廓于图15中示出。水平轴表示从发射区104的表面到N衬底1的n型区的距离(深度：μm)，和垂直轴表示杂质浓度(atms/cm3)。根据这些条件下的模拟，阈值电压Vth被估计在6.10V。
获得杂质浓度轮廓的条件(例如所注入杂质元素的量)用作基准条件。相对于基准条件，所注入硼的量增加2％(过剂量)且所注入砷和磷的相应量均降低2％(剂量不足)(条件E)。所得到的杂质浓度轮廓于图16中示出。在这些条件下的模拟中，阈值电压Vth被估计在6.71V。
进一步，相对于基准条件，所注入硼的量降低2％(剂量不足)且所注入砷和磷的相应量均增加2％(过剂量)(条件F)。所得到的杂质浓度轮廓于图17中示出。在这些条件下的模拟中，阈值电压Vth被估计在4.97V。
而且，相对于基准条件，所注入硼的量增加5％(过剂量)且所注入砷和磷的相应量均降低5％(剂量不足)(条件G)。所得到的杂质浓度轮廓于图18中示出。在这些条件下的模拟中，阈值电压Vth被估计在7.99V。
而且，相对于基准条件，所注入硼的量降低5％(剂量不足)且所注入砷和磷的相应量均增加5％(过剂量)(条件H)。所得到的杂质浓度轮廓于图19中示出。在这些条件下的模拟中，阈值电压Vth被估计在3.96V。
在基准条件和上述的条件E至H下，集电极电流和栅极电压之间的关系如图20中所示地绘制出。水平轴表示栅极电压，和垂直轴表示集电极电流。在基准条件下，阈值电压Vth是6.10V。相反，在所注入硼的量(剂量)增加或者降低(条件E至H)的情况下，阈值电压Vth是3.96至7.99V。由此，可以看出，相对于基准条件下的阈值电压，该阈值电压在从-2.14V至+1.89V的范围内变化。
估计结果表明，当所注入杂质元素的量以相同程度(相同变化宽度)变化时，相对于基准条件下的阈值电压，比较实例的载流子存储型IGBT的阈值电压在从-2.14V至+1.89V的范围内变化，而本实施例的载流子存储型IGBT的阈值电压在从-0.23V到+0.25V的范围内变化。由此，可以确定，显著地降低了阈值电压的变化。
将描述获得上述结果的原因。杂质浓度通过在每一区域中施主原子数和受主原子数之间作减法来确定。在本实施例的载流子存储型IGBT中，发射区4、基区2和载流子存储层3的相应杂质浓度轮廓均具有最大杂质浓度位置(深度)，其被设置在形成该层的相应区域或位置(深度)中。
因此，在形成发射区4的区域中，形成发射区4的杂质的浓度足够高于(几个数量级)形成基区2和载流子存储层3的相应杂质浓度。由此，明显抑制了形成基区2和载流子存储层3的杂质对最终形成的发射区4的杂质浓度的影响。这也适用于剩余的基区2和载流子存储层3。关于发射区4、基区2和载流子存储层3，抑制了形成三个区域(层)中的两个的相应杂质对剩余一个区域(层)的杂质浓度的影响。
由此，关于发射区4、基区2和载流子存储层3，抑制了形成两个区域(层)的所注入杂质的相应量的变化对剩余一个区域(层)的杂质浓度的影响。因此，能降低载流子存储型IGBT的阈值电压变化。
为了有效地抑制阈值电压变化，优选在组合的杂质浓度轮廓的三个相对最大值当中，对应于磷的最大杂质浓度的相对最大值在从磷的最大杂质浓度到最大杂质浓度的十分之一的范围内。另外，对应于硼的最大杂质浓度的相对最大值优选在从硼的最大杂质浓度到最大杂质浓度的十分之一的范围内。对应于砷的最大杂质浓度的相对最大值优选在从砷的最大杂质浓度到最大杂质浓度的十分之一的范围内。
如下所述的效果通过降低载流子存储型IGBT的阈值电压变化而获得。在载流子存储型IGBT的阈值电压和饱和电流(Isat)之间，存在如图21中所示的负关系。具体地，随着阈值电压(Vth)降低，饱和电流值逐渐增加。相反，随着阈值电压增加，饱和电流值逐渐降低。
由于需要载流子存储型IGBT具有大约额定电流密度十倍那样高的导电能力，因此饱和电流在实际应用中受到限制，因为饱和电流不能降低到低于一定值。因此，阈值电压不能被设置成不恰当的大值，且需要载流子存储型IGBT具有至多为一定预定电压的阈值电压。
而且，如图22中所示，在饱和电流值(A/cm2)和负载短路容限时间(Tw)之间也存在负关系。随着饱和电流值降低，负载短路容限时间变得更长。相反，随着饱和电流值增加，负载短路容限时间变得更短。因此，具有相对较低的阈值电压的载流子存储型IGBT具有较短的负载短路容限时间。具有相对较高的阈值电压的载流子存储型IGBT具有较长的负载短路容限时间。为了具有一定时间或更长的负载短路容限时间，饱和电流值必须为一定值或更小，且载流子存储型IGBT必须具有一定预定值或更大的阈值电压。如果阈值电压降低至一定值以下，则半导体器件在负载短路模式操作中会被损伤。
如上所述，关于本实施例的载流子存储型IGBT，与比较实例的载流子存储型IGBT相比，阈值电压的变化范围相对于所注入杂质的预定量的变化(基准条件)能以相当大的程度降低。由此，能降低载流子存储型IGBT的饱和电流值的变化并能降低短路容限的变化。而且，不会发生阈值电压变化为低于一定预定电压，以便可以防止在负载短路模式操作中载流子存储型IGBT的损坏。
关于载流子存储型IGBT的杂质浓度轮廓，将最大杂质浓度位置(深度)设置在将形成相应区域或层的位置(深度)处。因此，与杂质从表面扩散的情况相比，所注入杂质的量能显著降低。而且，能降低热处理的温度，并缩短热处理时间。以这种方式，能改善载流子存储型IGBT的制造产量。
第二实施例
在此，描述一种光穿通和载流子存储型IGBT。如图23中所示，在N衬底1的另一个主表面上，形成n型缓冲层14。在缓冲层14上，形成p型集电极层15。在集电极层15的表面上，形成电连接至集电极层15的集电极电极13。关于光穿通型，缓冲层14和集电极层15被形成为具有比穿通和载流子存储型IGBT的缓冲层11和集电极层12小的厚度。其他部件与图1中所示的载流子存储型IGBT的那些相似。因此，相似的部件用相似的参考标记表示，且不再重复其描述。
N型发射区4、p型基区2和载流子存储层3具有如下所述的相应杂质浓度轮廓。这些杂质浓度轮廓与图1中所示的载流子存储型IGBT的那些相似。图24示意性地示出这些杂质浓度轮廓。如图24中所示，最大杂质浓度位置(深度)对应于形成相应区域或层的位置(深度)。
描述上述载流子存储型IGBT的基本操作。该基本操作与图1中所示的载流子存储型IGBT的相似。等于或大于阈值电压的电压被施加到栅电极8。在发射极电极6和集电极电极13之间施加预定电压(施加到集电极的电压＞施加到发射极的电压)。因此，电子“e”从发射区4通过沟道区和载流子存储层3流动到N衬底1，而空穴“h”从集电极层12向N衬底1流动。由此，载流子存储型IGBT在正向方向上导电(见图3)。
相反，将负偏置电压施加到栅电极8和将预定电压施加到发射极电极6和集电极电极13之间(施加到集电极的电压＞施加到发射极的电压)。因此，耗尽层从载流子存储型IGBT的基区2和载流子存储层3之间的界面向N衬底1的区域延伸。由此，确保载流子存储型IGBT的高击穿电压(见图4)。
关于上述载流子存储型IGBT，提供最大杂质浓度位置(深度)以与将形成发射区4、基区2和载流子存储层3中的相应一个的位置(深度)相对应，如结合第一实施例所描述的。由此，即使所注入杂质的量从预定注入量变化，也能显著降低阈值电压的变化。因此，能降低载流子存储型IGBT的饱和电流变化，且能降低短路容限变化。而且，不会发生阈值电压变化成低于一定预定电压，并且能防止在负载短路模式操作中载流子存储型IGBT的损坏。
而且，由于提供最大杂质浓度的位置(深度)以与将形成发射区4、基区2和载流子存储层3中的相应一个的位置(深度)相对应，因此与从表面扩散杂质的情况相比，所注入杂质的量能显著降低。而且，能降低热处理温度并缩短热处理的时间周期。因此，可以改善载流子存储型IGBT的制造产量。
第三实施例
在此，描述反向导通和载流子存储型IGBT。如图25中所示，在N衬底1的另一主表面上，形成p型集电区16和n型阴极区17。在p型集电区16和阴极区17的表面上，以连接到集电区16和阴极区17的状态形成集电极电极13。其他部件与图1中所示的载流子存储型IGBT的那些相似。因此，相似部件由相似参考标记表示，且不再重复其描述。
N型发射区4、p型基区2和载流子存储层3具有如下所述的杂质浓度轮廓。这些杂质浓度轮廓与图1中所示的载流子存储型IGBT的那些相似。这些杂质浓度轮廓于图26中示意性地示出。如图26中所示，最大杂质浓度位置(深度)被设置成与形成相应区域或层的位置(深度)相对应。
描述上述载流子存储型IGBT的基本操作。将等于或大于阈值电压的正偏置(电压)施加到栅电极8。在发射极电极6和集电极电极13之间，施加预定电压(施加到发射极的电压＜施加到集电极的电压)。因此，如图27中所示，电子“e”从发射区4通过沟道区和载流子存储层3流动到N衬底1，而空穴“h”从集电区16流向N衬底1。由此，该反向导通和载流子存储型IGBT在正向方向上电导通。
在发射极电极6和集电极电极13之间，施加预定电压(施加到发射极的电压＜施加到集电极的电压)。由此，如图28中所示，耗尽层(端)60从基区2和载流子存储层3之间的界面向N衬底1的区域延伸。以这种方式，确保反向导通和载流子存储型IGBT的高击穿电压。
将等于或低于阈值电压的电压施加到栅电极8。在发射极电极6和集电极电极13之间，施加预定电压(施加到发射极的电压＞施加到集电极的电压)。由此，如图29中所示，空穴“h”从p+接触区5通过基区2和载流子存储层3流向N衬底1，而电子“e”从阴极区17流向N衬底1。由此，反向导通和载流子存储型IGBT在反向方向上电导通。
关于上述载流子存储型IGBT，提供最大杂质浓度的位置(深度)与将形成发射区4、基区2和载流子存储层3中的相应一个的位置(深度)相对应，如结合第一实施例所描述的。由此，即使所注入杂质的量从预定注入量变化，阈值电压的变化也能被显著地降低。因此，能降低载流子存储型IGBT的饱和电流的变化并能降低短路容限的变化。而且，不会发生阈值电压变化成低于一定预定电压，并能防止在负载短路模式操作中载流子存储型IGBT的损坏。
而且，由于提供最大杂质浓度的位置(深度)与将形成发射区4、基区2和载流子存储层3中的相应一个的位置(深度)相对应，因此与从表面扩散杂质的情况相比能显著降低所注入杂质的量。而且，能降低热处理温度并且缩短热处理的时间周期。因此，能改善载流子存储型IGBT的制造产量。
第四实施例
在此，描述了一种制造图1中所示的载流子存储型IGBT的方法。如图30中所示，制备用作p型集电极层12的厚度为大约500μm的p型衬底20。之后，如图31中所示，在p型衬底20的主表面上，通过外延生长方法形成厚度为大约10至60μm的n型缓冲层11。而且，在缓冲层11的表面上，通过外延生长方法形成将用作N衬底1的厚度为大约30至150μm的N层24。
之后，如图32中所示，在例如剂量为1×1011cm-2至1×1013cm-2且加速能量为500KeV至4MeV的条件下，作为n型杂质磷被选择性地注入到N衬底1的主表面。因此，注入磷以具有位于预定深度D1处的最大浓度，该预定深度D1与形成载流子存储层的位置相对应(见图6或7)。之后，如图3 3中所示，在例如剂量为1×1012cm-2至1×1014cm-2且加速能量为200KeV至2MeV的条件下，作为p型杂质硼被选择性地注入到N衬底1的主表面。因此，注入硼以具有位于预定深度D2处的最大浓度，该预定深度D2与形成基区的位置相对应(见图6或7)。
之后，如图34中所示，在N衬底1的主表面上形成用于形成发射区的预定抗蚀剂图案21。接下来，如图35中所示，在例如剂量为1×1013cm-2至5×1015cm-2且加速能量为30KeV至200KeV的条件下，使用抗蚀剂图案21作为掩模注入作为n型杂质的砷。因此，注入砷以具有位于形成发射区的N衬底1的表面中或附近(见图6或7)的最大浓度。之后，去除抗蚀剂图案21。
之后，如图36中所示，例如在大约950℃至1150℃的温度下于氮(N2)气氛或氧(O2)气氛中进行热处理达大约20分钟至2小时。由此，注入到N衬底1的磷、硼和砷扩散以形成相应的区域，其将用作p型基区2、n型载流子存储层3和n型发射区4。热处理的气氛可替换地为氮(N2)和氧(O2)的混合物气氛或者是添加了氢(H2)的混合物气氛。
接下来，如图37中所示，形成通过将用作发射区4、基区2和载流子存储层3的相应区域的开口1a以到达N衬底1的n型区。之后，在N衬底1的主表面上(基区2和发射区4的表面上)形成绝缘膜(未示出)以覆盖开口1a的侧壁表面和底部表面。之后，在绝缘膜上形成多晶硅膜(未示出)以填充开口1a的内部。之后，去除位于N衬底1的主表面上的多晶硅膜部分和绝缘膜部分，以在开口1a的侧壁衬底上形成栅电极8且其间插入栅绝缘膜7，如图38中所示。
接下来，如图39中所示，形成层间绝缘膜9以覆盖栅电极8和栅极绝缘膜7。接下来，形成导电发射极电极层6以覆盖层间绝缘膜9。发射极电极6连接到发射区4和基区2。之后，如图40中所示，集电极电极13形成于集电极层12的主表面上。以这种方式，形成于图1中示出的穿通和载流子存储型IGBT。
根据上述方法，在注入杂质用于形成发射区4、基区2和载流子存储层3的每一个的工艺中，注入杂质以具有位于与形成发射区4、基区2和载流子存储层3中的相应一个的位置(深度)相对应的位置(深度)处的最大杂质浓度。以这种方式，如上所述，关于发射区4、基区2和载流子存储层3，抑制了形成三个区域(层)中的两个区域(层)的杂质对剩余一个区域(层)的杂质浓度的影响。结果，能将载流子存储型IGBT的阈值电压变化以相当大的程度降低。
而且，由于提供最大杂质浓度的位置(深度)与将形成发射区4、基区2和载流子存储层3中的相应一个的位置(深度)相对应，因此所注入杂质的量与从表面扩散杂质的情况相比能显著降低。而且，能降低热处理温度并且能缩短热处理时间。因此，能改善载流子存储型IGBT的制造产量从而有助于提高生产率。
第五实施例
在此，描述如图23中所示的载流子存储型IGBT的制造方法。如图41中所示，制备N衬底1。之后，如图42中所示，在例如剂量为1×1011cm-2至1×1013cm-2atms/cm2且加速能量为500KeV至4MeV的条件下，作为n型杂质将磷选择性地注入到N衬底1的主表面。因此，注入磷以具有位于与形成载流子存储层的位置对应的预定深度D1处(见图24)的最大浓度。
之后，如图43所示，在例如剂量为1×1012cm-2至1×1014cm-2且加速能量为200KeV至2MeV的条件下，作为p型杂质将硼选择性地注入到N衬底1的主表面。因此，注入硼以具有位于与形成基区的位置对应的预定深度D2处(见图24)的最大浓度。
之后，如图44中所示，在N衬底1的主表面上形成用于形成发射区的预定抗蚀剂图案21。接下来，如图45中所示，使用抗蚀剂图案21作为掩模，在例如剂量为1×1013cm-2至5×1015cm-2且加速能量为30KeV至200KeV的条件下，注入作为n型杂质的砷。因此，注入砷以在形成发射区的N衬底1的表面中或附近具有最大浓度。之后去除抗蚀剂图案21。
之后，如图46中所示，例如在大约950℃至1150℃的温度下于氮(N2)气氛或氧(O2)气氛中进行热处理达大约20分钟至2小时，以扩散注入到N衬底1的磷、硼和砷，并由此形成用作p型基区2、n型载流子存储层3和n型发射区4的相应区域。热处理的气氛可替换地为氮(N2)和氧(O2)的混合物气氛或者是添加了氢(H2)的混合物气氛。
接下来，如图47中所示，形成通过将用作发射区4、基区2和载流子存储层3的相应区域的开1a以到达N衬底1的n型区。之后，在N衬底1的主表面上(基区2和发射区4的表面上)形成绝缘膜(未示出)以覆盖开1a的侧壁表面和底部表面。之后，在绝缘膜上形成多晶硅膜(未示出)以填充开口1a的内部。之后，去除位于N衬底1的主表面上的多晶硅膜部分和绝缘膜部分，以在开口1a的侧壁表面上形成栅电极8且其间插入栅绝缘膜7，如图48中所示。
接下来，如图49中所示，形成层间绝缘膜9以覆盖栅电极8和栅极绝缘膜7。接下来，形成导电发射极电极层6以覆盖层间绝缘膜9。发射极电极6连接到发射区4和基区2。之后，如图50中所示，以例如1×1011cm-1至1×1015cm-2的剂量将磷作为n型杂质注入到N衬底1的另一主表面。之后，如图51中所示，以例如1×1012cm-2至1×1016cm-2的剂量注入作为p型杂质的硼。
接下来，如图52中所示，例如在大约300℃至450℃的温度下进行热处理达约10分钟至3小时，以扩散注入到N衬底1中的磷和硼，并由此形成n型缓冲层14和p型集电极层15。之后，如图53中所示，在集电极层15的表面上形成连接到集电极层15的集电极电极13。以这种方式，形成图23中所示的光穿通和载流子存储型IGBT。
根据上述方法，注入杂质以具有位于与形成发射区4、基区2和载流子存储层3中的相应一个的位置(深度)相对应的位置(深度)处的最大杂质浓度。以这种方式，如上所述，关于发射区4、基区2和载流子存储层3，抑制了形成三个区域(层)中的两个区域(层)的杂质对剩余一个区域(层)的杂质浓度的影响。结果，载流子存储型IGBT的阈值电压变化能以相当大的程度降低。
而且，与从表面扩散杂质以形成发射区4、基区2和载流子存储层3的情况相比，能显著降低所注入杂质的量。而且，能降低热处理温度并缩短热处理时间。因此，能改善载流子存储型IGBT的产量。
第六实施例
在此，描述于图25中示出的载流子存储型IGBT的制造方法。如图54中所示，在例如剂量为1×1011cm-2至1×1013cm-2且加速能量为500KeV至4MeV的条件下，选择性地将磷作为n型杂质注入到所制备的N衬底1的主表面。因此，注入磷以在与形成载流子存储层的位置对应的预定深度D1处(见图26)具有最大浓度。
之后，如图55中所示，在例如剂量为1×1012cm-2至1×1014cm-2且加速能量为200KeV至2MeV的条件下，选择性地将硼作为p型杂质注入到N衬底1的主表面。因此，注入硼以在与形成基区的位置对应的预定深度D2处(见图26)具有最大浓度。
之后，如图56中所示，在N衬底1的主表面上形成用于形成发射区的预定抗蚀剂图案21。接下来，如图57中所示，在例如剂量为1×1013cm-2至5×1015cm-2且加速能量为30KeV至200KeV的条件下，使用抗蚀剂图案21作为掩模，注入作为n型杂质的砷。因此，注入砷以在形成发射区的N衬底1的表面中或附近(见图26)具有最大浓度。之后去除抗蚀剂图案21。
之后，如图58中所示，例如在大约950℃至1150℃的温度下于氮(N2)气氛或氧(O2)气氛中进行热处理达大约20分钟至2小时，以扩散注入到N衬底1的磷、硼和砷，并由此形成用作p型基区2、n型载流子存储层3和n型发射区4的相应区域。热处理的气氛可替换地为氮(N2)和氧(O2)的混合物气氛或者是添加了氢(H2)的混合物气氛。
接下来，如图59中所示，形成通过将用作发射区4、基区2和载流子存储层3的相应区域的开1a以到达N衬底1的n型区。接下来，在N衬底1的主表面上(基区2和发射区4的表面上)形成绝缘膜(未示出)以覆盖开1a的侧壁表面和底部表面。之后，在绝缘膜上形成多晶硅膜(未示出)以填充开1a的内部。之后，去除位于N衬底1的主表面上的多晶硅膜部分和绝缘膜部分，以在开口1a的侧壁衬底上形成栅电极8且其间插入栅绝缘膜7，如图60中所示。
接下来，如图61中所示，形成电连接到栅电极8的互连10。形成层间绝缘膜9以覆盖互连10。接下来，形成导电层(未示出)以覆盖层间绝缘膜9。该导电层经受预定处理以形成连接到集电区4和基区2的发射极电极6。
接下来，如图62中所示，在N衬底1的后表面上形成用于形成n型阴极区的抗蚀剂图案22。之后，使用抗蚀剂图案22作为掩模，以例如1×1011cm-2至1×1015cm-2的剂量注入作为n型杂质的磷。之后，去除抗蚀剂图案22。之后，如图63中所示，在N衬底1的后表面上形成用于形成p型集电区的抗蚀剂图案23。之后，使用抗蚀剂图案23作为掩模，以例如1×1011cm-2至1×1015cm-2的剂量注入作为p型杂质的硼。之后，去除抗蚀剂图案23。
接下来，如图64中所示，例如在大约300℃至450℃的温度下进行热处理达约15分钟至3小时，以扩散注入到N衬底1中的磷和硼，并由此形成n型阴极区17和p型集电区16。之后，如图65中所示，形成集电极电极13以接触阴极区17和集电区16。以这种方式，形成图25中所示的载流子存储型IGBT。
根据上述方法，注入杂质以具有位于与形成发射区4、基区2和载流子存储层3中的相应一个的位置(深度)相对应的位置(深度)处的最大杂质浓度。以这种方式，如上所述，关于发射区4、基区2和载流子存储层3，抑制了形成三个区域(层)中的两个区域(层)的杂质对剩余一个区域(层)的杂质浓度的影响。结果，载流子存储型IGBT的阈值电压变化能以相当大的程度降低。
而且，与从表面扩散杂质以形成发射区4、基区2和载流子存储层3的情况相比，能显著降低所注入杂质的量。而且，能降低热处理温度并缩短热处理时间。因此，能改善载流子存储型IGBT的生产率。
上述制造方法均是结合实例进行描述的，其中注入相应杂质用于形成发射区4、基区2和载流子存储层3，且之后对其共同进行热处理以便形成相应区域(层)。替换地，它们例如可以按以下方式形成。如图66中所示，注入磷用于形成载流子存储层，并之后进行热处理以形成将用作如图67中所示的载流子存储层3的区域。之后，如图68中所示，注入硼用于形成基区并之后进行热处理以形成将用作如图69中所示的基区2的区域。之后，如图70中所示，注入砷用于形成发射区并之后进行热处理以形成将用作如图71中所示的发射区4的区域。由此，对于注入杂质的每一个工艺都进行热处理。
工业应用性
根据本发明的半导体器件适合于工业设备的反相器装置。
尽管已经描述并详细示出了本发明，但是应清楚地理解，其仅是以说明和实例的方式而并非构成限制，本发明的精神和范围仅根据所附权利要求来限制。
Claims (11)
1.一种半导体器件，包括：
第一导电类型的半导体衬底，其具有彼此相对的第一主表面和第二主表面；
第一导电类型的第一杂质区，其由第一导电类型的第一杂质形成，在自所述半导体衬底的所述第一主表面的第一深度处具有最大杂质浓度，所述第一杂质区形成于与所述第一深度相对应的区域中并与所述第一主表面隔开；
第二导电类型的第二杂质区，其由第二导电类型的第二杂质形成，在自所述半导体衬底的所述第一主表面浅于所述第一深度的第二深度处具有最大杂质浓度，所述第二杂质区由与所述第二深度相对应的区域形成，以到达所述第一杂质区；
第一导电类型的第三杂质区，其由第一导电类型的第三杂质形成，在所述半导体衬底的所述第一主表面处具有最大杂质浓度，所述第三杂质区自所述第一主表面形成至预定深度并与所述第一杂质区隔开且所述第二杂质区位于其间；
开口，其通过所述第三杂质区、所述第二杂质区和所述第一杂质区延伸以到达所述半导体衬底的所述第一导电类型的区域；
绝缘膜，其形成于所述开口的侧壁上以覆盖在所述侧壁上暴露出的所述第三杂质区、所述第二杂质区和所述第一杂质区；
电极部分，其形成于所述开口中以覆盖所述绝缘膜；和
第二导电类型的区域，其形成于所述半导体衬底的所述第二主表面处。
2.如权利要求1的半导体器件，其中
所述第一杂质、所述第二杂质和所述第三杂质的组合杂质浓度轮廓具有第一相对最大值、第二相对最大值和第三相对最大值，其分别对应于所述第一杂质、所述第二杂质和所述第三杂质的相应杂质浓度，
所述第一相对最大值在深度方向上位于从所述第一杂质的最大杂质浓度至最大杂质浓度的十分之一的范围内，以及
所述第二相对最大值在深度方向上位于从所述第二杂质的最大杂质浓度至最大杂质浓度的十分之一的范围内。
3.如权利要求1的半导体器件，其中
第二导电类型的所述区域是第二导电类型衬底，以及
所述半导体器件还包括在所述第二导电类型衬底和第一导电类型的所述半导体衬底之间的第一导电类型的层。
4.如权利要求1的半导体器件，其中
形成第二导电类型的所述区域以从所述半导体衬底的所述第二主表面延伸到预定深度，和
所述半导体器件还包括，在第二导电类型的所述区域和所述半导体衬底的第一导电类型的所述区域之间的另一个第一导电类型区域。
5.如权利要求1的半导体器件，其中
第二导电类型的所述区域形成于所述半导体衬底的所述第二主表面的预定区域中，以从所述第二主表面延伸到预定深度，和
所述半导体器件还包括第一导电类型的区域，其形成于所述半导体衬底的所述第二主表面上，以从所述第二主表面延伸到所述预定深度，并与第二导电类型的所述区域相邻。
6.一种半导体器件的制造方法，包括以下步骤：
制备第一导电类型的半导体衬底，其具有彼此相对的第一主表面和第二主表面；
从所述第一主表面注入第一导电类型的第一杂质的第一注入步骤，以在自所述半导体衬底的所述第一主表面的第一深度处具有最大杂质浓度；
从所述第一主表面注入第二导电类型的第二杂质的第二注入步骤，以在自所述第一主表面浅于所述第一深度的第二深度处具有最大杂质浓度；
从所述第一主表面注入第一导电类型的第三杂质的第三注入步骤，以在所述第一主表面处具有最大杂质浓度；
通过所述第一杂质的热扩散在与所述第一深度对应的区域中形成第一导电类型的第一杂质区；
通过所述第二杂质的热扩散形成从与所述第二深度对应的区域延伸以到达所述第一杂质区的第二导电类型的第二杂质区；
通过所述第三杂质的热扩散形成第一导电类型的第三杂质区，其从所述第一主表面延伸到预定深度并与所述第一杂质区隔开且其间具有第二杂质区；
形成开口，其延伸通过所述第三杂质区、所述第二杂质区和所述第一杂质区以到达所述半导体衬底的第一导电类型的衬底区；
在所述开口中形成绝缘膜，以覆盖分别在所述第三杂质区、所述第二杂质区和所述第一杂质区的所述开口的内壁上暴露出的相应表面；
通过用导电层填充所述开口以覆盖所述绝缘膜来形成电极部分；和
在所述半导体衬底的所述第二主表面处形成第二导电类型的区域。
7.如权利要求6的半导体器件的制造方法，其中
所述第一杂质的热扩散在所述第一注入步骤之后进行，
所述第二杂质的热扩散在所述第二注入步骤之后进行，和
所述第三杂质的热扩散在所述第三注入步骤之后进行。
8.如权利要求6的半导体器件的制造方法，其中
所述第一杂质的热扩散、所述第二杂质的热扩散和所述第三杂质的热扩散在所述第一注入步骤、所述第二注入步骤和所述第三注入步骤完成之后共同进行。
9.如权利要求6的半导体器件的制造方法，其中
制备所述半导体衬底的所述步骤包括以下步骤：
在作为所述第二导电类型的区域的第二导电类型衬底的主表面上形成第一导电类型的层；和
在第一导电类型的所述层上形成另一第一导电类型层作为第一导电类型的所述半导体衬底。
10如权利要求6的半导体器件的制造方法，其中
在形成第二导电类型的所述区域的所述步骤中，通过向所述半导体衬底的所述第二主表面注入第二导电类型的第四杂质形成第二导电类型的所述区域，和
半导体器件的所述制造方法还包括以下步骤：通过向所述半导体衬底的所述第二主表面注入第一导电类型的第五杂质，形成第一导电类型的区域以接触第二导电类型的所述区域并位于比第二导电类型的所述区域更深的位置处。
11.如权利要求6的半导体器件的制造方法，其中
在形成第二导电类型的所述区域的所述步骤中，第二导电类型的所述区域通过向所述半导体衬底的所述第二主表面注入第二导电类型的第四杂质形成，和
半导体器件的所述制造方法还包括以下步骤：通过向所述半导体衬底的所述第二主表面注入第一导电类型的第五杂质，形成第一导电类型的区域，该区域与第二导电类型的所述区域相邻。
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