CN105074930B9 - 碳化硅半导体器件 - Google Patents

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Abstract

碳化硅半导体器件(1)具有碳化硅层(101)。碳化硅层(101)被提供有沟槽(TR)。在横截面图中，该沟槽(TR)具有作为第一侧壁表面(SW1)和底部(BT)之间的交点的第一角部(C1)，和作为第二侧壁表面(SW2)和底部(BT)之间的交点的第二角部(C2)。第一层(81)具有第二导电类型区(A)。在横截面图中，第二导电类型区(A)被布置成，与经过第一角部(C1)和第二角部(C2)中的任意角部的，并与形成碳化硅层(101)的碳化硅晶体的<0001>方向平行的线(11)相交。通过SP除以ST计算出的比率为不低于20％且不高于130％，其中在平面图中ST表示第一层(81)和第二层(82)之间的交界面(B)中的沟槽的总面积，SP表示第二导电类型区的总面积。因此，能够提供能实现抑制击穿电压降低的碳化硅半导体器件(1)。

Description

碳化硅半导体器件
技术领域
本发明涉及一种碳化硅半导体器件，尤其涉及一种提供有沟槽的 碳化硅半导体器件。
背景技术
在广泛用于功率半导体器件的Si(硅)MOSFET(金属氧化物半 导体场效应晶体管)中，确定击穿电压的主要因素是形成击穿电压保 持区的漂移层能够经受住的电场强度的上限。在施加不低于约 0.3MV/cm的电场的部分处，由Si制成的漂移层会损坏。因此，在 MOSFET的整个漂移层中，必须将电场强度抑制为小于预定值。最简 单的方法是降低漂移层的杂质浓度和增加该层的厚度。然而，这种方 法会不利地提高MOSFET的导通电阻。即，存在导通电阻和击穿电压 之间的权衡关系。
考虑到由Si的物理特性值得到的理论极限，日本专利公开 No.9-191109(PTD 1)描述了关于常规Si MOSFET的导通电阻和击穿 电压之间的权衡关系。然后，为了克服该权衡关系，公开了在漏电极 上的n型衬底上的n基层中增加下p型嵌入层和上p型嵌入层。下p 型嵌入层和上p型嵌入层将n基层分成了厚度彼此相等的下部分、中 部分和上部分。根据该文献，将等分的电压施加到三个部分，每部分 的最大电场保持在限制电场强度或限制电场强度以下。
引用列表
专利文献
PTD 1：日本专利公开No.9-191109
发明内容
技术问题
作为大大改善上述权衡关系的方法，近年来，积极地讨论了使用 SiC(碳化硅)代替Si。与Si不同，SiC是一种能充分承受不低于 0.4MV/cm的电场强度的材料。
在施加这种高电场的情况下，在MOSFET结构的特定位置处由电 场集中引起的击穿引起了问题。例如，在沟槽结构的MOSFET的情况 下，在沟槽的底部处，尤其是在沟槽的角部处，由栅绝缘膜的电场集 中引起的栅绝缘膜的击穿现象，是确定击穿电压的主要因素。因此， 确定Si半导体器件和SiC半导体器件之间的击穿电压的因素是不同的。 因此，如果将考虑假定使用Si的上述文献中的技术，简单地应用于改 善SiC半导体器件的击穿电压，则不能通过充分使用SiC的物理特性 的优势实现击穿电压的改善。
包括在碳化硅半导体器件中的碳化硅衬底包括位错，诸如螺型位 错。当在包括位错的碳化硅衬底中形成沟槽时，在沟槽的角部处栅绝 缘膜的品质或厚度的变化会变得显著，因此，极少可能损坏的栅绝缘 膜的部分和可能损坏的栅绝缘膜的部分之间的差异变得更大。因此， 降低了碳化硅半导体器件的击穿电压。
为了解决如上所述的问题，做出了本发明，且本发明的目的是提 供一种能实现抑制击穿电压降低的碳化硅半导体器件。
问题的解决方案
本发明人对抑制碳化硅半导体器件的击穿电压降低的方法进行了 专门的研究，并发现，通过在沟槽的底部周围的、与经过沟槽的角部 的并与碳化硅晶体的<0001>方向(即，c轴方向)平行的线相交的位置 处提供p型区(第二导电类型区)，能够有效缓和沟槽的角部处的电场。 因此，能够抑制碳化硅半导体器件的击穿电压的降低。
根据本发明的碳化硅半导体器件包括碳化硅层。该碳化硅层具有 第一主表面和与第一主表面相反的第二主表面。该碳化硅层包括形成 第一主表面的并具有第一导电类型的第一层，提供在第一层上的并具 有不同于第一导电类型的第二导电类型的第二层，提供在第二层上的 与第一层隔开的、以及形成第二主表面并具有第一导电类型的第三层。 碳化硅层的第二主表面提供有沟槽。
沟槽具有经过第三层和第二层到达第一层的侧壁表面和位于第一 层中的底部。在横截面图中，侧壁表面具有彼此相对的第一侧壁表面 和第二侧壁表面。在横截面图中，沟槽还具有作为第一侧壁表面和底 部之间的交点的第一角部，和作为第二侧壁表面和底部之间的交点的 第二角部。第一层具有相对于底部位于第一主表面的侧上的、并具有 第二导电类型的第二导电类型区。
在横截面图中，第二导电类型区被布置成，与经过第一角部和第 二角部中的任意角部的，并与形成碳化硅层的碳化硅晶体的<0001>方 向平行的线相交。通过SP除以ST计算出的比率为不低于20％且不高 于130％，其中在平面图中ST表示第一层和第二层之间的交界面中的 沟槽的总面积，SP表示第二导电类型区的总面积。
附图说明
如上所述，根据本发明，能够抑制碳化硅半导体器件的击穿电压 的降低。
图1是示意示出根据本发明第一实施例的碳化硅半导体器件的结 构的部分横截面图。
图2是示意示出根据本发明一个实施例的碳化硅半导体器件的变 形结构的部分横截面图。
图3是示意示出图1和2中的碳化硅半导体器件的碳化硅层的形 状的部分透视图。
图4是示出第一层和第二层之间的交界面中的沟槽的总面积ST 的示意平面图。
图5是示出第二导电类型区的总面积SP的示意平面图。
图6是示出沟槽的角部的示意平面图。
图7是示意性示出在碳化硅半导体器件中的碳化硅层的表面处的 微观结构的部分横截面图。
图8是示出在具有多型体4H的六边形晶体的(000-1)面处的晶 体结构的图。
图9是示出在沿图8的线XXV-XXV的(11-20)面处的晶体结构 的图。
图10是在(11-20)面中示出在图7的组合表面的表面附近的晶 体结构的图。
图11是当从(01-10)面观察图7的组合表面时的图。
图12是示出在执行热蚀刻和不执行热蚀刻的两种情况下，沟道表 面和(000-1)面之间的宏观观察角与沟道迁移率的关系的一个示例的 图。
图13是示出沟道方向和<0-11-2>方向之间的角与沟道迁移率的关 系的一个示例的图。
图14是示出图7的变形的图。
图15是示意性示出根据本发明一个实施例的第二示例的制造碳 化硅半导体器件的方法的第一步的部分横截面图。
图16是示意性示出根据本发明一个实施例的第二示例的制造碳 化硅半导体器件的方法的第二步的部分横截面图。
图17是示意性示出根据本发明一个实施例的第二示例的制造碳 化硅半导体器件的方法的第三步的部分横截面图。
图18是示意性示出根据本发明一个实施例的第二示例的制造碳 化硅半导体器件的方法的第四步的部分横截面图。
图19是示意性示出根据本发明一个实施例的第二示例的制造碳 化硅半导体器件的方法的第五步的部分横截面图。
图20是示意性示出根据本发明一个实施例的第二示例的制造碳 化硅半导体器件的方法的第六步的部分横截面图。
图21是示意性示出根据本发明一个实施例的第二示例的制造碳 化硅半导体器件的方法的第七步的部分横截面图。
图22是示意性示出根据本发明一个实施例的第二示例的制造碳 化硅半导体器件的方法的第八步的部分横截面图。
图23是示意性示出根据本发明一个实施例的第二示例的制造碳 化硅半导体器件的方法的第九步的部分横截面图。
图24是示意性示出根据本发明一个实施例的第二示例的制造碳 化硅半导体器件的方法的第十步的部分横截面图。
图25是示意性示出根据本发明一个实施例的第二示例的制造碳 化硅半导体器件的方法的第十一步的部分横截面图。
图26是示出器件良率与芯片尺寸之间关系的图。
图27是举例说明在距离Ld＝3μm、5μm、10μm和15μm的各 个情况下，漂移层中的杂质浓度Nd和击穿电压之间关系的图。
图28是示意性示出用于计算图29中的电场强度的碳化硅半导体 器件的结构的部分截面图。
图29是举例说明p型区和沟槽角部之间的距离Ltr与各电场强度 的关系的图，其中各电场强度包括施加到漂移层和p型区之间的界面 的电场强度Efp、施加到沟槽中的漂移层的电场强度Etr、施加到栅绝缘 膜的电场强度Eox和施加到漂移层和主体区之间的界面的电场强度Epn。
具体实施方式
参考附图，在下文中将描述本发明的实施例。应该注意的是，在 下面的图中，相同或对应元件具有相同的参考符号，且将不再重复其 描述。另外，关于本文中的晶体学标示，单个取向、集合取向、单个 面和集合面分别用[]、<>、()和{}示出。而且，晶体学负指数通常用上 方加有条“-”的数字表示，然而，本文中的负号在数字的前面。
首先，将在下面的(i)至(x)中描述实施例的概述。
(i)根据本实施例的碳化硅半导体器件1具有碳化硅层101。碳 化硅层101具有第一主表面P1和与第一主表面P1相反的第二主表面 P2。碳化硅层101包括形成第一主表面P1的并具有第一导电类型的第 一层81，提供在第一层81上的并具有不同于第一导电类型的第二导电 类型的第二层82，提供在第二层82上的与第一层81隔开的、以及形 成了第二主表面P2并具有第一导电类型的第三层83。碳化硅层101的 第二主表面P2提供有沟槽TR。
沟槽TR具有经过第三层83和第二层82到达第一层81的侧壁表 面SW和位于第一层81中的底部BT。在横截面图中，侧壁表面SW具 有彼此相对的第一侧壁表面SW1和第二侧壁表面SW2。在横截面图中， 沟槽TR还具有作为第一侧壁表面SW1和底部BT之间的交点的第一 角部C1，和作为第二侧壁表面SW2和底部BT之间的交点的第二角部 C2。第一层81具有相对于底部BT位于第一主表面P1的侧上的、并 具有第二导电类型的第二导电类型区A。
在横截面图中，第二导电类型区A被布置成，与经过第一角部C1 和第二角部C2中的任意角部的，并与形成碳化硅层101的碳化硅晶体 的<0001>方向平行的线11相交。通过SP除以ST计算出的比率为不低 于20％且不高于130％，其中在平面图中，ST表示第一层81和第二层 82之间的交界面B中的沟槽TR的总面积，SP表示第二导电类型区的 总面积。
根据本实施例的碳化硅半导体器件，在横截面图中，第二导电类 型区A被布置成，与经过第一角部C1和第二角部C2中的任意角部的， 并与形成碳化硅层101的碳化硅晶体的<0001>方向平行的线相交。因 此，能够有效缓和沟槽TR的第一角部C1或第二角部C2中的电场。 因此，能够抑制碳化硅半导体器件1的击穿电压的降低。当通过第二 导电类型区的总面积SP除以沟槽的总面积ST计算出的比率为不低于 20％时，能够抑制由位错影响导致的碳化硅半导体器件的击穿电压的降 低。而且，当通过第二导电类型区的总面积SP除以沟槽的总面积ST 计算出的比率为不高于130％时，能够抑制碳化硅半导体器件的导通电 阻的增加。
(ii)在根据本实施例的碳化硅半导体器件中，优选地，第二导电 类型区A和沟槽TR的底部BT之间的距离Ltr为不大于4μm。因此， 能够更有效地抑制在沟槽TR的底部BT处的栅绝缘膜91的电场集中。 因此，能够有效地抑制碳化硅半导体器件1的击穿电压的降低。
(iii)在根据本实施例的碳化硅半导体器件中，优选地，第二导 电类型区A和第一主表面P1之间的距离Ld为不小于5μm。在第二导 电类型区A和第一主表面P1之间能够形成长度最大为5μm的耗尽层。 换句话说，在第二导电类型区A和第一主表面P1之间能够更可靠地形 成具有足够长度的耗尽层。因此，能够有效地抑制碳化硅半导体器件1 的击穿电压的降低。
(iv)根据本实施例的碳化硅半导体器件优选还具有与第一主表 面P1相接触的碳化硅单晶衬底80。因此，能够得到具有碳化硅单晶衬 底80的碳化硅半导体器件1。
(v)在根据本实施例的碳化硅半导体器件中，优选地，与第一主 表面P1相接触的碳化硅单晶衬底80的表面80a的位错密度为不低于 50/cm2且不高于5000/cm2。当与第一主表面P1相接触的表面80a的位 错密度在不低于50/cm2且不高于5000/cm2的范围时，能够更有效地抑 制碳化硅半导体器件1的击穿电压的降低。
(vi)在根据本实施例的碳化硅半导体器件中，优选地，与第一 主表面P1相接触的碳化硅单晶衬底80的表面80a相对于{000-1}面具 有不小于2°且不大于8°的偏离角。由于与第一主表面P1相接触的 表面80a相对于{000-1}面具有不小于2°且不大于8°的偏离角，所以 能够更有效地抑制碳化硅半导体器件1的击穿电压的降低。
(vii)在根据本实施例的碳化硅半导体器件中，优选地，在沟槽 TR的侧壁表面SW上，第二层82被提供有包括面取向为{0-33-8}的第 一表面S1的表面SW。因此，能够降低侧壁表面SW处的沟道电阻。 因此，能够降低导通电阻。
(viii)在根据本实施例的碳化硅半导体器件中，优选地，表面SW 微观上包括第一表面S1，表面SW微观上还包括面取向为{0-11-1}的第 二表面S2。因此，能够降低侧壁表面SW处的沟道电阻。因此，能够 降低导通电阻。
(ix)在根据本实施例的碳化硅半导体器件中，优选地，表面SW 的第一和第二表面形成了面取向为{0-11-2}的组合表面SR。因此，能 够降低侧壁表面SW处的沟道电阻。因此，能够降低导通电阻。
(x)在根据本实施例的碳化硅半导体器件中，优选地，表面SW 相对于{000-1}面宏观上具有62°±10°的偏离角。因此，能够降低侧 壁表面SW处的沟道电阻。因此，能够降低导通电阻。
下面将进一步详细地描述本发明的实施例。
如图1至3所示，本实施例的碳化硅半导体器件MOSFET 1具有 碳化硅单晶衬底80、外延层101(碳化硅层)、栅绝缘膜91(栅氧化膜)、 栅电极92、层间绝缘膜93、源电极94、源极互连层95和漏电极98。 MOSFET 1优选具有跨过漏电极98和源电极94的不低于600V的击穿 电压。换句话说，MOSFET 2优选地是具有高击穿电压的功率半导体器 件。
外延层101是在碳化硅单晶衬底80上外延生长的碳化硅层。外延 层101具有多型体4H的六边形晶体结构。外延层101具有面向碳化硅 单晶衬底80的下表面P1(第一主表面)，和与下表面P1相反的上表面 P2(第二主表面)。外延层101具有n漂移层81(漂移层)、p主体层 82(主体区)、n区83(源区)、p接触区84和p型区A。
n漂移层81具有n型(第一导电类型)。n漂移层81(第一层) 具有下漂移层81a和上漂移层81b。下漂移层81a形成了外延层101的 下表面P1。p型区A部分地提供在与下表面P1相反的下漂移层81a的 表面中。上漂移层81b提供在与下表面P1相反的下漂移层81a的表面 上。因此，上漂移层81b覆盖了p型区A。n漂移层81中的杂质浓度 优选低于碳化硅单晶衬底80中的杂质浓度。n漂移层81中的施主浓度 优选为不低于1×1015cm-3且不高于5×1016cm-3，且其被设置为例如8 ×1015cm-3。优选地，下漂移层81a中杂质浓度等于或低于上漂移层81b 中的杂质浓度，且更优选低于上漂移层81b中的杂质浓度。下漂移层 81a和上漂移层81b的杂质浓度分别被设置为例如4.0×1015cm-3和7.5 ×1015cm-3。下漂移层81a和上漂移层81b分别具有例如12μm和3μ m的厚度。
p主体层82(第二层)具有p型(第二导电类型)。p主体层82 提供在上漂移层81b上。p主体层82中的杂质浓度优选为不低于1× 1017cm-3且不高于5×1018cm-3，且其被设置为例如1×1018cm-3。
n区83(第三层)具有n型。n区83提供在p主体层82上，以 通过p主体层82与n漂移层81隔开。n区83与p接触区84一起形成 了外延层101的上表面P2。p接触区84具有p型。p接触区84连接到 p主体层82。
沟槽TR提供在外延层101的上表面P2中。沟槽TR具有侧壁表 面SW和底部BT。侧壁表面SW经过了n区83和p主体层82到达上 漂移层81b。侧壁表面SW包括在p主体层82上的MOSFET 1的沟道 表面。在横截面图中(换句话说，在平行于第二主表面P2或第一主表 面P1的方向上的视野)，侧壁表面SW具有彼此相对的第一侧壁表面 SW1和第二侧壁表面SW2。优选地，第一侧壁表面SW1和第二侧壁 表面SW2相对于第二主表面P2和第一主表面P1的法线是线对称的。
侧壁表面SW相对于外延层101的上表面P2是倾斜的，以使沟槽 TR以锥形形状朝向开口扩展。侧壁表面SW的面取向优选相对于 {000-1}面倾斜不小于50°且不高于65°，且更优选相对于(000-1) 面倾斜不小于50°且不高于65°优选地，侧壁表面SW具有规定的晶 体面(也称为特定表面)，尤其是在p主体层82的部分中。随后将描 述特定表面的细节。
底部BT位于上漂移层81b上。在本实施例中，底部BT具有基本 平行于上表面P2的平坦形状。底部BT和侧壁表面SW彼此连接的部 分形成了沟槽TR的角部。更具体地说，在横截面图中，沟槽TR具有 作为第一侧壁表面SW1和底部BT之间的交点的第一角部C1，和作为 第二侧壁表面SW2和底部之间的交点的第二角部C2。
p型区A(第二导电类型区)是电场缓和区并具有p型。p型区A 提供在n漂移层81内部。n漂移层81相对于沟槽TR的底部BT具有 位于第一主表面P1一侧上面的p型区A。在横截面图中，p型区A被 布置成，与经过沟槽TR的第一角部C1和第二角部C2中的任意角部 的，并与形成碳化硅层101的六边形碳化硅晶体的<0001>方向平行的 线11相交。可选择地，如图2所示，p型区A被布置成，与经过沟槽 TR的第一角部C1的，并与形成碳化硅层101的六边形碳化硅晶体的 <0001>方向平行的线11相交，且进一步与经过沟槽TR的第一角部C1 的，并与形成碳化硅层101的六边形碳化硅晶体的<0001>方向平行的 线11相交。在横截面图中，p型区A可被布置成与沟槽TR的整个底 部BT相反，如图2所示，且在横截面图中还可被布置成与沟槽TR的 底部BT的一部分相反，如图1所示。p型区A远离沟槽TR的第一侧 壁表面SW1、第二侧壁表面SW2、第一角部C1、第二角部C2和底部 BT。
p型区A具有杂质剂量Drx。在这里，与已形成的p型区A有关的 杂质剂量指的是p型区A的每单位面积的杂质浓度。优选满足Drx≥1 ×1013cm-2的关系。p型区A具有距下表面P1的距离Ld。优选满足Ld ≥5μm的关系。n漂移层81在下表面P1和p型区A之间具有杂质浓 度Nd。换句话说，下漂移层81a具有杂质浓度Nd。满足Drx＞Ld·Nd 的关系。
优选地，p型区A离p主体层82的距离为不小于1μm且不大于 5μm。p型区A中的剂量为例如不小于1×1012cm-2且不大于1× 1015cm-2，且其优选为不小于1×1013cm-2且不大于5×1013cm-2。p型区 A中的杂质例如用铝来表示。p型区A至少部分地提供在深于沟槽TR 的底部BT的位置处。
在本实施例的MOSFET 1中，p型区A提供在深于沟槽TR的底 部BT的位置处。在平面图中，p型区A被至少部分地布置在沟槽TR 的底部BT的外面。p型区A和沟槽TR的底部BT之间的距离Ltr优选 为不大于4μm。具体来说，沟槽TR具有由侧壁表面SW和底部BT 形成的角部，该角部和p型区A之间的距离Ltr优选为不大于4μm。
栅绝缘膜91覆盖了沟槽TR的第一侧壁表面SW1、第二侧壁表面 SW2和底部BT。因此，栅绝缘膜91提供在p主体层82上，以使n区 83和上漂移层81b相互连接。栅电极92提供在栅绝缘膜91上。
碳化硅单晶衬底80由碳化硅组成，并具有n型。碳化硅单晶衬底 80与外延层101(碳化硅层)相接触。优选地，与第一主表面P1相接 触的碳化硅单晶衬底80的表面80a相对于{000-1}面具有不小于2°且 不大于8°的偏离角。该偏离角可以是不小于0.2°且不大于8°，或 者可以为不小于3.5°且不大于4.5°。与第一主表面P1相接触的碳化 硅单晶衬底80的表面80a的位错密度优选为不低于50/cm2且不高于 5000/cm2，更优选为不低于100/cm2且不高于1000/cm2。碳化硅单晶衬 底80的表面80a处出现的位错，包括在<0001>方向上主要有伯格斯失 量的螺旋位错。螺旋位错可以是螺旋型位错或刃型位错。螺旋位错可 以是具有螺型位错和刃型位错两种成分的复合位错。
碳化硅单晶衬底80提供在外延层101的下表面P1和漏电极98之 间，并与外延层101的下表面P1和漏电极98相接触。碳化硅单晶衬 底80具有高于下漂移层81a中的杂质浓度Nd的杂质浓度。优选地，碳 化硅单晶衬底80中的杂质浓度是下漂移层81a中的杂质浓度Nd的50 倍，在这种情况下，碳化硅单晶衬底80基本上不具有击穿电压保持功 能。
源电极94与n区83和p接触区84相接触。源极互连层95与源 电极94相接触。源极互连层95是例如铝层。层间绝缘膜93使栅电极 92和源极互连层95彼此隔离。
参考图3和4，将描述在第二主表面P2中形成的沟槽TR的形状。 在平面图中(即，在垂直于第二主表面P2或第一主表面P1的方向上 的视野)，沟槽TR延伸形成了具有蜂窝结构的网孔。因此，外延层101 具有六边形形状的且被沟槽TR包围的上表面P2。在上表面P2处暴露 n区83和p接触区84。
参考图4，假定在平面图中，ST表示n漂移层81(第一层)和p 主体层82(第二层)之间的交界面B中的沟槽TR的总面积。沟槽TR 的总面积ST表示为例如用图4的阴影线示出的区域的面积。参考图1， 更具体地说，当在第二主表面P2中提供第一沟槽部分TR1和第二沟槽 部分TR2时，交界面B中的沟槽的总面积ST计算为ST＝ST1+ST2， 其中ST1表示交界面B中的第一沟槽部分TR1的面积，ST2表示交界 面B中的第二沟槽部分TR2的面积。
例如，如图2所示，MOSFET 2的p型区A被布置成覆盖沟槽TR 的整个底部。在平面图中，MOSFET 2的p型区A的总面积SP表示为 用图5的阴影线示出的区域的面积。根据本实施例的MOSFET，p型区 A的总面积SP大于沟槽TR的总面积ST。p型区A可通过彼此分离的 多个区来实现，其可以是例如斑点、网格或条纹形式的。p型区A可 具有布置在第一沟槽部分TR1下面的第一p型区A1，和布置在第二沟 槽部分TR2下面的第二p型区A2。p型区A的总面积SP计算为 SP＝SP1+SP2，其中在平面图中SP1表示第一p型区A1的面积，SP2 表示第二p型区A2的面积。通过p型区A的总面积SP除以沟槽TR 的总面积ST计算出的比率，为不低于20％且不高于130％，其中在平 面图中ST表示n漂移层81和p主体层82之间的交界面B中的沟槽 TR的总面积，SP表示p型区A的总面积。该比率优选为不低于30％ 且不高于120％，更优选为不低于30％且不高于90％。例如，在横截面 图中，当在第二主表面P2中提供多个沟槽部分时，可在与一个沟槽部 分的底部BT相反的位置处提供p型区A，可在与其它沟槽部分的底部 BT相反的位置处不提供p型区A。
参考图6，本实施例的MOSFET 1中的沟槽TR的角部C在平面 图中具有六边形(多角形)形状。沟槽TR的第一角部C1在平面图中 可位于六边形的边上或顶点上。沟槽TR在平面图中可具有邻近第一侧 壁表面SW1的第三侧壁表面SW3。优选地，沟槽TR的第一角部C1 是第一侧壁表面SW1、第三侧壁表面SW3和底部BT中的接触点C1a。 同样，沟槽TR的第二角部C2在平面图中可位于六边形的边上或顶点 上。沟槽TR在平面图中可具有邻近第二侧壁表面SW2的第四侧壁表 面SW4。优选地，沟槽TR的第一角部C1是第二侧壁表面SW2、第四 侧壁表面SW4和底部BT中的接触点C2a。
(特定表面)
上述侧壁表面SW具有特定表面，特别是在p主体层82上的部分 中。具有该特定表面的侧壁表面SW包括面取向为{0-33-8}的表面S1 (第一表面)，如图7所示。换句话说，在沟槽TR的侧壁表面SW上， p主体层82被提供有包括表面S1的表面。表面S1优选具有面取向 (0-33-8)。
更优选地，侧壁表面SW微观上包括表面S1，侧壁表面SW微观 上还包括面取向为{0-11-1}的表面S2(第二表面)。在这里，“微观上” 是指详细到这种程度，至少认为尺寸约为原子间距的两倍大。作为观 察这种微观结构的方法，例如，可以使用TEM(透射电子显微镜)。表 面S2优选具有面取向(0-11-1)。
优选地，侧壁表面SW的表面S1和表面S2形成了面取向为{0-11-2} 的组合表面SR。即，组合表面SR由表面S1和S2的周期性重复形成。 这种周期性结构可用例如TEM或AFM(原子力显微镜)观察到。在 这种情况下，组合表面SR相对于{0001-1}面宏观上具有62°的偏离角。 在这里，“宏观上”是指忽略尺寸与原子间距一样小的微观结构。对于 这种宏观偏离角的测量，例如可以采用使用一般X-射线衍射的方法。 优选地，组合表面SR具有面取向(0-11-2)。在这种情况下，组合表面 SR相对于(000-1)面宏观上具有62°的偏移角。
优选地，沟道方向CD，其表示载流子在沟道表面上流动的方向 (即，MOSFET的厚度方向(图1的垂直方向等))，其沿着上述周期 性重复呈现的方向延伸。
现在，将描述组合表面SR的详细结构。
通常，当从(0001-1)面观察多型体4H的碳化硅单晶时，如图8 所示，Si原子(或C原子)被提供为，使得重复地提供A层中的原子 (图中为实线)，位于其下方的B层中的原子(图中为虚线)，位于其 下方的C层中的原子(图中为点划线)以及位于其下方的B层中的原 子(未示出)。即，提供具有四层ABCB被视为一个周期的这种周期性 层叠结构，诸如ABCBABCBABCB…。
如图9所示，在(11-20)面(沿图8的线IX-IX的横截面)，形 成上述一个周期的四层ABCB中的、每层中的原子都没有完全沿 (0-11-2)面对准。图9示出了(0-11-2)面，由于它经过B层中的原 子的位置，在这种情况下，可以看出，A层和C层中的各层中的原子 都偏离了(0-11-2)面。因此，即使当碳化硅单晶体表面的宏观面取向， 即忽略原子水平结构的情况下的面取向，限制于(0-11-2)时，该表面 微观上也能采取各种结构。
如图10所示，组合表面SR以这样的方式形成，使得交替地提供 面取向为(0-33-8)的表面S1和连接到表面S1的且面取向不同于表面 S1的面取向的表面S2。表面S1和表面S2的每个表面的长度为Si原 子(或C原子)的原子间距的两倍大。应该注意的是，通过平均表面 S1和表面S2得到的平面对应于(0-11-2)面(图9)。
如图11所示，当从(01-10)面观察组合表面SR时，单晶结构周 期性地包括部分地(表面S1的部分)相当于立方晶体的结构。具体地， 组合表面SR以这样的方式形成，使得交替地提供相当于上述立方晶体 的结构的面取向为(001)的表面S1，和连接到表面S1的且面取向不 同于表面S1的面取向的表面S2。因此，在不同于4H的多型体中，由 相当于立方晶体的结构的、面取向为(001)的表面(图7中的表面S1) 和连接到该表面的且面取向不同于该面取向的表面(图7中的表面S2)， 形成表面也是可能的。多型体可以为例如6H或15R。
参考图12，现在将描述侧壁表面SW的晶体面和沟道表面的迁移 率MB之间的关系。在图12的曲线图中，横坐标表示具有沟道表面的 侧壁表面SW的宏观面取向和(000-1)面之间形成的角D1，纵坐标表 示迁移率MB。图形组CM对应于通过热蚀刻将侧壁表面SW实现为特 定表面的情况，图形组MC对应于不执行这种热蚀刻的情况。
当将沟道表面的表面的宏观面取向设置为(0-33-8)时，图形组 MC中的迁移率MB为最大。这是因为，在不执行热蚀刻的情况下，也 就是，在不特殊控制沟道表面的微观结构的情况下，通过设置宏观面 取向为(0-33-8)，微观面取向(0-33-8)，也就是，在考虑甚至原子水 平的情况下的面取向(0-33-8)的形成比率，概率性地为高。
另一方面，当将沟道表面的表面的宏观面取向设置为(0-11-2)时， 图形组CM中的迁移率MB为最大(箭头EX)。这是因为，由于每个 都具有面取向(0-33-8)的大量的表面S1被规律且密集地布置有被如 图10和图11所示地插入的表面S2，在沟道表面的表面处，被微观面 取向(0-33-8)占用的比率为高。
应该注意的是，在组合表面SR上，迁移率MB具有取向依赖性。 在图13中示出的曲线图中，横坐标表示沟道方向和<0-11-2>方向之间 的角D2，纵坐标表示沟道表面的迁移率MB(任意单位)。为了方便观 察曲线图，增补地提供了虚线。从该曲线图发现，为了增加沟道迁移 率MB，沟道方向CD(图7)所具有的角D2优选为不小于0°和不大 于60°，更优选为基本上为0°。
如图14所示，除组合表面SR之外，侧壁表面SW可还包括表面 S3(第三表面)。更具体地说，侧壁表面SW可包括组合表面SQ，其 由周期性重复的表面S3和组合表面SR形成。在这种情况下，侧壁表 面SW相对于{000-1}面的偏离角，偏离了作为组合表面SR的理想偏 离角的62°。这种偏离优选小，并优选在±10°的范围内。包括这种 角度范围的表面用宏观面取向为{0-33-8}面的表面来举例说明。更优选 地，侧壁表面SW相对于(000-1)面的偏离角，偏离了作为组合表面 SR的理想偏移角的62°。这种偏离优选小，并优选在±10°的范围内。 包括这种角度范围的表面用宏观面取向为{0-33-8}面的表面来举例说 明。
这种周期性结构可用例如TEM或AFM来观察。
下面，将描述根据本实施例的制造代表碳化硅半导体器件的 MOSFET 1(图1)的方法。
如图15所示，在碳化硅单晶衬底80上形成形成n漂移层81的一 部分的下漂移层81a(图1)。具体地，通过在碳化硅单晶衬底80上外延 生长形成下漂移层81a。该外延生长可用CVD(化学气相沉积)来实现， 其中使用例如硅烷(SiH4)和丙烷(C3H8)的混合气体作为源材料气体， 使用例如氢气(H2)作为载气体。在这里，优选引入例如氮(N)或磷(P) 作为杂质。
如图16所示，在漂移层81的部分中形成具有p型的p型区A。 具体地，使用注入掩模(未示出)将受主离子(用于提供第二导电类 型的杂质离子)注入到下漂移层81a中。
如图17所示，在形成p型区A之后，在下漂移层81a上形成具有n 型的上漂移层81b。因此，将p型区A嵌入在由下漂移层81a和上漂移层 81b形成的n漂移区81中。用与形成下漂移层81a相同的方法，形成上漂 移层81b。
如图18所示，在n漂移层81上形成p主体层82和n区83。如 图19所示，在p主体层82上形成p接触区84。它的形成可通过例如 将离子注入到n漂移层81(图18)中来实现。在用于形成p主体层82 和接触区84的离子注入中，注入用于提供p型的杂质离子，诸如铝 (Al)。可选择地，在用于形成n区83的离子注入中，注入用于提供n 型的杂质离子，诸如磷(P)。应该注意的是，可以使用伴随杂质的添 加的外延生长替代离子注入。
n漂移层81、p主体层82、n区83、p接触区84和p型区A组成 了具有下表面P1和上表面P2的外延层101。n漂移层81形成了下表 面P1，n区83形成了上表面P2。
然后，执行用于激活杂质的热处理。用于热处理的温度优选为不 低于1500℃且不高于1900℃，其被设置为例如约1700℃。热处理的时 间周期被设置为例如约30分钟。热处理的气氛优选为惰性气体气氛， 例如，采用Ar气氛。
如图20所示，在由n区83和p接触区84形成的表面上，形成具 有开口的掩模层40。可以采用例如氧化硅膜等作为掩模层40。在对应 于沟槽TR(图1)的位置形成开口。
如图21所示，在掩模层40的开口中，蚀刻掉n区83、p主体层 82和n漂移层81的一部分。作为蚀刻方法，可采用例如反应离子蚀刻 (RIE)，尤其是感应耦合等离子体(ICP)RIE。具体地，使用ICP-RIE 时，可采用SF6或SF6和O2的混合气体作为反应气体。通过这种蚀刻， 在将要形成沟槽TR(图1)的区域中，形成具有基本垂直于上表面P2 的侧壁的凹槽TQ。
然后，在凹槽TQ中执行热蚀刻。该热蚀刻可通过在包含反应气 体的气氛中加热来执行，该反应气体具有至少一种或多种类型的卤素 原子。至少一种或多种类型的卤素原子包括氯(Cl)原子和氟(F)原 子中的至少任一种。该气氛例如是Cl2、BCL3、SF6或CF4。该热蚀刻 以这样的方式执行，即使用例如氯气和氧气的混合气体作为反应气体， 设置热处理温度为例如不低于700℃且不高于1000℃。
应该注意的是，除了上述的氯气和氧气之外，反应气体还可包含 载气。可以采用例如氮气(N2)、氩气、氦气等作为载气。然后，在设 置热处理温度为上述的不低于700℃且不高于1000℃的情况下，蚀刻 SiC的速率达到例如约70μm/小时。而且，在这种情况下，由于由氧 化硅制成的掩模层40在针对SiC蚀刻的选择率上非常高，所以在蚀刻 SiC期间基本上不会被蚀刻。
如图22所示，通过上述热蚀刻，在外延层101的上表面P2中形 成沟槽TR。沟槽TR具有经过n区83和p主体层82到达n漂移层81 的侧壁表面SW和位于n漂移层81上的底部BT。侧壁表面SW和底 部BT都远离p型区A。优选地，在形成沟槽TR时，在侧壁表面SW 上，尤其是在p主体层82上，发生特定平面的自形成。然后，用任意 方法诸如蚀刻来移除掩模层40。
如图23所示，形成覆盖沟槽TR的侧壁表面SW和底部BT的栅 绝缘膜91。栅绝缘膜91可通过例如热氧化来形成。然后，可执行使用 一氧化氮(NO)气体作为气氛气体的NO退火。温度轮廓具有以下条 件，例如，温度不低于1100℃且不高于1300℃，并保持约1小时的时 间段。因此，在栅绝缘膜91和p主体层82之间的界面区中，引入氮 原子。因此，抑制在界面区处形成界面态，从而能够改善沟道迁移率。 应该注意的是，如果能够引入这种氮原子，可采用不同于NO气体的气 体作为气氛气体。在该NO退火之后，可进一步执行使用氩气(Ar) 作为气氛气体的Ar退火。Ar退火中的加热温度优选等于或高于上述 NO退火中的加热温度，并低于栅绝缘膜91的熔点。保持该加热温度 期间的时间段被设置为例如约1小时。因此，进一步抑制在栅绝缘膜 91和p主体层82之间的界面区处形成界面态。应该注意，可以采用其 它惰性气体诸如氮气作为代替Ar气体的气氛气体。
如图24所示，在栅绝缘膜91上形成栅电极92。具体地，在栅绝 缘膜91上形成栅电极92，以掩埋其间插入有栅绝缘膜91的沟槽TR 内的区域。形成栅电极92的方法，可通过例如形成导体膜或掺杂的多 晶硅并执行CMP(化学机械抛光)来实施。
参考图25，在栅电极92和栅绝缘膜91上形成层间绝缘膜93，以 覆盖暴露的栅电极92的表面。执行蚀刻以在层间绝缘膜93和栅绝缘 膜91中形成开口。该开口在上表面P2处暴露n区83和n接触区84。 然后，在上表面P2上，形成与n区83和p接触区84相接触的源电极 94。在其间插有碳化硅单晶衬底80的、由n漂移区81形成的下表面 P1上，形成漏电极98。再次参考图1，形成源极互连层95。因此，得 到了MOSFET 1。
(关于器件良率和芯片尺寸之间的关系)
参考图26，将描述器件良率和芯片尺寸之间的关系的模拟结果。 在本模拟中，在以下条件下研究器件良率和芯片尺寸之间的关系，其 中碳化硅单晶衬底80的表面80a的位错密度被设置为例如0.1cm-2、 1cm-2、10cm-2、30cm-2、50cm-2、100cm-2、500cm-2和1000cm-2。器件 良率表示位错未到达沟槽TR的概率。芯片尺寸表示不出现p型区的芯 片的区域。如图26所示，对于同一位错密度，芯片尺寸越大导致器件 良率越低。基于对同一芯片尺寸的器件良率的比较，位错密度越高导 致器件良率越低。器件良率优选不低于约40％。
例如，在MOSFET的芯片具有10mm2的有效面积的情况下，当假 设(栅)沟槽TR的面积占芯片有效面积的约20％时，沟槽TR的面积 约为2mm2。为了在碳化硅单晶衬底80的表面80a的位错密度为50cm-2 的情况下得到不低于约40％的器件良率，不出现p型区的芯片的区域 应该小于约1.6mm2。换句话说，出现p型区的芯片的区域应该不低于 约0.4mm2。即，在平面图中通过p型区的面积(0.4mm2)除以沟槽的 面积(2mm2)计算出的比率应该不低于约20％。
(关于杂质浓度Nd和距离Ld与击穿电压的关系)
参考图27，将描述缓和区和下漂移层之间界面处的击穿电压与下 漂移层中的杂质浓度的关系。如图27的模拟结果所示，当缓和区中的 杂质剂量高到足以使缓和区(例如，图1中的p型区A)不完全耗尽 时，缓和区和下漂移层(例如，图1中的p型区A和下漂移层81a)之 间的界面处的击穿电压，主要由下漂移层中的杂质浓度Nd和缓和区(p 型区A)与下表面P1(参照，例如图1)之间的距离Ld确定。在硅半 导体器件中，该击穿电压的上限约为600V(参照图中的虚线)。在碳 化硅半导体器件中，该击穿电压的上限约为600V(参照图中的虚线)。 在碳化硅半导体器件中，在Ld≥5μm的情况下，会得到不低于600V 的击穿电压。
(关于距离Ltr)
图29示出了沟槽结构MOSFET 4(参照图28)中的距离Ltr与各 电场强度之间的关系的模拟结果，其中各电场强度包括施加到下漂移 层81a和p型区A之间的界面的电场强度Efp、施加到沟槽TR中的上 漂移层81b的电场强度Etr、施加到栅绝缘膜91的电场强度Eox和施加 到上漂移层81b和p主体层82之间的界面的电场强度Epn。栅绝缘膜 91的击穿发生在Eox＝8至10MV/cm的电场强度处，然而，为了可靠地 防止击穿，期望电场强度Eox不高于7MV/cm。当将距离Ltr设置为4 μm或4μm以下时，就会满足这种要求。
应该注意的是，参考图28，在该模拟中采用以下条件，其中在xy 坐标系统中沟槽角部的坐标为(4.6μm，1.65μm)，下漂移层81a中 的杂质浓度为4.5×1015cm-3，上漂移层81b中的杂质浓度为7.5×1015 cm-3，以及p型区A中的杂质剂量为1.0×1013cm-2。在用于模拟距离 Ltr相对小的结构的第一计算中，下漂移层81a的厚度设置为8μm，上 漂移层81b的厚度设置为4μm，p型区A的延伸范围x设置为x＝0至 2μm(距离Ltr＝3.5μm)、x＝1至3μm(距离Ltr＝2.84μm)、x＝2至4 μm(距离Ltr＝2.43μm)和x＝3至5μm(距离Ltr＝2.38μm)。在用于 模拟距离Ltr相对大的结构的第二计算中，下漂移层81a的厚度设置为 6μm，上漂移层81b的厚度设置为6μm，p型区A的延伸范围x设置 为x＝0至2μm(距离Ltr＝5.07μm)、x＝1至3μm(距离Ltr＝4.63μm)、 x＝2至4μm(距离Ltr＝4.39μm)和x＝3至5μm(距离Ltr＝4.37μm)。
虽然在本实施例中通过示例的方式描述了作为碳化硅半导体器件 的MOSFET，但是该碳化硅半导体器件可以是绝缘栅双极型晶体管 (IGBT)。虽然用n型被定义为第一导电类型且p型被定义为第二导电 类型描述了本实施例，但是p型可被定义为第一导电类型且n型可被 定义为第二导电类型。
现在，将描述根据本实施例的作为碳化硅半导体器件的MOSFET 1的功能和效果。
根据本实施例的MOSFET 1，在横截面图中，p型区A被布置成， 与经过第一角部C1和第二角部C2中的任意角部的，并与形成碳化硅 层101的碳化硅晶体的<0001>方向平行的线相交。因此，能够有效缓 和沟槽TR的第一角部C1或第二角部C2中的电场。因此，能够抑制 MOSFET 1的击穿电压的降低。由于通过p型区A的总面积SP除以沟 槽TR的总面积ST计算出的比率为不低于20％，能够抑制由位错影响 导致的MOSFET 1的击穿电压的降低。而且，当通过p型区A的总面 积SP除以沟槽TR的总面积ST计算出的比率为不高于130％时，能够 抑制在源极和漏极之间流动的电流的过度堵塞，因此能够抑制 MOSFET的导通电阻的增加。
在根据本实施例的MOSFET 1中，p型区A和沟槽TR的底部BT 之间的距离Ltr为不大于4μm。因此，能够更有效地抑制在沟槽TR的 底部BT处的栅绝缘膜91的电场集中。因此，能够有效地抑制MOSFET 1的击穿电压的降低。
在根据本实施例的MOSFET 1中，p型区A和第一主表面P1之间 的距离Ld为不小于5μm。因此，在p型区A和第一主表面P1之间能 够形成长度最大为5μm的耗尽层。换句话说，在p型区A和第一主 表面P1之间能够更可靠地形成具有足够长度的耗尽层。因此，能够有 效地抑制MOSFET 1的击穿电压的降低。
根据本实施例的MOSFET 1还包括与第一主表面P1相接触的碳化 硅单晶衬底80。因此，能够得到具有碳化硅单晶衬底80的MOSFET 1。
在根据本实施例的MOSFET 1中，与第一主表面P1相接触的碳化 硅单晶衬底80的表面80a的位错密度为不低于50/cm2且不高于 5000/cm2。当与第一主表面P1相接触的表面80a的位错密度在不低于 50/cm2且不高于5000/cm2的范围时，能够更有效地抑制MOSFET 1的 击穿电压的降低。
在根据本实施例的MOSFET 1中，与第一主表面P1相接触的碳化 硅单晶衬底80的表面80a相对于{000-1}面具有不小于2°且不大于8 °的偏离角。由于与第一主表面P1相接触的表面80a相对于{000-1} 面具有不小于2°且不大于8°的偏离角，所以能够更有效地抑制 MOSFET 1的击穿电压的降低。
在根据本实施例的MOSFET 1中，在沟槽TR的侧壁表面SW上， 第二层82被提供有包括面取向为{0-33-8}的第一表面S1的表面SW。 因此，能够降低侧壁表面SW处的沟道电阻。因此，能够降低MOSFET 1的导通电阻。
在根据本实施例的MOSFET 1中，表面SW微观上包括第一表面 S1，表面SW微观上还包括面取向为{0-11-1}的第二表面S2。因此， 能够降低侧壁表面SW处的沟道电阻。因此，能够降低MOSFET 1的 导通电阻。
在根据本实施例的MOSFET 1中，表面SW的第一和第二表面形 成了面取向为{0-11-2}的组合表面SR。因此，能够降低侧壁表面SW 处的沟道电阻。因此，能够降低MOSFET 1的导通电阻。
在根据本实施例的MOSFET 1中，表面SW相对于{000-1}面宏观 上具有62°±10°的偏离角。因此，能够降低侧壁表面SW处的沟道 电阻。因此，能够降低MOSFET 1的导通电阻。
应该理解，本文公开的实施例和示例在任何方面都是示例性的和 非限制性的。本发明的范围用权利要求的项来限定，而不是用上述描 述来限定，并意旨包括范围内的且意义等效于权利要求的项的任何变 形。
参考标记列表
1、2和4：碳化硅半导体器件(MOSFET)；40：掩模层；80：碳 化硅单晶衬底；81：第一层(漂移层)；81a：下漂移层；81b：上漂移 层；82：第二层(p主体层)；83：第三层(n区)；84：接触区；91： 栅绝缘膜；92：栅电极；93：层间绝缘膜；94：源电极；95：源极互 连层；98：漏电极；101：碳化硅层(外延层)；A：第二导电类型区(p 型区)；B：交界面；BT：底部；C：角部；C1a、C2a：接触点；C1： 第一角部；C2：第二角部；CD：沟道方向；P1：第一主表面(下表面)； P2：第二主表面(上表面)；S1：第一表面；S2：第二表面；SQ、SR： 组合表面；SW：侧壁表面(表面)；SW1：第一侧壁表面；SW2：第 二侧壁表面；SW3：第三侧壁表面；SW4：第四侧壁表面；TQ：凹槽； TR：沟槽；TR1：第一沟槽部分；以及TR2：第二沟槽部分。

Claims (24)

1.一种碳化硅半导体器件，包括：
碳化硅层，其具有第一主表面和与所述第一主表面相反的第二主 表面，
所述碳化硅层包括：
第一层，其形成所述第一主表面并具有第一导电类型，
第二层，其被设置在所述第一层上并具有不同于所述第一导 电类型的第二导电类型，以及
第三层，其被设置在所述第二层上从而与所述第一层隔开， 该第三层形成所述第二主表面并具有所述第一导电类型，
所述碳化硅层的所述第二主表面被设置有沟槽，
所述沟槽具有穿过所述第三层和所述第二层而到达所述第一层的 侧壁表面和位于所述第一层中的底部，
所述侧壁表面具有在横截面图中彼此相对的第一侧壁表面和第二 侧壁表面，
所述沟槽还具有在横截面图中作为所述第一侧壁表面和所述底部 之间的交点的第一角部和作为所述第二侧壁表面和所述底部之间的交 点的第二角部，
所述第一层具有第二导电类型区，所述第二导电类型区相对于所 述底部而位于所述第一主表面的侧上并具有所述第二导电类型，
在横截面图中，所述第二导电类型区被布置成：与经过所述第一 角部和所述第二角部中的任意角部的并且与形成所述碳化硅层的碳化 硅晶体的<0001>方向平行的线相交，以及
通过SP除以ST计算出的比率为不低于20％且不高于130％，其 中，ST表示在平面图中的所述第一层和所述第二层之间的交界面中的 所述沟槽的总面积，并且SP表示在平面图中的所述第二导电类型区的 总面积，
其中，所述第二导电类型区与所述沟槽的所述底部分离。
2.根据权利要求1所述的碳化硅半导体器件，其中，
所述第二导电类型区和所述沟槽的所述底部之间的距离为不大于 4μm。
3.根据权利要求1所述的碳化硅半导体器件，其中，
所述第二导电类型区和所述第一主表面之间的距离为不小于 5μm。
4.根据权利要求2所述的碳化硅半导体器件，其中，
所述第二导电类型区和所述第一主表面之间的距离为不小于 5μm。
5.根据权利要求1所述的碳化硅半导体器件，还包括与所述第一 主表面相接触的碳化硅单晶衬底。
6.根据权利要求2所述的碳化硅半导体器件，还包括与所述第一 主表面相接触的碳化硅单晶衬底。
7.根据权利要求3所述的碳化硅半导体器件，还包括与所述第一 主表面相接触的碳化硅单晶衬底。
8.根据权利要求4所述的碳化硅半导体器件，还包括与所述第一 主表面相接触的碳化硅单晶衬底。
9.根据权利要求5所述的碳化硅半导体器件，其中，
所述碳化硅单晶衬底的与所述第一主表面相接触的表面的位错密 度为不低于50/cm2且不高于5000/cm2。
10.根据权利要求6所述的碳化硅半导体器件，其中，
所述碳化硅单晶衬底的与所述第一主表面相接触的表面的位错密 度为不低于50/cm2且不高于5000/cm2。
11.根据权利要求7所述的碳化硅半导体器件，其中，
所述碳化硅单晶衬底的与所述第一主表面相接触的表面的位错密 度为不低于50/cm2且不高于5000/cm2。
12.根据权利要求8所述的碳化硅半导体器件，其中，
所述碳化硅单晶衬底的与所述第一主表面相接触的表面的位错密 度为不低于50/cm2且不高于5000/cm2。
13.根据权利要求5所述的碳化硅半导体器件，其中，
所述碳化硅单晶衬底的与所述第一主表面相接触的表面相对于 {000-1}面具有不小于2°且不大于8°的偏离角。
14.根据权利要求6所述的碳化硅半导体器件，其中，
所述碳化硅单晶衬底的与所述第一主表面相接触的表面相对于 {000-1}面具有不小于2°且不大于8°的偏离角。
15.根据权利要求7所述的碳化硅半导体器件，其中，
所述碳化硅单晶衬底的与所述第一主表面相接触的表面相对于 {000-1}面具有不小于2°且不大于8°的偏离角。
16.根据权利要求8所述的碳化硅半导体器件，其中，
所述碳化硅单晶衬底的与所述第一主表面相接触的表面相对于 {000-1}面具有不小于2°且不大于8°的偏离角。
17.根据权利要求9所述的碳化硅半导体器件，其中，
所述碳化硅单晶衬底的与所述第一主表面相接触的表面相对于 {000-1}面具有不小于2°且不大于8°的偏离角。
18.根据权利要求10所述的碳化硅半导体器件，其中，
所述碳化硅单晶衬底的与所述第一主表面相接触的表面相对于 {000-1}面具有不小于2°且不大于8°的偏离角。
19.根据权利要求11所述的碳化硅半导体器件，其中，
所述碳化硅单晶衬底的与所述第一主表面相接触的表面相对于 {000-1}面具有不小于2°且不大于8°的偏离角。
20.根据权利要求12所述的碳化硅半导体器件，其中，
所述碳化硅单晶衬底的与所述第一主表面相接触的表面相对于 {000-1}面具有不小于2°且不大于8°的偏离角。
21.根据权利要求1至20中的任一项所述的碳化硅半导体器件， 其中，
在所述沟槽的所述侧壁表面上，所述第二层被设置有这样的表面， 该表面具有面取向为{0-33-8}的第一表面。
22.根据权利要求21所述的碳化硅半导体器件，其中，
所述表面微观上包括所述第一表面，并且所述表面微观上还包括 面取向为{0-11-1}的第二表面。
23.根据权利要求22所述的碳化硅半导体器件，其中，
所述表面的所述第一表面和所述第二表面形成组合表面，该组合 表面具有{0-11-2}的面取向。
24.根据权利要求23所述的碳化硅半导体器件，其中，
所述表面宏观上相对于{000-1}面具有62°±10°的偏离角。
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