CN1886835A - 沟槽绝缘栅场效应晶体管 - Google Patents

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Abstract

本发明涉及沟槽MOSFET，它具有漏极区(8)、漂移区(10)、主体区(12)和源极区(14)。将漂移区掺杂成具有高浓度梯度。提供场板电极(34)，其与漂移区(10)和紧接于主体区(12)的栅电极(32)相邻。

Description

沟槽绝缘栅场效应晶体管
本发明涉及沟槽绝缘栅场效应晶体管(IGFET)，特别但不仅是涉及适于用作低或中击穿电压的控制和同步FET的沟槽MOSFET(金属氧化物半导体场效应晶体管)结构。
低压沟槽MOSFET通常例如用于诸如个人计算机的电子设备的电源中的电压调节器模块(VRM)中。
通常，使用一对MOSFET，称为控制FET和同步FET。这些FET的理想特性稍有不同。对于同步FET，传导功率损耗应该尽可能低。由于传导功率损耗与特定导通电阻(Rds，on)成比例，因此，此参数应该降低。另一方面，对于控制FET，开关损耗应该最小化，开关损耗与栅-漏极电荷密度(Qgd)成比例。
品质因数(FOM)已经定义为Rds，on和Qgd的乘积，以提供晶体管在供VRM之用中适用程度的指示。注意，FOM越小越好。存在对提供改进品质因数的结构的需要。
通常就晶体管而论，存在减小沟槽MOSFET尺寸的驱动力。在这里考虑的器件背景下，其主要好处是降低有效面积并从而降低Rds,on。这种减小尺寸的沟槽MOSFET可以例如用深紫外线光刻技术制造。
但是，对于控制FET，这种尺寸的减小不一定具有吸引力，因为在传统结构中，栅漏极电荷密度Qgd随着尺寸的减小急剧增加。因此，简单地减小结构的尺寸并没产生如所期望那样大的改进。
因此，存在对提供VRM的改进FET属性的改进结构的需要。
US-A-2003/0047768描述了一种具有低特定导通电阻的高电压晶体管，它被说成在断开状态支持高电压。在一个实施例中，使用的漂移区具有渐变掺杂，在靠近p主体区的5×1015cm-3开始，并在靠近衬底的大约1×1017cm-3结束。
在EP-A-1168455中描述了另一种功率晶体管，具有旨在改进导通电阻的特性。在此例中，提供一场板(field plate)与漂移区相邻，用一厚绝缘体与漂移区分隔开。提供有分离的栅极，用薄栅极绝缘体与主体区分隔开。
已知具有渐变漂移区的其它结构。例如，US 5,998,833描述了一种结构，具有一个漂移区，其浓度有20倍的变化且与沟槽相邻，具有分离的栅极和源极区。
根据本发明，提供了一种绝缘栅场效应晶体管，它包括：
半导体主体，具有相对的第一和第二主表面；
第一主表面上的第一导电类型的源极区；
源极区下与第一导电类型相反的第二导电类型的主体区；
主体区下的第一导电类型的漂移区；
漂移区下的第一导电类型的漏极区，以使源极区、主体区、漂移区和漏极区依此顺序从第一主表面向第二主表面延伸；以及
绝缘沟槽，从第一主表面向第二主表面延伸过源极区和主体区进入漂移区，每个沟槽都有侧壁，并包括侧壁上的绝缘体、与主体区相邻并用栅极绝缘体与主体区分隔开的至少一个导电栅极以及与漂移区相邻并用场板绝缘体与漂移区分隔开的至少一个导电场板电极，并且栅极-场板绝缘体将场板和栅极分隔开，
其中源极区和沟槽定义第一主表面上的单元图案；
漂移区中的掺杂浓度从漂移区邻近主体区的部分到漂移区邻近漏极区的部分升高，漂移区中邻近漏极区的掺杂浓度比邻近主体区的掺杂浓度至少大50倍。
通过在漂移区中提供陡峭渐变的浓度梯度，就可以实现既有低特定导通电阻又有低开关损耗的结构。
计算显示出，漂移区中增加的浓度梯度在低击穿电压时产生了改进的结果。相应地，在优选实施例中，漂移区中的掺杂浓度是这样的：邻近漂移区的掺杂浓度比邻近主体区的掺杂浓度高至少100倍，更优选的是至少200倍。
已知具有场板的结构特别用于至少50V和通常更高的击穿电压。本发明人已认识到，场板结构也适用于击穿电压为30V及以下的低电压功率MOSFET，即使在这种器件中沟道电阻形成电阻的主要成分。
所提出的结构在较低电压器件中有用的一个原因是，主体区的深度可减小到原有值以下。具体地说，源极区和与栅极相邻的漂移区之间的距离可不大于0.4微米。有人可能想，如此低的主体厚度会导致穿通问题，但场板以及相应减小的表面电场效应升高了发生穿通的源极-漏极电压。
优选的是，栅极-场板绝缘体具有的厚度大于或等于场板氧化物厚度。栅极和场板之间较厚的电介质避免了对栅极的过度电容性耦合。
在优选实施例中，第一导电类型是n型，且第二导电类型是p型。
晶体管优选包括布置在第一主表面上由源极区和沟槽定义的单元的三维图案。“三维”是指这样的图案：其中单元在衬底上不只在一个方向上重复，如在条带式图案中，而是在横向和纵向上都重复，且垂直延伸到衬底内。在一个优选实施例中，使用了六边形图案。
注意，单元图案可以用源极区的分离小岛来定义，周围有连续链接的沟槽图案。
在具体实施例中，单元间距小于2微米，最好小于1微米。
本发明人已发现在根据本发明的结构方面用这种三维图案的困难，特别是当图案很小时(即，具有低单元间距)，因为它们会有低阈值电压。
常规情况下，n型掺杂多晶硅可用作栅电极。但在本发明的优选配置中，也可使用p型掺杂硅、优选为多晶硅来代替。这就解决了在狭窄器件中可发生的低阈值电压的困难。使用p型硅作为栅电极可将阈值电压增加到适当的电平。
在使用二维单元图案(例如六边形图案)代替条带的情况下，使用p型多晶硅作为栅电极具有特别的益处。
优选的是，栅极-场板绝缘体比栅极绝缘体厚。栅极绝缘体可通过硅的局部氧化(LOCOS)或通过绝缘体的均匀沉积而形成。
在实施例中，向源极提供肖特基接触。这特别适合于使用三维图案单元几何形状的配置。备选的是，通过使用槽(moat)蚀刻，填充以金属或导电材料，穿过源极区延伸到主体区，源极接点就可连接到源极区和主体区。
本发明人已发现，使用三维单元图案的一个特别优点在于，它们允许显著增加的掺杂浓度梯度。所以，本发明人已认识到，使用p型多晶硅栅极、低单元间距图案结构与漂移区中非常高掺杂浓度梯度的组合，可以创建有用的结构。
在一些实施例中，场板电极可连接到源极。
在其它实施例中，场板电极可连接到分离的端子，以便独立控制。通过对场板电极施加适当的电压，就可在子沟道区创建反型层，从而降低器件的导通电阻。特别是，可以施加负的施加电压。通过使用这种负电压，就可使用场板电极和漂移区之间的增加的绝缘厚度，从而减少电容性耦合。
注意，在本说明书中，术语“之上”用于朝向第一主表面的方向，“之下”用于朝向第二主表面的方向，不指晶体管空间中的任何定向。
现纯粹以举例方式参阅附图描述本发明的实施例，附图包括：
图1示出根据本发明第一实施例的MOSFET截面侧视图；
图2示出图1实施例的顶视图；
图3示出用于连接到源极和主体层的槽蚀刻的详细截面图；
图4示出根据本发明的栅极形状的修改的截面侧视图；以及
图5示出根据本发明的MOSFET第二实施例的顶视图。
注意，这些图都是示意的，不是按比例绘制的。在不同的图中相同的参考编号用于相同或类似功能部件。
图1示出根据本发明第一实施例的半导体器件的截面图。半导体主体2具有相对的第一4和第二6主表面。n+漏极区8邻接第二主表面。渐变浓度的n型漂移区10设置在漏极区8之上，p主体区12设置在漂移区10之上，且n+源极区14设置在主体区12之上。源极接点16设置在第一主表面4上以连接到源极区14，且漏极接点18设置在第二主表面6上以连接到漏极区。
沟槽20从第一主表面4延伸过源极区14、主体区12和漂移区10，具有侧壁22和靠近漏极区-漂移区界面26的底部24。沟槽基本上延伸漂移区10的整个深度。
如图2所示，在特定实例中，多个单元40以六边形阵列在第一主表面上延伸。这些单元设置在由台面边界46所界定的台面区。每个单元包括源极区14在主体区12和漂移区10之上的堆叠，如图1所示。这些单元由绝缘沟槽20分隔开。
侧壁22上提供有栅极氧化物28。在沟槽20的底部24上也提供有栅极氧化物28，其上有导电场板34。这由绝缘体30覆盖，其上在同一沟槽20中提供有n型多晶硅栅极32，与源极区14和主体区12相邻。绝缘体30可以通过硅的局部氧化(LOCOS)或通过沉积而形成，该氧化物的厚度大于栅极氧化物28，以减少场板34和栅极32之间的电容性耦合。
栅极接点36连接到栅极32，场板接点38(图2)连接场板34。注意，场板接点38在此实施例中布置在衬底的边缘，远离具有半导体单元40和栅极32的中心台面46。场板接点连接到场板34延伸到中心台面之外的部分。
图3示出源极接点16如何连接到源极区14和主体12，即：使用槽蚀刻，亦即沟槽62在单元中心填充以金属，与主体区12中的p+接触注入60相结合，以构成对主体区12的良好接触。接触注入60是可选的，如果不需要可以省略。
源极接点16可在衬底上延伸，由沟槽20上的绝缘体64分隔开，并连接到源极区14。
而且，在场板34连接到源电位的实施例中，单金属化就可用作源极接点16和场板接点38。
在所示的特定实例中，源极区14从第一主表面延伸到0.25微米深，其掺杂浓度为1020到1021cm-3。主体区12在源极剖面图下再延伸0.35微米，总深度达0.6微米。主体区14为p型掺杂，掺杂密度为1×1017cm-3。
漂移区10再延伸1微米，达到第一主表面4下1.6微米的深度。掺杂为n型，并线性渐变，从漂移区10上端的密度1×1016cm-3开始，上升到与漂移区8相邻的下端的掺杂密度2×1018cm-3。氧化物28的厚度在邻近栅极32处为0.39微米，而在邻近场板34处为0.8微米，
在此实例中，单元间距为0.5微米，且沟槽为1.6微米深和0.25微米宽。
这些特定值用于25V控制FET。
假定欧姆源极接点16接触源极14和主体12，而且也连接到场板34，进行了计算。这可以用如上所述的槽蚀刻实现，以在源极和主体之间形成合适的欧姆接触。
结果显示，对于所加电压为12V时，阈值电压为1.2V，Rds,on值为0.65mΩ.mm2(不包括衬底电阻)，以及优异的Qgd值0.63nC/mm2。这得出的品质因数为0.4mΩ.nC。本发明的益处在于，它允许在Rds,on值和Qgd值方面都有改进。本发明人相信，这很可能是由于在漂移区8中大梯度掺杂密度的组合以及六边形几何形状的结果。
击穿发生在电压为25V时，击穿点位于1.1微米深度的沟槽侧壁附近。
最近公布的LDMOS结构(Ludikhuize A.W，ISPSD p 301-304，2002)的品质因数是22mΩ.nC。这是用于较大的单元尺寸，但即使按比例缩小到0.5微米间距，仍会产生6.6nC/mm2的Qgd。所以本发明提供了比该公布值好得多的结果。
阈值电压相当低。相应地，第一实施例的优选改进是使用p型多晶硅栅极32来增加阈值电压。
为避免将欧姆源极接点连接到源极区14方面的实际问题，可将肖特基源极接点连接到源极区14来代替。
另一种可能的修改是减小p型主体区12的深度并增加掺杂密度。
第一实施例的又一个修改是，场板端子38不连接到源极接点16，而代之以加负偏置。这允许较厚的氧化物用作场板34和漂移区10之间的电介质，或备选的是，具有较低介电常数的电介质。
图4示出备选实施例的沟槽截面，其中栅极32的形状为倒置杯状，以使当场板34连接到源极时，栅极32对场板34就具有减少的电容性耦合。杯子的侧部50是多晶硅隔片，与沟槽20的侧壁22相邻，顶部52基本上是平的。
在备选实施例中，如图5的顶视图所示，使用了条带图案，代替六边形的单元配置。图5示出，在每个条带一端有欧姆场板接点38接到场板，以及在第一主表面4上的主体区12的暴露部分。主体区12连接到这个暴露区中的源极接点16。
单元间距保持0.5微米，但沟槽仅14微米深，以与从0.6微米深处延伸0.8微米即总深度为1.4微米的漂移区10相对应。
漂移区12的掺杂是n型，且线性渐变，从漂移区10上端的密度1×1016cm-3开始，升到与漂移区8相邻的下端的掺杂密度1×1018cm-3。所以，掺杂密度的梯度不像在以上第一实施例中所用的那么陡峭，这考虑到第一实施例中降低的RESURF效应。这些值的选择是为了得到25V的相同击穿电压，如计算所证实的：该器件依旧是25V控制FET。
模拟结果得出，对于所加电压为12V时，阈值电压为2.1V，Rds，on值为0.75mΩ.mm2(不包括衬底电阻)，以及Qgd值为2.2nC/mm2。这得出的品质因数为1.65mΩ.nC。
所以，与现有技术相比，在此实施例中获得了显著改进的值，虽然品质因数不如在第一实施例中获得的那么好。增加的电阻相信是由降低的掺杂密度梯度以及对不同几何形状的较差栅漏电容值引起的。
所以，这些结果显示，对于同样的击穿电压，与在条带结构中(如在第二实施例中)所获得的品质因数相比，使用三维单元图案(如在第一实施例中)获得了显著改进的品质因数。
在图5实施例的修改中，对于20V而不是25V的击穿电压，沟槽深度为1.3微米，而主体和源极的深度保持不变。漂移区掺杂密度从邻近主体区的1016cm-3增加到邻近漏极区的1018cm-3。在此结构中，场板氧化物44的厚度和栅极氧化物的厚度相同。
阅读了本公开内容后，其它改变和修改对业界技术人员来说是显而易见的。这些改变和修改可涉及在半导体器件的设计、制造和使用方面已知的以及除本文所述特征之外或代替本文所述特征可使用的等效物或其它特征。虽然在本申请中权利要求书是对特征的特定组合而阐述的，但应理解，公开的范围还包括在本文明确或隐含公开的任何新颖特征或特征的任何新颖组合或它们的广义化，不论它是否如本发明一样减轻任何或全部同样的技术问题。申请人由此提请注意，在本申请或从中引出的任何进一步申请的执行期间可对任何这些特征和/或这些特征的组合制定新的权利要求。
例如，沟槽中的氧化物电介质可以用氮化物或氮氧化物来代替。这应增大Qgd但减小Rds，on。也可使用低-k材料，它应具有相反的效应。
而且，不用六边形单元图案，也可使用方形、三角形或其它单元图案来代替。
这些实施例是n型MOSFET，但p型MOSFET也可以。而且，不需要使用硅，而是本发明也适用于其它IV、III-V或II-VI族半导体以及实际上任何其它半导体材料。

Claims (14)

1.一种绝缘栅场效应晶体管，包括：
半导体主体(2)，具有相对的第一(4)和第二主表面(6)；
第一主表面上的第一导电类型的源极区(14)；
所述源极区下与第一导电类型相反的第二导电类型的主体区(12)；
所述主体区下的第一导电类型的漂移区(10)；
所述漂移区下的第一导电类型的漏极区(8)，以使所述源极区、主体区、漂移区和漏极区依此顺序从第一主表面向第二主表面延伸；以及
绝缘沟槽(20)，从第一主表面(4)向第二主表面延伸过所述源极区(14)和所述主体区(12)进入所述漂移区(10)，每个沟槽(20)具有侧壁(22)，并包括所述侧壁上的绝缘体(28)、与所述主体区(12)相邻并由栅极绝缘体(42)与所述主体区(12)分隔开的至少一个导电栅电极(32)以及与所述漂移区相邻并由场板绝缘体(44)与所述漂移区分隔开的至少一个导电场板电极，并且栅极-场板绝缘体(30)将所述场板和所述栅极分隔开，
其中所述源极区(14)和沟槽(20)定义第一主表面上的单元图案；以及
所述漂移区(10)中的掺杂浓度从所述漂移区(10)与所述主体区(12)相邻的部分到所述漂移区(10)与所述漏极区(12)相邻的部分升高，所述漂移区(10)中邻近所述漏极区(8)的掺杂浓度比邻近所述主体区(12)的掺杂浓度至少大50倍。
2.如权利要求1所述的绝缘栅场效应晶体管，其中所述栅电极(32)是掺杂成第二导电类型的导电半导体。
3.如上述任一权利要求所述的绝缘栅场效应晶体管，其中所述栅电极(32)具有间隔开的并与所述沟槽每一侧上的所述侧壁(22)相邻的侧部(50)以及横跨所述侧部之间间隙的顶部(52)。
4.如上述任一权利要求所述的绝缘栅场效应晶体管，其中击穿电压小于或等于30V。
5.如上述任一权利要求所述的绝缘栅场效应晶体管，其中布置在第一主表面上由所述源极区(14)和沟槽(20)定义的单元(40)的图案是这样一种图案：其中单元(40)在所述表面上不止一个方向上重复，以形成三维单元结构。
6.如权利要求5所述的绝缘栅场效应晶体管，其中所述单元(40)布置成六边形图案。
7.如上述任一权利要求所述的绝缘栅场效应晶体管，还包括填充有导电材料的沟槽(62)，它通过所述源极区(14)延伸到所述主体区(12)，以将源极接点(16)连接到所述源极区(14)和所述主体区(12)。
8.如权利要求7所述的绝缘栅场效应晶体管，还包括在所述主体区中与所述沟槽(62)中的所述导电材料相接触的第二导电类型的掺杂接触区(60)，所述掺杂接触区(60)中的掺杂浓度比所述主体区(12)其余部分中的掺杂浓度高。
9.如上述任一权利要求所述的绝缘栅场效应晶体管，其中与所述场板电极(34)相邻的所述绝缘体的厚度大于与所述栅电极(32)相邻的所述绝缘体的厚度。
10.如上述任一权利要求所述的绝缘栅场效应晶体管，其中单元间距不大于1微米。
11.如上述任一权利要求所述的绝缘栅场效应晶体管，其中第一导电类型是n型，第二导电类型是p型，并且所述栅极是p型掺杂多晶硅。
12.如上述任一权利要求所述的绝缘栅场效应晶体管，其中场板氧化物(44)的厚度在0.6到1微米的范围内，且栅极氧化物(28)的厚度在0.2到0.5微米的范围内。
13.如上述任一权利要求所述的绝缘栅场效应晶体管，其中所述场板电极(34)连接到所述源极(14)。
14.如权利要求1至12中任一项所述的绝缘栅场效应晶体管，还包括连接到所述场板(34)的场板端子(38)，用于独立地控制所述场板电压。
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