KR20020086302A - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR20020086302A
KR20020086302A KR1020020026012A KR20020026012A KR20020086302A KR 20020086302 A KR20020086302 A KR 20020086302A KR 1020020026012 A KR1020020026012 A KR 1020020026012A KR 20020026012 A KR20020026012 A KR 20020026012A KR 20020086302 A KR20020086302 A KR 20020086302A
Authority
KR
South Korea
Prior art keywords
trench
drain
conductor
region
insulator
Prior art date
Application number
KR1020020026012A
Other languages
English (en)
Other versions
KR100761179B1 (ko
Inventor
아키오 기타무라
Original Assignee
후지 덴끼 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지 덴끼 가부시키가이샤 filed Critical 후지 덴끼 가부시키가이샤
Publication of KR20020086302A publication Critical patent/KR20020086302A/ko
Application granted granted Critical
Publication of KR100761179B1 publication Critical patent/KR100761179B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은, 가로형 고내압 트렌치 MOSFET에 있어서, 제조 공정 수를 대폭으로 증대시키지 않고 제조할 수 있는 구성이며, 200V 이상의 내압을 얻는 것과, 몰드 수지 중의 이온의 영향을 가능한 한 억제하는 것을 목적으로 하는 것으로, 이러한 가로형 고내압 MOSFET에 있어서, 반도체 기판(1)에 트렌치(2)를, 그 트렌치(2)의 측면이 기판 표면에 대해 30°∼90°의 각도를 이루도록 형성한다. 이 트렌치(2)의 측면 및 바닥면을 둘러싸도록 오프셋 드레인 영역(3)을 형성하고, 트렌치(2)의 내부를 절연물(4)로 채워넣는다. 게이트 전극(10)을 트렌치(2)의 상부까지 신장시켜서 필드 플레이트로서의 기능을 갖게 하는 동시에, 소오스 전극(12) 및 드레인 전극(13)을 트렌치(2)의 상방까지 신장시켜서 형성하며, 이것들에도 필드 플레이트로서의 기능을 갖게 한다.

Description

반도체 장치 {SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치에 관한 것으로, 특히 파워 IC에 이용되는 고내압 MOSFET을 구성하는 반도체 장치에 관한 것이다.
종래로부터, 세로형 MOSFET에 있어서, 트렌치 내부에 게이트 전극을 매립하고, 트렌치 측면에 채널을 형성하도록 한, 소위 트렌치 MOSFET이 개발되어 있다. 이 트렌치 MOSFET에는, 셀 피치를 축소하는 동시에, 단위 면적당 온저항(on-resistance)을 줄일 수 있다는 이점이 있다. 그러나, 파워 IC에 탑재되는 가로형 MOSFET에 있어서는, 트렌치 MOSFET에 관해 몇 가지 제안이나 보고된 바는 있으나, 아직 실용화에 이르지는 못했다.
그러한 제안 중의 하나로, 소오스와 드레인 사이에 트렌치를 형성하고, 그 트렌치 내에 게이트를 설치한 탑 드레인 트렌치형 RESURF DMOS 트랜지스터가 있다(일본 공개특허공보 평성6(1994)-97450호). 이 제안과 마찬가지로, 트렌치 내부를 게이트 폴리실리콘으로 메운 트렌치 게이트 구조에 관한 보고도 있다(ISPSD 2000, 47페이지∼50페이지). 또한, 다른 제안으로서, 기판에 드레인, 소오스 및 트렌치를 형성하고, 소오스와 트렌치 사이의, 채널을 형성하는 공간 상의 표면에 게이트를 형성한 가로방향 전력용 트랜지스터가 있다(일본 공개특허공보 평성7(1995)-74352호).
또한, 본 발명자는, 드레인 드리프트 영역 내에 표면에서부터 트렌치를 형성하고, 그 트렌치 내부를 절연물 또는 반절연물을 채워넣으며, 게이트 전극을 트렌치 위까지 신장시킨 구조의 트랜지스터에 대해 앞서 제안하고 있다(일본 공개특허공보 평성8(1996)-97411호). 더욱이, 게이트 전극의 단부가 트렌치 위에 있는 트랜지스터에 관한 보고도 이루어져 있다(ISPSD 1999, 73페이지∼76페이지).
그러나, 일본 공개특허공보 평성6(1994)-97450호에 개시된 트랜지스터에서는, 그 구조에 있어서, 트렌치 내면에 생성된 산화막에 대해 선택적으로 산화시키고, 두께가 불균일한 산화물 층을 생성한 후, 얇은 쪽의 산화물 층을 습식 에칭시켜서 게이트 산화막을 형성하며, 그 후에 트렌치 내부를 게이트 폴리실리콘으로 메울 필요가 있기 때문에, 제조 프로세스가 복잡하며, 제조 공정 수가 대폭으로 증대하는 문제점이 있다. 또한, ISPSD 2000에서 보고된 트렌치 게이트 구조의 트랜지스터는, 내압이 20V 이하로 낮고, 디바이스의 온저항의 지배적인 성분인 채널 저항을 저감시키는 것을 목적으로 하고 있으며, 또한 동 보고의 Fig. 1에 도시되어 있는 평면도로부터도 명백한 바와 같이, 소오스 전극 및 드레인 전극에 의한 필드 플레이트 효과가 없기 때문에, 수 백 볼트의 내압 클래스를 갖는 트랜지스터에는 부적합하다.
또한, 일본 공개특허공보 평성7(1995)-74352호에 개시된 트랜지스터에서는, 동 공보의 도 2에 도시되어 있는 구조로부터도 명백한 바와 같이, 소오스 전극 및 드레인 전극에 의한 필드 플레이트 효과가 없기 때문에, 내압이 200V 이상인 트랜지스터에는 부적합하다. 또한, 일본 공개특허공보 평성8(1996)-97411호에 개시된 트랜지스터에서는, 트렌치 위로 게이트 전극이 신장됨으로써 발생하는 필드 플레이트 효과에 대해서는 기대할 수 있지만, 동 공보의 도 1에 도시되어 있는 구조로부터도 명백한 바와 같이, 소오스 전극 및 드레인 전극에 의한 필드 플레이트 효과가없기 때문에, 내압이 200V 이상인 트랜지스터에는 부적합하다. ISPSD 1999에서 보고된 트랜지스터도, 소오스 전극 및 드레인 전극에 의한 필드 플레이트 효과가 없기 때문에, 내압이 200V 이상인 트랜지스터에는 부적합하다.
따라서, 700V의 내압 클래스를 갖는 디바이스에서는, 그 표면 불순물 농도가 옅어지기 때문에, 몰드 수지 중의 이온의 영향을 받기 쉽다. 이 영향에 의해, 고온고습 인가 시험 등의 신뢰성 테스트에 있어서 디바이스 특성의 열화가 일어날 우려가 있다.
본 발명은, 상기 문제점을 감안하여 이루어진 것으로, 200V 이상의 내압을 갖는 가로형 고내압 트렌치 MOSFET을 구성하고, 또한 제조 공정 수를 대폭으로 증대시키지 않고 제조할 수 있는 구조의 반도체 장치를 제공하는 것을 목적으로 한다. 또한, 본 발명의 다른 목적은, 700V의 내압 클래스를 갖는 가로형 고내압 트렌치 MOSFET으로 이루어진 디바이스에 있어서, 몰드 수지 중의 이온의 영향을 되도록 억제할 수 있는 구조의 반도체 장치를 제공하는 것을 목적으로 한다.
도 1은 본 발명의 실시의 형태 1에 따른 반도체 장치의 요부를 도시하는 종단면도이다.
도 2는 본 발명의 실시의 형태 2에 따른 반도체 장치의 요부를 도시하는 종단면도이다.
도 3은 본 발명의 실시의 형태 3에 따른 반도체 장치의 요부를 도시하는 종단면도이다.
도 4는 본 발명의 실시의 형태 4에 따른 반도체 장치의 요부를 도시하는 종단면도이다.
도 5는 본 발명의 실시의 형태 5에 따른 반도체 장치의 요부를 도시하는 종단면도이다.
도 6은 본 발명의 실시의 형태 6에 따른 반도체 장치의 요부를 도시하는 종단면도이다.
도 7은 본 발명의 실시의 형태 7에 따른 반도체 장치의 요부를 도시하는 종단면도이다.
도 8은 도 7에 A-A선으로 나타낸 트렌치의 소오스 측에 있어서의 불순물 농도의 프로파일을 도시하는 개략도이다.
도 9는 도 7에 B-B선으로 나타낸 트렌치의 드레인 측에 있어서의 불순물 농도의 프로파일을 도시하는 개략도이다.
도 10은 본 발명의 실시의 형태 8에 따른 반도체 장치의 요부를 도시하는 종단면도이다.
도 11은 본 발명의 실시의 형태 8에 따른 반도체 장치의 다른 예의 요부를 도시하는 종단면도이다.
도 12는 본 발명의 실시의 형태 9에 따른 반도체 장치의 요부를 도시하는 종단면도이다.
도 13은 본 발명의 실시의 형태 10에 따른 반도체 장치의 요부를 도시하는 종단면도이다.
도 14는 본 발명의 실시의 형태 11에 따른 반도체 장치의 요부를 도시하는 종단면도이다.
도 15는 본 발명의 실시의 형태 12에 따른 반도체 장치의 요부를 도시하는 종단면도이다.
도 16은 본 발명의 실시의 형태 13에 따른 반도체 장치의 요부를 도시하는 종단면도이다.
도 17은 본 발명의 실시의 형태 8에 따른 반도체 장치의 다른 예의 요부를 도시하는 종단면도이다.
* 도면의 주요부분에 대한 설명 *
1 : 반도체 기판
2, 102, 202 : 트렌치
3 : N-오프셋 드레인 영역(드레인 드리프트 영역)
4 : 절연물
5, 205 : 웰 영역
6 : 베이스 영역
7 : 소오스 영역
8 : 드레인 영역
9 : 게이트 절연막
10, 10' : 게이트 전극
11 : 층간 절연막
12 : 소오스 전극
13 : 드레인 전극
15 : 패시베이션 막
16 : 전계 완화층
21, 121, 221 : 필드 플레이트가 되는 도전체
31 : 제 2 필드 플레이트가 되는 도전체
105 : 에피택셜 성장층
상기 목적을 달성하기 위해, 본 발명에 따른 반도체 장치는, 가로형 고내압 MOSFET에 있어서, Si 기판에 트렌치를, 그 트렌치의 측면이 기판 표면에 대해 30°∼90°의 각도를 이루도록 형성하고, 이 트렌치의 측면 및 바닥면을 둘러싸도록 오프셋 드레인 영역을 형성하며, 또한 트렌치 내부를 절연물로 채워넣고, 게이트 전극을 트렌치 상부까지 신장시키며, 더욱이 이 트렌치 상방에 소오스 전극 및 드레인 전극을 필드 플레이트로서 형성한 것이다.
본 발명에 따르면, 소오스 전극 및 드레인 전극이 필드 플레이트로서의 기능을 갖기 때문에, 벌크 내부의 전계가 완화되어, 고내압화가 실현된다. 또한, 이 필드 플레이트의 효과에 의해, 오프셋 드레인 영역을 고농도화할 수 있으므로, 내압과 단위 면적당 온저항의 트레이드 오프(tradeoff)가 개선된다. 더욱이, 트렌치 상방에 있어서의 소오스 전극과 드레인 전극 사이의 거리가 좁혀지기 때문에, 몰드 수지 중의 이온의 영향을 차단할 수 있다.
또한, 본 발명에 따른 반도체 장치는, 가로형 고내압 MOSFET에 있어서, Si 기판에 트렌치를 형성하고, 이 트렌치의 측면 및 바닥면을 둘러싸도록 오프셋 드레인 영역을 형성하고, 또한 트렌치 내부를 절연물로 채워넣는 동시에, 그 절연물 내에 필드 플레이트가 되는 반도체를 형성한 것이다.
본 발명에 따르면, 트렌치 내부에 절연물을 통해서 필드 플레이트가 되는 도전체가 설치되어 있기 때문에, 오프 내압이 향상된다. 또한, 필드 플레이트가 있음으로써 오프셋 드레인 영역을 고농도화시킬 수 있기 때문에, 내압과 단위 면적당 온저항의 트레이드 오프가 개선된다.
이하, 본 발명의 실시의 형태에 대해 도면을 참조하면서 상세히 설명한다. 한편, 각 도면에 있어서 부기한 치수를 엄밀히 반영하고 있지는 않다. 이하의 각 실시의 형태에서는, P형을 제 1 도전형으로 하고, N형을 제 2 도전형으로 해서 설명하지만, 본 발명은 그 반대로도 성립되는 것은 물론이다.
실시의 형태 1.
도 1은, 본 발명의 실시의 형태 1에 따른 반도체 장치의 요부를 도시하는 종단면도이다. 이 반도체 장치는, P형 반도체 기판(1), 트렌치(2), 드레인 드리프트 영역이 되는 N-오프셋 드레인 영역(3), 트렌치(2) 내부를 메우는 절연물(4), P 웰 영역(5), P 베이스 영역(6), N+소오스 영역(7), N+드레인 영역(8), 산화물로 이루어진 게이트 절연막(9), 폴리실리콘으로 이루어진 게이트 전극(10), 층간 절연막(11), 소오스 전극(12), 드레인 전극(13), 패시베이션 막(14), 및 몰드 수지(15)를 구비하고 있으며, 가로형 트렌치 MOSFET을 구성한다.
트렌치(2)는, 반도체 기판(1)의 표면 부분에 있어서, 그 표면에서부터 형성되어 있으며, 절연물(4)로 채워져 있다. N-오프셋 드레인 영역(3)은 트렌치(2)의 측면 및 바닥면을 둘러싸도록 형성되어 있다. P 웰 영역(5)은, 반도체 기판(1)의, 트렌치(2)에 대해 소오스 측의 표면 부분에 있어서, N-오프셋 드레인 영역(3)의 바깥쪽에 인접하여 형성되어 있다. P 베이스 영역(6)은 P 웰 영역(5)의 표면 부분에 형성되어 있다. N+소오스 영역(7)은, P 베이스 영역(6)의 표면 부분에 있어서, N-오프셋 드레인 영역(3)으로부터 떨어져서 형성되어 있다. N+드레인 영역(8)은, N-오프셋 드레인 영역(3)의, 트렌치(2)에 대해 드레인 측(소오스 측의 반대편)의 표면 부분에 형성되어 있다.
게이트 절연막(9)은 N+소오스 영역(7)으로부터 N-오프셋 드레인 영역(3)의소오스 측 부분에 이르는 표면 상에 형성되어 있다. 게이트 전극(10)은 게이트 절연막(9) 상에, 기판 표면에 대해 평행하게 형성되어 있으며, 더욱이 트렌치(2) 위까지 신장되어 있다. 층간 절연막(11)은 게이트 전극(10) 및 트렌치(2)의 상부를 덮고 있다. 소오스 전극(12)은 P 베이스 영역(6) 및 N+소오스 영역(7)에 전기적으로 접속되어 있으며, 층간 절연막(11)의 표면을 따라 트렌치(2) 위까지, 기판 표면에 대해 평행하게 신장되어 있다. 드레인 전극(13)은 N+드레인 영역(8)에 전기적으로 접속되어 있으며, 층간 절연막(11)의 표면을 따라 트렌치(2) 위까지, 기판 표면에 대해 평행하게 신장되어 있다. 소오스 전극(12)과 드레인 전극(13)은 당연히 떨어져 있고, 절연되어 있다. 패시베이션 막(14)은 반도체 장치 전체를 피복하고 있다. 몰드 수지(15)는, 상술한 구성의 반도체 장치를 기밀 밀폐시키고 있다.
여기에서, 일례로서, 반도체 기판(1)의 비저항을 100Ωcm 정도로 하고, 트렌치(2)의 폭 및 깊이를 모두 20㎛로 하며, 트렌치(2)의 측면과 기판 표면이 이루는 각도를 90°로 한다. 또한, N-오프셋 드레인 영역(3)의 표면 농도를 5×1015∼5×1016cm-3으로 하며, N-오프셋 드레인 영역(3)의 깊이를 6㎛ 정도로 한다. 또한, 게이트 전극(10), 소오스 전극(12) 및 드레인 전극(13)의, 트렌치(2) 위로 신장된 양을 각각 5㎛, 10㎛ 및 5㎛로 한다. 이와 같이 구성된 게이트 전극(10), 소오스 전극(12) 및 드레인 전극(13)은 모두 필드 플레이트로서의 기능을 갖는다. 이 반도체 장치의 내압은 800V 정도가 된다.
상술한 구성의 반도체 장치에서는, N-오프셋 드레인 영역(3)의, 소오스 측의 트렌치 측면 부근에 있어서, 게이트 전극(10)의 신장에 의한 필드 플레이트 효과와 함께, P 베이스 영역(6) 및 P 웰 영역(5)에 의한 N-오프셋 드레인 영역(3)의 공핍화가 촉진되기 때문에, 그곳에서의 전계 집중이 완화된다. 또한, 상술한 치수 관계의 경우, 디바이스 피치는 40㎛ 정도가 된다. 따라서, 디바이스 피치의 축소와, 필드 플레이트에 의한 N-오프셋 드레인 영역(3)의 고농도화에 의해, 단위 면적당 온저항이 종래의 1/2 정도로 개선된다.
이하, 도 1에 도시하는 구성의 반도체 장치의 제조 방법에 대해 설명한다. 비저항이 100Ωcm인 P형 반도체 기판(1)의 표면 부분에, 도시하지 않은 로직부의 P 웰과 공통되는 치수(dimension)를 갖는 P 웰 영역(5)을 형성한다. 이러한 P 웰 영역(5)의 표면 부분에 포토 에칭 기술에 의해, 폭이 20㎛이고 깊이는 20㎛인 트렌치(2)를 형성하며, N형의 도핑된 폴리실리콘을 퇴적시킨 후, 열 처리를 하여 도핑된 폴리실리콘 중의 N형 불순물을 트렌치(2)의 내면으로부터 확산시켜, 트렌치(2)의 측면 및 바닥면에 균등하게 표면 농도가 5×1015∼5×1016cm-3이고, 확산 깊이(xj)가 6㎛ 정도인 N-오프셋 드레인 영역(3)을 형성한다. 이어서, 폴리실리콘을 에칭 제거하며, 트렌치(2)에 절연물(4)이 되는 산화막을 퇴적시킨다.
그런 다음, 게이트 절연막(9)을 형성하고, 그 위에 폴리실리콘을 퇴적하여 포토 에칭 기술에 의해 게이트 전극(10)을 형성한다. 이 게이트 전극(10)의 드레인 측의 단부는 트렌치(2) 위로 5㎛ 신장되어 형성된다. 게이트 전극(10)의 다른 한쪽의 단부(소오스 측의 단부)에 의한 셀프 얼라인먼트에 의해, P 웰 영역(5)의 표면 부분에 P 베이스 영역(6), N+소오스 영역(7)을 형성한다. P 베이스 영역(6)이, N+소오스 영역(7)의 바닥부 및 측면을 둘러싼다. N+소오스 영역(7)과 동시에, 또는 따로 따로 트렌치(2)의 반대편의 N-오프셋 드레인 영역(3)의 표면 부분에 N+드레인 영역(8)을 형성한다. 층간 절연막(11)을 퇴적시킨 후, 소오스 전극(12)을 트렌치(2) 상에 10㎛ 신장시켜서 형성하며, 또한 드레인 전극(13)을 트렌치(2) 상에 5㎛ 신장시켜서 형성한다. 마지막으로, 플라즈마 질화막으로 이루어진 패시베이션 막(14)을 피착시켜, 몰드 수지 중에 봉입시킨다. 종래의 가로형 DMOSFET의 제조 공정에, 트렌치(2)의 형성 공정 및 트렌치(2)를 메우는 절연물(4)의 충전 공정이 추가될 뿐이며, 특별히 어려운 공정은 없다.
상술한 실시의 형태 1에 따르면, 게이트 전극(10), 소오스 전극(12) 및 드레인 전극(13)이 필드 플레이트로서의 기능을 갖기 때문에, 벌크 내부의 전계가 완화되어, 800V의 고내압을 갖는 반도체 장치가 얻어진다. 또한, 실시의 형태 1에 따르면, 필드 플레이트의 효과에 의해, 오프셋 드레인 영역(3)을 고농도화시킬 수 있으므로, 내압과 단위 면적당 온저항의 트레이드 오프를 개선시킬 수 있다. 또한, 실시의 형태 1에 따르면, 제조 공정 수를 대폭으로 증대시키지 않고, 800V의 고내압을 갖는 반도체 장치를 얻을 수 있다. 또한, 실시의 형태 1에 따르면,트렌치(2) 상에서의 소오스 전극(12)과 드레인 전극(13) 사이의 거리가 5㎛로 좁혀지기 때문에, 몰드 수지(15) 중의 이온이 N-오프셋 드레인 전극(3)에 미치는 영향을 차단할 수 있다.
실시의 형태 2.
도 2는, 본 발명의 실시의 형태 2에 따른 반도체 장치의 요부를 도시하는 종단면도이다. 실시의 형태 2는, 실시의 형태 1의 트렌치(2) 대신에, 트렌치(102)를, 그 측면과 기판 표면이 대략 75°의 각도를 이루도록 형성한 것이다. 특별히 한정하지는 않지만, 일례로서 수치를 예로 들면, 예컨대 트렌치(102)의, 기판 표면에서의 폭은 20㎛이고, 깊이는 20㎛이다. 트렌치(102)의 폭은 바닥면을 향해서 서서히 좁아진다. 또한, 반도체 기판(1)의 비저항을 100Ωcm 정도로 하고, N-오프셋 드레인 영역(3)을 깊이 6㎛ 정도로 하며, 그 표면 농도를 5×1015∼5×1016cm-3으로 한다. 또한, 게이트 전극(10), 소오스 전극(12) 및 드레인 전극(13)의, 트렌치(102) 위로 신장된 양을 각각 5㎛, 10㎛ 및 5㎛로 해서, 이러한 전극들을 필드 플레이트로서 기능하게 한다.
이와 같은 치수 관계의 경우, 실시의 형태 2의 반도체 장치의 내압은 700V 정도가 된다. 또한 디바이스 피치는 40㎛ 정도가 되며, 디바이스 피치의 축소와, 필드 플레이트에 의한 N-오프셋 드레인 영역(3)의 고농도화에 의해, 단위 면적당 온저항이 종래의 1/2 정도가 된다. 실시의 형태 2의 그 밖의 구성은 실시의 형태1과 동일하기 때문에, 실시의 형태 1과 동일한 구성에 대해서는 같은 부호를 붙이고 설명은 생략한다.
상술한 실시의 형태 2에 따르면, 실시의 형태 1과 마찬가지로, 게이트 전극(10), 소오스 전극(12) 및 드레인 전극(13)이 필드 플레이트로서의 기능을 갖기 때문에, 벌크 내부의 전계가 완화되며, 700V의 고내압을 갖는 반도체 장치가 얻어진다. 또한, 실시의 형태 2에 따르면, 필드 플레이트의 효과에 의해, 오프셋 드레인 영역(3)을 고농도화시킬 수 있기 때문에, 내압과 단위 면적당 온저항의 트레이드 오프를 개선시킬 수 있다. 또한, 실시의 형태 2에 따르면, 실시의 형태 1과 동일한 프로세스에 의해 제조할 수 있기 때문에, 제조 공정 수를 대폭을 증대시키지 않고, 700V의 고내압을 갖는 반도체 장치를 얻을 수 있다. 또한, 실시의 형태 2에 따르면, 트렌치(102) 상에서의 소오스 전극(12)과 드레인 전극(13) 사이의 거리가 5㎛로 좁혀지기 때문에, 몰드 수지(15) 중의 이온이 N-오프셋 드레인 영역(3)에 미치는 영향을 차단할 수 있다.
실시의 형태 3.
도 3은, 본 발명의 실시의 형태 3에 따른 반도체 장치의 요부를 도시하는 종단면도이다. 실시의 형태 3은, 실시의 형태 1의 트렌치(2) 대신에, 트렌치(202)를, 그 측면과 기판 표면이 대략 60°의 각도를 이루도록 형성한 것이다. 특별히 한정하지는 않지만, 일례로서 수치를 예로 들면, 예컨대 트렌치(202)의, 기판 표면에서의 폭은 20㎛이고, 깊이는 20㎛이다. 트렌치(202)의 폭은 바닥을 향해서 서서히 좁아져, 바닥면이 되는 부분은 전혀 없거나, 또는 거의 없다. 또한, 반도체 기판(1)의 비저항을 100Ωcm 정도로 하고, N-오프셋 드레인 영역(3)을 깊이 6㎛ 정도로 하며, 그 표면 농도를 5×1015∼5×1016cm-3으로 한다.
또한, 게이트 전극(10), 소오스 전극(12) 및 드레인 전극(13)의, 트렌치(202) 위로 신장된 양을 각각 5㎛, 10㎛ 및 5㎛로 해서, 이러한 전극들을 필드 플레이트로서 기능하게 한다. 이와 같은 치수 관계의 경우, 실시의 형태 3의 반도체 장치의 내압은 600V 정도가 된다. 여기에서, 내압의 실시의 형태 1 및 실시의 형태 2보다 낮은 것은, N-오프셋 드레인 영역(3)의 길이가 그것들보다 짧기 때문이다. 또한 디바이스 피치는 40㎛ 정도가 되며, 디바이스 피치의 축소와, 필드 플레이트에 의한 N-오프셋 드레인 영역(3)의 고농도화에 의해, 단위 면적당 온저항이 종래의 1/2 정도가 된다. 실시의 형태 3의 그 밖의 구성은 실시의 형태 1과 동일하기 때문에, 실시의 형태 1과 동일한 구성에 대해서는 같은 부호를 붙이고 설명은 생략한다.
상술한 실시의 형태 3에 따르면, 실시의 형태 1과 마찬가지로, 게이트 전극(10), 소오스 전극(12) 및 드레인 전극(13)이 필드 플레이트로서의 기능을 갖기 때문에, 벌크 내부의 전계가 완화되며, 600V의 고내압을 갖는 반도체 장치가 얻어진다. 또한, 실시의 형태 3에 따르면, 필드 플레이트의 효과에 의해, 오프셋 드레인 영역(3)을 고농도화시킬 수 있기 때문에, 내압과 단위 면적당 온저항의 트레이드 오프를 개선시킬 수 있다. 또한, 실시의 형태 3에 따르면, 실시의 형태 1과 동일한 프로세스에 의해 제조할 수 있기 때문에, 제조 공정 수를 대폭으로 증대시키지 않고, 600V의 고내압을 갖는 반도체 장치를 얻을 수 있다. 또한, 실시의 형태 3에 따르면, 트렌치(202) 상에서의 소오스 전극(12)과 드레인 전극(13) 사이의 거리가 5㎛로 좁혀지기 때문에, 몰드 수지(15) 중의 이온이 N-오프셋 드레인 영역(3)에 미치는 영향을 차단할 수 있다.
실시의 형태 4.
도 4는, 본 발명의 실시의 형태 4에 따른 반도체 장치의 요부를 도시하는 종단면도이다. 실시의 형태 4는, 실시의 형태 1의 P 웰 영역(5)을 없애고, 그 대신에 반도체 기판(1) 상에 균일한 P 에피택셜 성장층(105)을 형성하며, 그 P 에피택셜 성장층(105) 중에 트렌치(2) 및 N-오프셋 드레인 영역(3)을 형성한 것이다. 일례로서 수치를 예로 들면, P 에피택셜 성장층(105)의 농도는 2×1014∼2×1015cm-3정도이다. 트렌치(2)의 측면과 기판 표면이 이루는 각도는 90°이어도 무방하다.
이 경우, 예를 들어, 트렌치(2)의 폭 및 깊이는 20㎛이어도 된다. 혹은, 트렌치(2)의 측면과 기판 표면이 이루는 각도는, 실시의 형태 2와 같이 대략 75°이어도 되고, 실시의 형태 3과 같이 대략 60°이어도 좋다. 또한, 게이트 전극(10), 소오스 전극(12) 및 드레인 전극(13)의, 트렌치(2) 위로 신장된 양은, 특별히 한정되지는 않지만, 예컨대 각각 5㎛, 10㎛ 및 5㎛이어도 무방하다. 실시의 형태 4의 그 밖의 구성은 실시의 형태 1과 동일하기 때문에, 실시의 형태 1과 동일한 구성에대해서는 같은 부호를 붙이고 설명은 생략한다.
상술한 실시의 형태 4에 따르면, 실시의 형태 1과 동일한 효과 이외에도, N-오프셋 드레인 영역(3)의, 소오스 측의 트렌치 측면 부근에서 공핍화가 한층 더 촉진되며, 더욱이 N-오프셋 드레인 영역(3)의 고농도화가 가능해진다. 따라서, 내압을 유지한 채로, 단위 면적당 온저항을 한층 더 저감시킬 수 있다.
실시의 형태 5.
도 5는, 본 발명의 실시의 형태 5에 따른 반도체 장치의 요부를 도시하는 종단면도이다. 실시의 형태 5는, 실시의 형태 1의 P 웰 영역(5) 대신에, P 웰 영역(205)을, N-오프셋 드레인 영역(3)을 둘러싸도록 형성한 것이다. 일례로서 수치를 예로 들면, 트렌치(2)의 측면과 기판 표면이 이루는 각도는 90°이어도 무방하다. 이 경우, 예를 들어, 트렌치(2)의 폭 및 깊이는 20㎛이어도 된다. 혹은, 트렌치(2)의 측면과 기판 표면이 이루는 각도는, 실시의 형태 2와 같이 대략 75°이어도 되고, 실시의 형태 3과 같이 대략 60°이어도 좋다. 또한, 게이트 전극(10), 소오스 전극(12) 및 드레인 전극(13)의, 트렌치(2) 위로 신장된 양은, 특별히 한정되지는 않지만, 예컨대 각각 5㎛, 10㎛ 및 5㎛이어도 무방하다. 실시의 형태 5의 그 밖의 구성은 실시의 형태 1과 동일하기 때문에, 실시의 형태 1과 동일한 구성에 대해서는 같은 부호를 붙이고 설명은 생략한다.
상술한 실시의 형태 5에 따르면, 실시의 형태 1과 동일한 효과 이외에도, N-오프셋 드레인 영역(3)의 전체에서 공핍화가 촉진되며, 더욱이 N-오프셋 드레인 영역(3)의 고농도화가 가능해진다. 따라서, 내압을 유지한 채로, 단위 면적당 온저항을 한층 더 저감시킬 수 있다.
실시의 형태 6.
도 6은, 본 발명의 실시의 형태 6에 따른 반도체 장치의 요부를 도시하는 종단면도이다. 실시의 형태 6은, 트렌치(2)의 드레인 측의 측면과, 이것과 인접하는 다른 트렌치(2)의 드레인 측의 측면 사이에는 N-오프셋 드레인 영역(3)만이 존재하는 구성으로 한 것이다. 이에 반해, 실시의 형태 1에서는, 트렌치(2)의 드레인 측의 측면과, 이것과 인접하는 다른 트렌치(2)의 드레인 측의 측면 사이에는 N-오프셋 드레인 영역(3) 이외에, 반도체 기판(1)이 존재한다. 실시의 형태 6에 있어서 일례로서 수치를 예로 들면, 트렌치(2)의 측면과 기판 표면이 이루는 각도는 90°이어도 상관없다.
이 경우, 예를 들어, 트렌치(2)의 폭 및 깊이는 20㎛이어도 된다. 혹은, 트렌치(2)의 측면과 기판 표면이 이루는 각도는, 실시의 형태 2와 같이 대략 75°이어도 되고, 실시의 형태 3과 같이 대략 60°이어도 좋다. 또한, 게이트 전극(10), 소오스 전극(12) 및 드레인 전극(13)의, 트렌치(2) 위로 신장된 양은, 특별히 한정되지는 않지만, 예컨대 각각 5㎛, 10㎛ 및 5㎛이어도 무방하다. 실시의 형태 6의 그 밖의 구성은 실시의 형태 1과 동일하기 때문에, 실시의 형태 1과 동일한 구성에 대해서는 같은 부호를 붙이고 설명은 생략한다.
상술한 실시의 형태 6에 따르면, 실시의 형태 1과 동일한 효과 이외에도, N+드레인 영역(8)의 폭이 작아지기 때문에, 디바이스 피치를 더 축소시킬 수 있다. 따라서, 내압을 유지한 채로, 단위 면적당 온저항을 한층 더 저감시킬 수 있다.
실시의 형태 7.
도 7은, 본 발명의 실시의 형태 7에 따른 반도체 장치의 요부를 도시하는 종단면도이다. 실시의 형태 7은, 실시의 형태 6과 마찬가지로 트렌치(2)의 드레인 측의 측면과, 이것과 인접하는 다른 트렌치(2)의 드레인 측의 측면 사이를 N-오프셋 드레인 영역(3)만으로 구성함과 동시에, N-오프셋 드레인 영역(3)의, 트렌치(2)내의 절연물(4)과 접하는 표면 부분에 P-전계 완화층(16)을 형성한 것이다. 일례로서 수치를 예로 들면, P-전계 완화층(16)의 표면 농도는 1×1016∼1×1017cm-3정도이다. 트렌치(2)의 측면과 기판 표면이 이루는 각도는 90°이어도 좋다.
이 경우, 예를 들어, 트렌치(2)의 폭 및 깊이는 20㎛이어도 된다. 혹은, 트렌치(2)의 측면과 기판 표면이 이루는 각도는, 실시의 형태 2와 같이 대략 75°이어도 되고, 실시의 형태 3과 같이 대략 60°이어도 좋다. 또한, 게이트 전극(10), 소오스 전극(12) 및 드레인 전극(13)의, 트렌치(2) 위로 신장된 양은, 특별히 한정되지는 않지만, 예컨대 각각 5㎛, 10㎛ 및 5㎛이어도 무방하다. 실시의 형태 7의 그 밖의 구성은 실시의 형태 1과 동일하기 때문에, 실시의 형태 1과 동일한 구성에 대해서는 같은 부호를 붙이고 설명은 생략한다.
상술한 실시의 형태 7에 따르면, 실시의 형태 1과 동일한 효과 이외에, 다음과 같은 효과도 얻을 수 있다. 즉, 도 7에 A-A선으로 나타낸 트렌치(2)의 소오스 측에 있어서의 불순물 농도의 프로파일(profile)은, 도 8에 도시하는 바와 같이, P-/N-/P-/N-/P-의 5층 구조가 된다. 또한, 도 7에 B-B선으로 나타낸 트렌치(2)의 드레인 측에 있어서의 불순물 농도의 프로파일은, 도 9에 도시하는 바와 같이 P-/N-/P-의 3층 구조가 된다. 따라서, RESURF(reduced surface electric field) 효과에 의해 양쪽 PN 접합에서부터 공핍층이 퍼지기 때문에, 내압을 유지하면서, 각각의 확산층을 고농도화시킬 수 있으므로, N-오프셋 드레인 영역(3)의 농도를 한층 더 고농도화시킬 수 있다. 그로 인해, 단위 면적당 온저항을 한층 더 저감시킬 수 있다. 한편, 동일한 효과는 다른 실시의 형태에서도 얻을 수 있다. 예를 들어, 실시의 형태 1에서는, 불순물 농도의 프로파일은 소오스 측 및 드레인 측의 양쪽 모두 N-/P-/N-의 3층 구조가 된다.
실시의 형태 8.
도 10은, 본 발명의 실시의 형태 8에 따른 반도체 장치의 요부를 도시하는 종단면도이다. 이 반도체 장치는, P형 반도체 기판(1), 트렌치(2), 드레인 드리프트 영역이 되는 N-오프셋 드레인 영역(3), 트렌치(2) 내부를 메우는 절연물(4), P 웰 영역(5), P 베이스 영역(6), N+소오스 영역(7), N+드레인 영역(8), 산화물로이루어진 게이트 절연막(9), 폴리실리콘으로 이루어진 게이트 전극(10), 층간 절연막(11), 소오스 전극(12), 드레인 전극(13), 패시베이션 막(14), 몰드 수지(15), 및 필드 플레이트가 되는 도전체(21)를 구비하고 있으며, 가로형 트렌치 MOSFET을 구성한다.
반도체 기판(1)의 표면 부분에 절연물(4)로 채워진 트렌치(2)가 형성되고, 그 트렌치(2)의 주위를 둘러싸도록 N-오프셋 드레인 영역(3)이 설치되어 있다. 또한, 트렌치(2)의 소오스 측에 P 웰 영역(5), P 베이스 영역(6) 및 N+소오스 영역(7)이 있으며, 한편, 트렌치(2)의 드레인 측에 N+드레인 영역(8)이 있다. 또한, 게이트 절연막(9) 상의 게이트 전극(10)은 트렌치(2) 위까지 신장되어 있고, 마찬가지로, 소오스 전극(12) 및 드레인 전극(13)도 층간 절연막(11) 상에서 트렌치(2) 위까지 신장되어 있다. 그리고, 그 위를 패시베이션 막(14)이 피복하며, 몰드 수지(15)가 보호하고 있는 구성은, 도 1에 도시하는 실시의 형태 1과 동일하다. 도전체(21)는 트렌치(2) 내를 메우는 절연물(4) 중에서, 트렌치(2)의 측면 및 바닥면으로부터 떨어져서, 즉 N-오프셋 드레인 영역(3)으로부터 떨어져서 설치되어 있다. 이 도전체(21)는, 층간 절연막(11)을 관통하는 콘택트부(22)를 통해서, 예컨대 소오스 전극(12)에 전기적으로 접속되어 있다.
여기에서, 일례로서, 반도체 기판(1)의 비저항을 100Ωcm 정도로 하고, 트렌치(2)의 폭 및 깊이를 모두 20㎛로 하며, 트렌치(2)의 측면과 기판 표면이 이루는각도를 90°로 한다. 또한, 도전체(21)를 예컨대 폴리실리콘으로 제작하고, 트렌치(2)의 소오스 측의 측면 및 드레인 측의 측면으로부터 각각 4㎛ 정도 및 15㎛ 정도 떨어뜨리는 동시에, 트렌치(2)의 바닥면으로부터 10㎛ 정도 떨어뜨린다. 또한, N-오프셋 드레인 영역(3)의 표면 농도를 5×1015∼5×1016cm-3으로 하며, N-오프셋 드레인 영역(3)의 깊이를 6㎛ 정도로 한다. 또한, 게이트 전극(10), 소오스 전극(12) 및 드레인 전극(13)의, 트렌치(2) 위로 신장된 양을 각각 2㎛, 10㎛ 및 5㎛로 한다. 이 반도체 장치의 내압은 700V 정도가 된다.
상술한 구성의 반도체 장치에서는, 도전체(21)의 필드 플레이트 효과에 의해, N-오프셋 드레인 영역(3)의, 소오스 측의 트렌치 측면 부근이 공핍화되기 때문에, 그곳에서의 전계 집중이 완화된다. 또한, 상술한 치수 관계의 경우, 디바이스 피치는 40㎛ 정도가 된다. 따라서, 디바이스 피치의 축소와, 필드 플레이트에 의한 N-오프셋 드레인 영역(3)의 고농도화에 의해, 단위 면적당 온저항이 종래의 1/2 정도로 개선된다.
필드 플레이트 효과에 의해 전계 집중이 완화되기 때문에, 예를 들어 도 17에 도시하는 바와 같이 게이트 전극(10')을 트렌치(2) 위에 신장시키지 않는 배치로 할 수도 있다.
그 다음, 도 10에 도시하는 구성의 반도체 장치의 제조 방법에 대해 설명한다. 반도체 기판(1)의 표면 부분에, P 웰 영역(5) 및 트렌치(2)를 형성하고, 트렌치(2) 내에 퇴적시킨 도핑된 폴리실리콘으로부터의 불순물 확산에 의해 N-오프셋 드레인 영역(3)을 형성한 후, 트렌치(2) 내의 폴리실리콘을 제거하고, 트렌치(2) 내부를 절연물(4)로 메우는 공정까지는, 상술한 실시의 형태 1과 동일하다. 트렌치(2) 내부를 절연물로 메운 후, 그 절연물(4)의 표면 부분에 포토 에칭 기술에 의해, 폭이 대략 1㎛이고 깊이는 대략 10㎛인 트렌치를 형성하고, 그 트렌치 내에 폴리실리콘을 채워넣어 도전체(21)로 만든다.
그 후, 게이트 절연막(9)을 형성하고, 그 위에 폴리실리콘을 퇴적하여 포토 에칭 기술에 의해 게이트 전극(10)을 형성한다. 게이트 전극(10)의 소오스 측의 단부에 의한 셀프 얼라인먼트에 의해, P 웰 영역(5)의 표면 부분에 P 베이스 영역(6), N+소오스 영역(7)을 형성한다. N+소오스 영역(7)과 동시에, 또는 따로 따로 트렌치(2)의 반대편인 N-오프셋 드레인 영역(3)의 표면 부분에 N+드레인 영역(8)을 형성한다. 층간 절연막(11)을 퇴적시키고, 그 층간 절연막(11)에 콘택트 홀을 개구시킨 후, 소오스 전극(12)을 트렌치(2) 위에 10㎛ 신장시켜서 형성한다. 소오스 전극(12)을 형성하기 위한 금속층의 적층시에 콘택트 홀 내에 퇴적된 금속에 의해 콘택트부(22)가 생기고, 소오스 전극(12)과 도전체(21)가 전기적으로 접속된다.
또한, 드레인 전극(13)을 트렌치(2) 위에 5㎛ 신장시켜서 형성한다. 마지막으로, 플라즈마 질화막으로 이루어진 패시베이션 막(14)을 피착시키고, 그것을 몰드 수지 중에 봉입시킨다. 종래의 가로형 DMOSFET의 제조 공정에, 트렌치(2)의 형성 공정, 트렌치(2)를 메우는 절연물(4)의 충전 공정, 절연물(4)에 트렌치를 형성하는 공정, 및 그 트렌치를 도전체로 메우는 공정이 추가될 뿐이며, 특별히 어려운 공정은 없다.
상술한 실시의 형태 8에 따르면, 필드 플레이트가 되는 도전체(21)가 설치되어 있기 때문에, 벌크 내부의 전계가 완화되어, 700V의 고내압을 갖는 반도체 장치를 얻을 수 있다. 또한, 실시의 형태 8에 따르면, 필드 플레이트의 효과에 의해, 오프셋 드레인 영역(3)을 고농도화시킬 수 있으므로, 내압과 단위 면적당 온저항의 트레이드 오프를 개선할 수 있다. 또한, 실시의 형태 8에 따르면, 제조 공정 수를 대폭으로 증대시키지 않고, 700V의 고내압을 갖는 반도체 장치를 얻을 수 있다. 또한, 실시의 형태 8에 따르면, 트렌치(2) 상에서의 소오스 전극(12)과 드레인 전극(13) 사이의 거리가 5㎛로 좁혀지기 때문에, 몰드 수지(15) 중의 이온이 N-오프셋 드레인 영역(3)에 미치는 영향을 차단할 수 있다.
한편, 도 11에 도시하는 바와 같이, 반도체 기판(1)의 비저항을 100Ωcm 정도로 하고, 트렌치(2)의 폭 및 깊이를 각각 10㎛ 및 25㎛로 하며, 트렌치(2)의 측면과 기판 표면이 이루는 각도를 90°로 하며, 도전체(21)를, 트렌치(2)의 소오스 측의 측면, 드레인 측의 측면 및 바닥면으로부터 각각 2㎛, 7㎛ 및 15㎛ 떨어뜨린다. 또한, N-오프셋 드레인 영역(3)의 표면 농도를 5×1015∼5×1016cm-3으로 하며, N-오프셋 드레인 영역(3)의 깊이를 6㎛ 정도로 한다. 또한, 게이트 전극(10), 소오스 전극(12) 및 드레인 전극(13)의, 트렌치(2) 위로 신장된 양을 각각 1㎛, 5㎛및 4㎛로 한다. 이 경우의 반도체 장치의 내압은 700V 정도이다. 따라서, 이러한 치수로 함으로써, 내압 700V를 유지하면서, 디바이스 피치가 30㎛ 정도가 되기 때문에, 단위 면적당 온저항이 종래의 1/3 정도로 개선된다.
실시의 형태 9.
도 12는, 본 발명의 실시의 형태 9에 따른 반도체 장치의 요부를 도시하는 종단면도이다. 실시의 형태 9는, 트렌치(2)의 드레인 측의 측면과, 이것과 인접하는 다른 트렌치(2)의 드레인 측의 측면 사이에는 N-오프셋 드레인 영역(3)만이 존재하는 구성으로 한 것이다. 이에 반해, 실시의 형태 8에서는, 트렌치(2)의 드레인 측의 측면과, 이것과 인접하는 다른 트렌치(2)의 드레인 측의 측면 사이에는 N-오프셋 드레인 영역(3) 이외에, 반도체 기판(1)이 존재한다.
실시의 형태 9에 있어서 일례로서 수치를 예로 들면, 트렌치(2)의 폭 및 깊이는 각각 10㎛ 및 25㎛이고, 트렌치(2)의 측면과 기판 표면이 이루는 각도는 90°이며, 도전체(21)는, 트렌치(2)의 소오스 측의 측면, 드레인 측의 측면 및 바닥면으로부터 각각 2㎛, 7㎛ 및 10㎛ 떨어져 있다. 또한, 게이트 전극(10), 소오스 전극(12) 및 드레인 전극(13)의, 트렌치(2) 위로 신장된 양은 각각 1㎛, 5㎛ 및 4㎛이다. 실시의 형태 9의 그 밖의 구성은 실시의 형태 8과 동일하기 때문에, 실시의 형태 8과 동일한 구성에 대해서는 같은 부호를 붙이고 설명은 생략한다.
상술한 실시의 형태 9에 따르면, 실시의 형태 8과 동일한 효과 이외에도, 다음과 같은 효과를 얻을 수 있다. 즉, 도 12에 도시하는 바와 같이, 복수개의 디바이스가 소오스로부터 드레인의 디바이스 피치가 대칭형을 이루도록 형성되었을 경우에, N-오프셋 드레인 영역(3)의, N+드레인 영역(8)의 하측 부분은 인접하는 2개의 트렌치(2, 2)에 의해 좁아진 구성이 되며, 또한 필드 플레이트가 되는 도전체(21)가 소오스 전극(12)에 전기적으로 접속되어 있기 때문에, N-오프셋 드레인 영역(3)의, N+드레인 영역(8)의 하측 부분은 양측에서부터 공핍화되게 된다. 따라서, N-오프셋 드레인 영역(3)의, N+드레인 영역(8)의 하측 부분을 보다 고농도화시킬 수 있으므로, 온저항을 더욱 저감시킬 수 있다. 소오스 측에 대해서도 마찬가지로, 공핍층을 넓히는 방향이기 때문에, N-오프셋 드레인 영역(3)의 소오스 측 부분을 보다 고농도화시킬 수 있다.
실시의 형태 10.
도 13은, 본 발명의 실시의 형태 10에 따른 반도체 장치의 요부를 도시하는 종단면도이다. 실시의 형태 10은, 실시의 형태 8의 필드 플레이트가 되는 도전체(21) 대신에, 필드 플레이트로서 하단이 좁아지도록 측면이 경사진 형상의 도전체(121)를 설치한 것이다. 일례로서 수치를 예로 들면, 트렌치(2)의 폭 및 깊이는 모두 20㎛이고, 트렌치(2)의 측면과 기판 표면이 이루는 각도는 90°이다. 또한, 도전체(121)는, 그 상단에 있어서, 트렌치(2)의 소오스 측의 측면 및 드레인 측의 측면으로부터 각각 2㎛ 및 13㎛ 떨어져 있으며, 또한, 그 하단에 있어서, 트렌치(2)의 소오스 측의 측면으로부터 4㎛ 떨어져 있다. 더욱이, 도전체(121)는 트렌치(2)의 바닥면으로부터 10㎛ 떨어져 있다. 또한, 게이트 전극(10), 소오스 전극(12) 및 드레인 전극(13)의, 트렌치(2) 위로 신장된 양은 각각 2㎛, 10㎛ 및 5㎛이다. 실시의 형태 10의 그 밖의 구성은 실시의 형태 8과 동일하기 때문에, 실시의 형태 8과 동일한 구성에 대해서는 같은 부호를 붙이고 설명은 생략한다.
상술한 실시의 형태 10에 따르면, 실시의 형태 8과 동일한 효과 이외에도, 필드 플레이트가 되는 도전체(121)가, 그 하단을 향해서 좁아지는 형상을 이루고 있음으로써, N-오프셋 드레인 영역(3)의 소오스 측 단부의 전계를 완화시킬 수 있다는 효과를 얻을 수 있다.
실시의 형태 11.
도 14는, 본 발명의 실시의 형태 11에 따른 반도체 장치의 요부를 도시하는 종단면도이다. 실시의 형태 11은, 실시의 형태 8의 반도체 장치에 있어서, 트렌치(2)를 메우는 절연물(4) 내에 제 2 필드 플레이트가 되는 도전체(31)를 추가로 설치하고, 이 도전체(31)를 콘택트부(32)를 통해서 드레인 전극(13)에 전기적으로 접속시킨 것이다. 일례로서 수치를 예로 들면, 트렌치(2)의 폭 및 깊이는 모두 20㎛이고, 트렌치(2)의 측면과 기판 표면이 이루는 각도는 90°이다. 또한, 소오스 전극(12)에 전기적으로 접속된 도전체(21)는, 트렌치(2)의 소오스 측의 측면 및 바닥면으로부터 각각 4㎛ 및 10㎛ 떨어져 있다.
제 2 필드 플레이트가 되는 도전체(31)는 트렌치(2)의, 드레인 측의 측면 및 바닥면으로부터 각각 4㎛ 및 10㎛ 떨어져 있다. 그리고, 도전체(21)와 다른 한쪽의 도전체(31) 사이의 거리는 10㎛이다. 또한, 게이트 전극(10), 소오스 전극(12) 및 드레인 전극(13)의, 트렌치(2) 위로 신장된 양은 각각 2㎛, 10㎛ 및 5㎛이다. 실시의 형태 11의 그 밖의 구성은 실시의 형태 8과 동일하기 때문에, 실시의 형태 8과 동일한 구성에 대해서는 같은 부호를 붙이고 설명은 생략한다.
상술한 실시의 형태 11에 따르면, 실시의 형태 8과 동일한 효과 이외에도, 제 2 필드 플레이트(도전체(31))가, 드레인 전극(13)에 전기적으로 접속되어 있기 때문에, N+드레인 영역(8)의 단부의 전계를 완화시킬 수 있다는 효과를 얻을 수 있다.
실시의 형태 12.
도 15는, 본 발명의 실시의 형태 12에 따른 반도체 장치의 요부를 도시하는 종단면도이다. 실시의 형태 12는, 실시의 형태 8의 반도체 장치에 있어서, 트렌치(2)를 메우는 절연물(4) 내에 또 다른 필드 플레이트가 되는 도전체(23)를 설치하고, 이 도전체(23)를 콘택트부(24)를 통해서 소오스 전극(12)에 전기적으로 접속시킨 것이다. 즉, 실시의 형태 12에서는, 소오스 전극(12)에 복수개, 예를 들면 2개의 필드 플레이트가 되는 도전체(21, 23)를 전기적으로 접속시킨 구성으로 되어 있다. 그리고, 2개의 도전체(21, 23) 중에서, 보다 소오스 측에 위치하는 도전체(21) 쪽이, 다른 한쪽의 도전체(23)보다 트렌치(2)의 바닥면으로부터 떨어져 있다. 일례로서 수치를 예로 들면, 트렌치(2)의 폭 및 깊이는 모두 20㎛이고, 트렌치(2)의 측면과 기판 표면이 이루는 각도는 90°이다.
또한, 2개의 도전체(21, 23) 중에서 보다 소오스 측에 위치하는 도전체(21)는, 트렌치(2)의 소오스 측의 측면 및 바닥면으로부터 각각 1㎛ 및 15㎛ 떨어져 있다. 이 도전체(21)보다 트렌치(2)의 중앙 근처에 있는 도전체(23)는, 트렌치(2)의 드레인 측의 측면 및 바닥면으로부터 각각 16㎛ 및 8㎛ 떨어져 있다. 또한, 게이트 전극(10), 소오스 전극(12) 및 드레인 전극(13)의, 트렌치(2) 위로 신장된 양은 각각 1㎛, 10㎛ 및 5㎛이다. 실시의 형태 12의 그 밖의 구성은 실시의 형태 8과 동일하기 때문에, 실시의 형태 8과 동일한 구성에 대해서는 같은 부호를 붙이고 설명은 생략한다.
상술한 실시의 형태 12에 따르면, 실시의 형태 8과 동일한 효과 이외에도, 소오스 전극(12)에 2개의 도전체(21, 23)가 전기적으로 접속된 2단 필드 플레이트 구성이 되기 때문에, 첫 번째 단의 필드 플레이트(도전체(21))를 트렌치(2)의, 소오스 측의 측면에 더 가까이 댈 수 있으므로, 소오스 측의 전계 및 드레인 측의 전계 양쪽 모두를 효과적으로 완화시킬 수 있다.
실시의 형태 13.
도 16은, 본 발명의 실시의 형태 13에 따른 반도체 장치의 요부를 도시하는 종단면도이다. 실시의 형태 13은, 실시의 형태 8의 도전체(21) 및 콘택트부(22)를 없애고, 트렌치(2)를 메우는 절연물(4) 내에 필드 플레이트가 되는 도전체(221)를 설치하고, 이 도전체(221)를 게이트 전극(10)에 전기적으로 접속시킨 것이다. 일례로서 수치를 예로 들면, 트렌치(2)의 폭 및 깊이는 모두 20㎛이고, 트렌치(2)의 측면과 기판 표면이 이루는 각도는 90°이다. 또한, 도전체(221)는, 트렌치(2)의소오스 측의 측면, 드레인 측의 측면 및 바닥면으로부터 각각 4㎛, 15㎛ 및 10㎛ 떨어져 있다. 또한, 게이트 전극(10), 소오스 전극(12) 및 드레인 전극(13)의, 트렌치(2) 위로 신장된 양은 각각 2㎛, 10㎛ 및 5㎛이다.
실시의 형태 13의 그 밖의 구성은 실시의 형태 8과 동일하기 때문에, 실시의 형태 8과 동일한 구성에 대해서는 같은 부호를 붙이고 설명은 생략한다. 실시의 형태 13의 반도체 장치를 제조하는 데 있어서는, 게이트 전극(10)을 형성하기 위해 폴리실리콘을 적층시킬 때에, 그 폴리실리콘을, 트렌치(2) 내의 절연물(4)에 형성한 트렌치 내부에도 퇴적시키고, 그에 따라 도전체(221)를 게이트 전극(10)과 동시에 형성하면 된다.
상술한 실시의 형태 13에 따르면, 실시의 형태 8과 동일한 효과 이외에도, 폴리실리콘으로 이루어진 도전체(221)가 게이트 전극(10)과 동시에 형성되기 때문에, 게이트 전극(10)의 형성 공정 이외에, 도전체(221)를 형성하는 공정을 추가할 필요가 없으므로, 공정을 간략화시킬 수 있다는 효과를 얻을 수 있다.
이상에 있어서 본 발명은, 상술한 각 실시의 형태에 한정되지 않고, 다양하게 변경할 수 있다. 또한, 실시의 형태 1 내지 실시의 형태 7과 실시의 형태 8 내지 실시의 형태 13을 임의로 조합시킬 수 있다. 또한, 실시의 형태 1 내지 실시의 형태 7에 있어서, 트렌치 측면과 기판 표면이 이루는 각도는 60°, 75° 또는 90°에 한정되지 않고, 30°∼90°의 각도이면 된다.
본 발명에 따르면, 소오스 전극 및 드레인 전극이 필드 플레이트로서의 기능을 갖기 때문에, 벌크 내부의 전계가 완화되고, 고내압화가 실현되는 동시에, 이 필드 플레이트의 효과에 의해, 오프셋 드레인 영역을 고농도화시킬 수 있기 때문에, 내압과 단위 면적당 온저항의 트레이드 오프가 개선된다. 또한, 트렌치 상방에 있어서의 소오스 전극과 드레인 전극 사이의 거리가 좁혀지기 때문에, 몰드 수지 중의 이온의 영향을 차단할 수 있다. 또한, 종래의 가로형 DMOSFET의 제조 공정에, 트렌치의 형성 공정 및 트렌치를 매우는 절연물의 충전 공정을 추가하기만 하면 되기 때문에, 제조 공정 수를 대폭으로 증대시키지 않고, 200V 이상의 내압을 지닌 가로형 고내압 트렌치 MOSFET을 구성하는 반도체 장치를 얻을 수 있다.
다른 발명에 따르면, 트렌치 내부에 절연물을 통해서 필드 플레이트가 되는 도전체가 설치되어 있기 때문에, 오프 내압이 향상된다. 또한, 필드 플레이트가 있음으로써, 오프셋 드레인 영역을 고농도화시킬 수 있기 때문에, 내압과 단위 면적당 온저항의 트레이드 오프가 개선된다. 또한, 종래의 가로형 DMOSFET의 제조 공정에, 트렌치의 형성 공정, 트렌치를 메우는 절연물의 충전 공정, 그 절연물에 트렌치를 형성하는 공정, 및 그 트렌치를 도전체로 메우는 공정을 추가하기만 하면 되기 때문에, 제조 공정 수를 대폭으로 증대시키지 않고, 200V 이상의 내압을 지닌 가로형 고내압 트렌치 MOSFET을 구성하는 반도체 장치를 얻을 수 있다.

Claims (27)

  1. 제 1 도전형의 반도체 기판의 표면 부분에 형성된 제 2 도전형의 소오스 영역과,
    상기 반도체 기판의, 상기 소오스 영역으로부터 떨어진 표면 부분에 형성된 제 2 도전형의 드레인 영역과,
    상기 반도체 기판의, 상기 소오스 영역과 드레인 영역 사이에, 상기 소오스 영역으로부터 떨어진 표면에서부터 형성된 트렌치와,
    상기 트렌치 내에 채워넣어진 절연물과,
    상기 트렌치의 측벽 및 바닥면에 상기 소오스 영역으로부터 떨어져서 형성된 드레인 드리프트 영역과,
    상기 반도체 기판의, 상기 소오스 영역과 상기 드레인 드리프트 영역 사이의 표면 상에 형성된 게이트 절연막과,
    상기 게이트 절연막 상에 형성되며, 또한 상기 트렌치의 일부 위에 신장된 게이트 전극과,
    상기 소오스 영역에 전기적으로 접속하는 소오스 전극과,
    상기 드레인 영역에 전기적으로 접속하는 드레인 전극을 구비하며,
    상기 트렌치의 측면은 상기 반도체 기판의 표면에 대해 30°∼90°의 각도를 이루고 있는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 소오스 전극 및 상기 드레인 전극은, 상기 트렌치 위에 신장되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    제 1 도전형의 베이스 영역이 상기 소오스 영역을 둘러싸도록 형성되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서,
    제 1 도전형의 에피택셜 성장층이 상기 드레인 드리프트 영역을 둘러싸도록 형성되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서,
    제 1 도전형의 웰 영역이 상기 드레인 드리프트 영역을 둘러싸도록 형성되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제 1 항에 있어서,
    제 1 도전형의 전계 완화층이, 상기 드레인 드리프트 영역과 상기 트렌치 내의 절연물과의 경계 부분에 설치되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제 1 도전형의 반도체 기판의 표면 부분에 형성된 제 2 도전형의 소오스 영역과,
    상기 반도체 기판의, 상기 소오스 영역으로부터 떨어진 표면 부분에 형성된 제 2 도전형의 드레인 영역과,
    상기 반도체 기판의, 상기 소오스 영역과 드레인 영역 사이에, 상기 소오스 영역으로부터 떨어진 표면에서부터 형성된 트렌치와,
    상기 트렌치 내에 채워넣어진 절연물과,
    상기 절연물 내에, 상기 트렌치의 측벽 및 바닥면으로부터 떨어져서 설치된 필드 플레이트가 되는 도전체와,
    상기 트렌치의 측벽 및 바닥면에 상기 소오스 영역으로부터 떨어져서 형성된 드레인 드리프트 영역과,
    상기 반도체 기판의, 상기 소오스 영역과 상기 드레인 드리프트 영역 사이의 표면 상에 형성된 게이트 절연막과,
    상기 게이트 절연막 상에 형성되며, 또한 상기 트렌치의 일부 위에 신장된 게이트 전극과,
    상기 소오스 영역에 전기적으로 접속하는 소오스 전극과,
    상기 드레인 영역에 전기적으로 접속하는 드레인 전극을 구비하는 것을 특징으로 하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 게이트 전극은 상기 트렌치의 일부 위에 신장되어 있는 것을 특징으로 하는 반도체 장치.
  9. 제 7 항에 있어서,
    상기 소오스 전극 및 상기 드레인 전극은, 상기 트렌치 위에 신장되어 있는 것을 특징으로 하는 반도체 장치.
  10. 제 7 항에 있어서,
    제 1 도전형의 베이스 영역이 상기 소오스 영역을 둘러싸도록 형성되어 있는 것을 특징으로 하는 반도체 장치.
  11. 제 7 항에 있어서,
    필드 플레이트가 되는 상기 도전체는, 상기 소오스 전극에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  12. 제 7 항에 있어서,
    필드 플레이트가 되는 상기 도전체는, 상기 게이트 전극에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  13. 제 7 항에 있어서,
    트렌치 내의 상기 절연물의, 필드 플레이트가 되는 상기 도전체로부터 상기 트렌치의 측면 및 바닥면까지의 두께는, 상기 트렌치의 소오스 측의 측면과의 사이의 두께와, 바닥면과의 사이의 두께와, 트렌치 측의 측면과의 사이의 두께의 순서로 두꺼워지는 것을 특징으로 하는 반도체 장치.
  14. 제 7 항에 있어서,
    트렌치 내의 상기 절연물의, 필드 플레이트가 되는 상기 도전체와, 상기 트렌치의 소오스 측의 측면 사이의 두께는, 상기 트렌치의 바닥면에 가까운 쪽이 두꺼운 것을 특징으로 하는 반도체 장치.
  15. 제 7 항에 있어서,
    트렌치 내의 상기 절연물 내에, 상기 트렌치의 측면과 바닥면, 및 필드 플레이트가 되는 상기 도전체로부터 떨어져 있고, 또한 필드 플레이트가 되는 상기 도전체보다 상기 드레인 측에 설치된 제 2 필드 플레이트가 되는 도전체를 더 구비하며, 제 2 필드 플레이트가 되는 상기 도전체는 상기 드레인 전극에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  16. 제 7 항에 있어서,
    트렌치 내의 상기 절연물 내에, 필드 플레이트가 되는 상기 도전체를 포함해 필드 플레이트가 되는 복수개의 도전체가, 상기 트렌치의 측면 및 바닥면으로부터떨어져 있고, 또한 서로 떨어져서 설치되어 있으며, 그러한 복수개의 도전체 중에서, 상기 트렌치 측면에 가까운 도전체 쪽이, 그것보다 상기 트렌치의 중심 근처에 설치된 도전체보다 트렌치 바닥면으로부터 떨어져 있는 것을 특징으로 하는 반도체 장치.
  17. 제 15 항에 있어서,
    트렌치 내의 상기 절연물 내에, 필드 플레이트가 되는 상기 도전체를 포함해 필드 플레이트가 되는 복수개의 도전체가, 상기 트렌치의 측면 및 바닥면으로부터 떨어져 있고, 또한 서로 떨어져서 설치되어 있으며, 그러한 복수개의 도전체 중에서, 상기 트렌치 측면에 가까운 도전체 쪽이, 그것보다 상기 트렌치의 중심 근처에 설치된 도전체보다 트렌치 바닥면으로부터 떨어져 있는 것을 특징으로 하는 반도체 장치.
  18. 제 7 항에 있어서,
    트렌치 내의 상기 절연물 내에 설치된 도전체는, 트렌치 내의 상기 절연물 내에 에칭에 의해 형성된 제 2 트렌치 내에, 도전성 물질이 퇴적되어 만들어진 것을 특징으로 하는 반도체 장치.
  19. 제 15 항에 있어서,
    트렌치 내의 상기 절연물 내에 설치된 도전체는, 트렌치 내의 상기 절연물내에 에칭에 의해 형성된 제 2 트렌치 내에, 도전성 물질이 퇴적되어 만들어진 것을 특징으로 하는 반도체 장치.
  20. 제 16 항에 있어서,
    트렌치 내의 상기 절연물 내에 설치된 도전체는, 트렌치 내의 상기 절연물 내에 에칭에 의해 형성된 제 2 트렌치 내에, 도전성 물질이 퇴적되어 만들어진 것을 특징으로 하는 반도체 장치.
  21. 제 17 항에 있어서,
    트렌치 내의 상기 절연물 내에 설치된 도전체는, 트렌치 내의 상기 절연물 내에 에칭에 의해 형성된 제 2 트렌치 내에, 도전성 물질이 퇴적되어 만들어진 것을 특징으로 하는 반도체 장치.
  22. 제 1 도전형의 반도체 기판의 표면 부분에 형성된 제 2 도전형의 소오스 영역과,
    상기 반도체 기판의, 상기 소오스 영역으로부터 떨어진 표면 부분에 형성된 제 2 도전형의 드레인 영역과,
    상기 반도체 기판의, 상기 소오스 영역과 드레인 영역 사이에, 상기 소오스 영역으로부터 떨어진 표면에서부터 형성된 트렌치와,
    상기 트렌치 내에 채워넣어진 절연물과,
    상기 절연물 내에, 상기 트렌치의 측벽 및 바닥면으로부터 떨어져서 설치된 필드 플레이트가 되는 도전체와,
    상기 트렌치의 측벽 및 바닥면에 상기 소오스 영역으로부터 떨어져서 형성된 드레인 드리프트 영역과,
    상기 반도체 기판의, 상기 소오스 영역과 상기 드레인 드리프트 영역 사이의 표면 상에 형성된 게이트 절연막과,
    상기 게이트 절연막 상에 형성되며, 또한 상기 트렌치의 일부 위에 신장된 게이트 전극과,
    상기 소오스 영역에 전기적으로 접속하는 소오스 전극과,
    상기 드레인 영역에 전기적으로 접속하는 드레인 전극을 구비하며,
    상기 트렌치의 측면은 상기 반도체 기판의 표면에 대해 30°∼90°의 각도를 이루고 있는 것을 특징으로 하는 반도체 장치.
  23. 제 22 항에 있어서,
    상기 게이트 전극은 상기 트렌치의 일부 위에 신장되어 있는 것을 특징으로 하는 반도체 장치.
  24. 제 22 항에 있어서,
    상기 소오스 전극 및 상기 드레인 전극은, 상기 트렌치 위에 신장되어 있는 것을 특징으로 하는 반도체 장치.
  25. 제 22 항에 있어서,
    필드 플레이트가 되는 상기 도전체는, 상기 소오스 전극에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  26. 제 22 항에 있어서,
    필드 플레이트가 되는 상기 도전체는, 상기 게이트 전극에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  27. 제 22 항에 있어서,
    트렌치 내의 상기 절연물 내에, 상기 트렌치의 측면과 바닥면, 및 필드 플레이트가 되는 상기 도전체로부터 떨어져 있고, 또한 필드 플레이트가 되는 상기 도전체보다 상기 드레인 측에 설치된 제 2 필드 플레이트가 되는 도전체를 더 구비하며, 제 2 필드 플레이트가 되는 상기 도전체는 상기 드레인 전극에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치.
KR1020020026012A 2001-05-11 2002-05-11 반도체 장치 KR100761179B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2001141051 2001-05-11
JPJP-P-2001-00141051 2001-05-11
JPJP-P-2001-00286517 2001-09-20
JP2001286517A JP4972842B2 (ja) 2001-05-11 2001-09-20 半導体装置

Publications (2)

Publication Number Publication Date
KR20020086302A true KR20020086302A (ko) 2002-11-18
KR100761179B1 KR100761179B1 (ko) 2007-09-21

Family

ID=26614941

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020026012A KR100761179B1 (ko) 2001-05-11 2002-05-11 반도체 장치

Country Status (4)

Country Link
US (1) US6861702B2 (ko)
JP (1) JP4972842B2 (ko)
KR (1) KR100761179B1 (ko)
DE (1) DE10220810B4 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019106554A (ja) * 2019-04-02 2019-06-27 ルネサスエレクトロニクス株式会社 半導体装置

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4972842B2 (ja) 2001-05-11 2012-07-11 富士電機株式会社 半導体装置
DE10221808B4 (de) * 2001-05-18 2010-01-07 Fuji Electric Co., Ltd., Kawasaki Verfahren zur Herstellung eines lateralen MOSFETs
US6787872B2 (en) * 2001-06-26 2004-09-07 International Rectifier Corporation Lateral conduction superjunction semiconductor device
DE10258443A1 (de) * 2001-12-18 2003-07-03 Fuji Electric Co Ltd Halbleiterbauelement
DE10345347A1 (de) * 2003-09-19 2005-04-14 Atmel Germany Gmbh Verfahren zur Herstellung eines DMOS-Transistors mit lateralem Driftregionen-Dotierstoffprofil
US20080036070A1 (en) * 2003-12-02 2008-02-14 Great Wall Semiconductor Corporation Bond Wireless Package
WO2005059957A2 (en) * 2003-12-12 2005-06-30 Great Wall Semiconductor Corporation Metal interconnect system and method for direct die attachment
JP2005303253A (ja) * 2004-03-18 2005-10-27 Fuji Electric Device Technology Co Ltd 半導体装置の製造方法
US7550783B2 (en) * 2004-05-11 2009-06-23 Cree, Inc. Wide bandgap HEMTs with source connected field plates
US7087959B2 (en) * 2004-08-18 2006-08-08 Agere Systems Inc. Metal-oxide-semiconductor device having an enhanced shielding structure
JP5087816B2 (ja) * 2004-12-15 2012-12-05 富士電機株式会社 半導体装置およびその製造方法
JP4984398B2 (ja) * 2005-02-04 2012-07-25 富士電機株式会社 半導体装置およびその製造方法
JP4910292B2 (ja) * 2005-02-09 2012-04-04 富士電機株式会社 半導体装置
DE102005008354B4 (de) * 2005-02-23 2007-12-27 Infineon Technologies Austria Ag Halbleiterbauteil sowie Verfahren zu dessen Herstellung
JP5070751B2 (ja) * 2006-01-31 2012-11-14 富士電機株式会社 半導体装置およびその製造方法
WO2007110832A2 (en) * 2006-03-28 2007-10-04 Nxp B.V. Trench-gate semiconductor device and method of fabrication thereof
JP4601603B2 (ja) 2006-12-27 2010-12-22 ルネサスエレクトロニクス株式会社 パワーｍｉｓｆｅｔ、半導体装置およびｄｃ／ｄｃコンバータ
WO2008130691A2 (en) * 2007-04-20 2008-10-30 Rensselaer Polytechnic Institute A high voltage (>100v) lateral trench power mosfet with low specific-on-resistance
US7608889B2 (en) * 2007-09-28 2009-10-27 Taiwan Semiconductor Manufacturing Co., Ltd. Lateral diffusion metal-oxide-semiconductor structure
US8067797B2 (en) * 2007-10-17 2011-11-29 International Rectifier Corporation Variable threshold trench IGBT with offset emitter contacts
US8008719B2 (en) * 2008-10-09 2011-08-30 Hvvi Semiconductors, Inc. Transistor structure having dual shield layers
JP5769915B2 (ja) * 2009-04-24 2015-08-26 ルネサスエレクトロニクス株式会社 半導体装置
JP5404550B2 (ja) 2010-07-29 2014-02-05 株式会社東芝 半導体装置の製造方法及び半導体装置
US9343538B2 (en) * 2011-05-13 2016-05-17 Richtek Technology Corporation High voltage device with additional isolation region under gate and manufacturing method thereof
JP2015008184A (ja) * 2013-06-25 2015-01-15 株式会社 日立パワーデバイス 半導体装置
US9985094B2 (en) * 2013-12-27 2018-05-29 Taiwan Semiconductor Manufacturing Company, Ltd. Super junction with an angled trench, transistor having the super junction and method of making the same
JP6279346B2 (ja) * 2014-02-27 2018-02-14 ルネサスエレクトロニクス株式会社 半導体装置
JP6509665B2 (ja) * 2015-07-23 2019-05-08 ルネサスエレクトロニクス株式会社 半導体装置
US11127822B2 (en) * 2016-02-26 2021-09-21 Fuji Electric Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
JP6707439B2 (ja) * 2016-11-21 2020-06-10 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
US10361298B2 (en) * 2017-11-27 2019-07-23 Sanken Electric Co., Ltd. Semiconductor device having improved trench and electrode structures
JP7040976B2 (ja) * 2018-03-29 2022-03-23 ラピスセミコンダクタ株式会社 半導体装置
WO2020137243A1 (ja) * 2018-12-26 2020-07-02 パナソニック・タワージャズセミコンダクター株式会社 半導体装置およびその製造方法
JP7270575B2 (ja) * 2020-04-15 2023-05-10 株式会社東芝 半導体装置

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61260676A (ja) 1985-05-15 1986-11-18 Nec Corp 絶縁ゲ−ト型半導体装置の製造方法
JPS6451662A (en) 1987-08-24 1989-02-27 Seiko Epson Corp Semiconductor device and its manufacture
JPH02180074A (ja) 1988-12-29 1990-07-12 Fujitsu Ltd オフセット型電界効果トランジスタ及び絶縁ゲート型バイポーラトランジスタ
US4954854A (en) 1989-05-22 1990-09-04 International Business Machines Corporation Cross-point lightly-doped drain-source trench transistor and fabrication process therefor
JPH0344076A (ja) 1989-07-12 1991-02-25 Oki Electric Ind Co Ltd 半導体装置の製造方法
JPH05299648A (ja) 1991-06-22 1993-11-12 Takehide Shirato Ｍｉｓ電界効果トランジスタ
JPH05110072A (ja) 1991-10-16 1993-04-30 Seiko Epson Corp 半導体装置の製造方法
JPH05190663A (ja) 1992-01-07 1993-07-30 Iwatsu Electric Co Ltd 半導体集積回路の製造方法
US5640034A (en) * 1992-05-18 1997-06-17 Texas Instruments Incorporated Top-drain trench based resurf DMOS transistor structure
JPH0653490A (ja) * 1992-07-30 1994-02-25 Nec Corp 半導体装置
US5539238A (en) * 1992-09-02 1996-07-23 Texas Instruments Incorporated Area efficient high voltage Mosfets with vertical resurf drift regions
JPH0897411A (ja) * 1994-09-21 1996-04-12 Fuji Electric Co Ltd 横型高耐圧トレンチｍｏｓｆｅｔおよびその製造方法
JPH0897441A (ja) * 1994-09-26 1996-04-12 Fuji Electric Co Ltd 炭化けい素ショットキーダイオードの製造方法
JPH09289305A (ja) * 1996-04-19 1997-11-04 Rohm Co Ltd 半導体装置
JP2850852B2 (ja) 1996-05-30 1999-01-27 日本電気株式会社 半導体装置
FR2770687A1 (fr) * 1997-11-04 1999-05-07 Motorola Semiconducteurs Dispositif a semiconducteur lateral et son procede de formation
KR100289049B1 (ko) * 1997-12-17 2001-10-24 정선종 이중필드판구조를갖는전력소자
JPH11238791A (ja) 1998-02-24 1999-08-31 Rohm Co Ltd 半導体集積回路装置の製造方法
JPH11354789A (ja) * 1998-06-12 1999-12-24 Nissan Motor Co Ltd 電界効果トランジスタ
JP2000150877A (ja) 1998-11-16 2000-05-30 Nec Corp 縦型ｍｏｓｆｅｔの製造方法
JP2001036071A (ja) 1999-07-16 2001-02-09 Toshiba Corp 半導体装置の製造方法
IT1320016B1 (it) 2000-04-04 2003-11-12 St Microelectronics Srl Procedimento per la fabbricazione di strutture di giunzione a saccheprofonde.
JP2001319968A (ja) 2000-05-10 2001-11-16 Nec Corp 半導体装置の製造方法
US6624016B2 (en) 2001-02-22 2003-09-23 Silicon-Based Technology Corporation Method of fabricating trench isolation structures with extended buffer spacers
JP4972842B2 (ja) 2001-05-11 2012-07-11 富士電機株式会社 半導体装置
DE10221808B4 (de) 2001-05-18 2010-01-07 Fuji Electric Co., Ltd., Kawasaki Verfahren zur Herstellung eines lateralen MOSFETs

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019106554A (ja) * 2019-04-02 2019-06-27 ルネサスエレクトロニクス株式会社 半導体装置

Also Published As

Publication number Publication date
JP2003031804A (ja) 2003-01-31
DE10220810A1 (de) 2002-11-14
US20030001202A1 (en) 2003-01-02
JP4972842B2 (ja) 2012-07-11
US6861702B2 (en) 2005-03-01
DE10220810B4 (de) 2009-09-10
KR100761179B1 (ko) 2007-09-21

Similar Documents

Publication Publication Date Title
KR100761179B1 (ko) 반도체 장치
US9450091B2 (en) Semiconductor device with enhanced mobility and method
EP1145326B1 (en) Cellular trench-gate field-effect transistors
KR101213068B1 (ko) 반도체장치 및 그의 제조방법
US7465986B2 (en) Power semiconductor device including insulated source electrodes inside trenches
US8080858B2 (en) Semiconductor component having a space saving edge structure
US6700141B2 (en) Semiconductor device
US8237195B2 (en) Power MOSFET having a strained channel in a semiconductor heterostructure on metal substrate
US5838042A (en) DMOS device structure, and related manufacturing process
US8445958B2 (en) Power semiconductor device with trench bottom polysilicon and fabrication method thereof
CN1468449A (zh) 内含沟道型肖特基整流器的沟道型dmos晶体管
US6787872B2 (en) Lateral conduction superjunction semiconductor device
US7494876B1 (en) Trench-gated MIS device having thick polysilicon insulation layer at trench bottom and method of fabricating the same
KR20090132533A (ko) 트렌치형 게이트 소자를 위한 두꺼운 저부 유전체의 구조 및 그 제조 방법
US20190198660A1 (en) Semiconductor device and its manufacturing method
KR101755718B1 (ko) 수평형 디모스 소자 및 그 제조 방법
US20230290815A1 (en) Trench-gate transistor device
CN113097311B (zh) 一种具有栅氧优化结构的功率半导体器件及制造方法
KR100761178B1 (ko) 반도체 디바이스
KR100401278B1 (ko) 보조전극을 가진 mos 전계효과 트랜지스터
CN109524473B (zh) 一种低功耗功率mosfet器件及制备方法
US20240170548A1 (en) Semiconductor device and method of manufacturing the same
CN212113722U (zh) 具有肖特基二极管的半导体器件
CN210325806U (zh) 一种具有jfet区布图设计的半导体器件
CN116417500A (zh) 一种四通道鳍型的垂直碳化硅器件及其制备方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Publication of correction
LAPS Lapse due to unpaid annual fee