CN1302557C - 场效应半导体装置 - Google Patents
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- CN1302557C CN1302557C CNB2003101045389A CN200310104538A CN1302557C CN 1302557 C CN1302557 C CN 1302557C CN B2003101045389 A CNB2003101045389 A CN B2003101045389A CN 200310104538 A CN200310104538 A CN 200310104538A CN 1302557 C CN1302557 C CN 1302557C
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 155
- 230000005669 field effect Effects 0.000 claims description 127
- 239000012212 insulator Substances 0.000 claims description 10
- 238000000465 moulding Methods 0.000 claims description 10
- 230000006378 damage Effects 0.000 abstract description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 34
- 229910052710 silicon Inorganic materials 0.000 description 33
- 239000010703 silicon Substances 0.000 description 33
- 239000000758 substrate Substances 0.000 description 25
- 238000004519 manufacturing process Methods 0.000 description 16
- 238000000034 method Methods 0.000 description 16
- 230000004888 barrier function Effects 0.000 description 12
- 230000003139 buffering effect Effects 0.000 description 11
- 230000008569 process Effects 0.000 description 11
- 238000009826 distribution Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 9
- 238000002955 isolation Methods 0.000 description 9
- 238000000206 photolithography Methods 0.000 description 8
- 244000309464 bull Species 0.000 description 7
- 238000005530 etching Methods 0.000 description 7
- 238000009413 insulation Methods 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 6
- 238000010438 heat treatment Methods 0.000 description 6
- 238000002347 injection Methods 0.000 description 6
- 239000007924 injection Substances 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 6
- 238000013461 design Methods 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 230000008901 benefit Effects 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 229910052757 nitrogen Inorganic materials 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 238000005259 measurement Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 101150064138 MAP1 gene Proteins 0.000 description 2
- 239000004411 aluminium Substances 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000001788 irregular Effects 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- 230000001105 regulatory effect Effects 0.000 description 2
- 238000005507 spraying Methods 0.000 description 2
- 101100400452 Caenorhabditis elegans map-2 gene Proteins 0.000 description 1
- 241001212149 Cathetus Species 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 239000012298 atmosphere Substances 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 229910052729 chemical element Inorganic materials 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000008602 contraction Effects 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- BZCGWAXQDLXLQM-UHFFFAOYSA-N phosphoryl trichloride Chemical compound ClP(Cl)(Cl)=O.ClP(Cl)(Cl)=O BZCGWAXQDLXLQM-UHFFFAOYSA-N 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000002787 reinforcement Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 210000003296 saliva Anatomy 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
- H01L29/0839—Cathode regions of thyristors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
- H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
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- Computer Hardware Design (AREA)
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- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
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Abstract
本发明提供一种场效应半导体装置，该装置能够通过有效利用其沟道宽度来同时获得低导通阻抗与不过大的短路电流以防止装置受到损坏。在场效应半导体装置中，设置于栅极(106)之间的半导体区具有包含N+发射极区(104)和P发射极区的条型图案结构。P发射极区由低浓度的P沟道(103)和高浓度的P+发射极区(100)组成。N+发射极(104)、P沟道区(103)和P+发射极区(100)与发射极(109)相接触。因此，沟道宽度(X)限制为正常运行状态下足够通过导通电流的宽度。即，在场效应半导体装置中，低导通阻抗与不过大的短路电流能够同时产生。
Description
技术领域
本发明涉及一种场效应半导体装置。更为特别地，它涉及不牺牲导通阻抗而减少短路电流的场效应半导体装置。
背景技术
通常利用场效应半导体装置作为电源(例如，在日本特许文献2002-100770号公报中公布的一个绝缘栅式双极晶体管)。这种类型的一些传统场效应半导体装置应用了针对减少导通阻抗的梯型发射极构造。图30和图31显示其中的一个范例。图31是图30中B-B部分的截面图。图30是图31中A-A部分的截面图。图30中C-C部分的截面图与图3基本相同，只是编号从“1**”变换为“9**”。这种场效应半导体装置是所谓的沟道-栅式。此场效应半导体装置的一般构造是在其半导体衬底(图31中的上部)的表面一侧设置发射极区和栅极而在相反一侧(图31和图3中的下部)设置集电极区。
更确切地说，在半导体衬底的表面一侧设置沟道结构的栅极906、P+发射极区900和N+发射极区904。栅极906与半导体衬底通过栅绝缘体905和隔层绝缘体907加以绝缘。发射极909设置在隔层绝缘体907上。发射极909与P+发射极区900和N+发射极区904都相互接触。P沟道区903位于这些发射极区下面。P沟道区903的底部要浅于栅极906的底部。
N漂移区902位于P沟道区903的下面。N漂移区902的大部分要深于栅极906的底部并且延伸到半导体衬底的几乎整个平面。P+集电极区901还设置在N漂移区902下面。集电极910与P+集电极区901的底部接触而成型。在此场效应半导体装置中，箭头Y所指示的区域是图30中沿垂直方向重复的部分。
在此场效应半导体装置中，如图30所示，栅极906和N+发射极区904交替设置于垂直条型图案内。P+发射极区900绝缘地设置同时被N+发射极区904所包围。因此，在图30中N+发射极区904设置成像一个梯型图案。此外，在图30中P+发射极区900的宽度要窄于发射极909与P+发射极区900和N+发射极区904接触部分的宽度908。在下文中将把宽度908称作“接触孔径908”。
在此场效应半导体装置中，通过施加电压给栅极906来对发射极909和集电极910之间的电流进行控制。即通过栅极906的电压使在朝向栅极906侧壁的P沟道区903表面附近的导电型式反向而形成一个电流通路。N+发射极区904是组成梯型图案的区域。因此，当电流反向时，P沟道区903的表面与任一包含P+发射极区900(图30中B-B部分，即图31中所示的一部分横截面)或不包含P+发射极区900(图30中C-C部分，即图3中所示的一部分横截面)的部分成为一个有效沟道。也就是说，沿垂直方向重复的整个部分Y(参照图30)是一个沟道宽度。因而获得了一个尽可能大的沟道宽度以至于减少导通阻抗。
但是，上述传统的场效应半导体装置存在以下问题。
第一个问题是短路电流过大。这种过大的短路电流是由以下途径所引起的：当在ON状态下发生短路时，从N+发射极区904穿过并沿着P沟道区903的N沟道向N漂移区902供给大量电子，从P+集电极区901向N漂移区902供给大量空穴。在这种情况下的短路电流要比正常运行状态下的导通电流大10倍。因此，半导体装置被加热并由于骤生过热而损坏。另一方面，从正常运行状态的观点来看，导通电流小于短路电流的1/10。这意味着在正常运行状态下实际上利用的只有1/10或更少量的能够从沟道供给的电子。其次，加宽的沟道宽度并没有达到有效的效果。因此，导通阻抗实际上并不很低。
第二个问题是在OFF状态下很可能发生闭锁现象。也就是说，由于N+发射极区904为梯型结构，P型区和发射极909的接触区域(即图30中P+发射极区900区域)很小。因此，用来使P沟道区903内的空穴逃逸到发射极909的逃逸通路较窄。所以，在切换到OFF状态后，特别地在关闭例如短路电流的大电流后，空穴很可能停留在P沟道区903中。这种现象与基极电流流入由N+发射极区904、P沟道区903和漂移区902组成的寄生双极晶体管的情形相同。因此，由N+发射极区904、P沟道区903、漂移区902和P+集电极区901组成的寄生NPNP闸流晶体管开始运作。结果发生闭锁现象。在发生闭锁现象的情况下不可能再对电流进行控制，由此装置受到破坏。
构建仅具有一个杂质浓度较高的P+发射极区的发射极以避免闭锁现象是可能的。但是，就这种发射极机构而言，P+发射极区的导电型式不能反向。因此会产生以下问题。首先，由于供给到N漂移区902的电子变得没有规则，所以装置中流动的电流很不稳定。这会导致在高电流区发生闭锁现象。此外，由于P+发射极区的杂质浓度较高，所以它的阻抗较低。另外，P+发射极区和发射极909的接触区域非常大。因此，N漂移区902内的空穴穿过P+发射极区逃逸到发射极909。这就使N漂移区902内的空穴缺乏而导致高导通阻抗。
发明内容
本发明是为解决上述问题而设计的。本发明的一个目的是提供一种场效应半导体装置，通过有效地利用其沟道宽度来同时获得低导通阻抗与不过大的短路电流以防止装置受到损坏。
为了解决传统上的问题，在此提供的场效应半导体装置包括：第一导电型半导体的沟道区；与沟道区接触并且是具有比沟道区更高的浓度的第一传导电型半导体的第一导电型发射极区；穿过沟道区并与沟道区及第一导电型发射极区绝缘的栅极；以及与沟道区和第一导电型发射极区接触的发射极。
在此场效应半导体装置中，沟道区和第一导电型发射极区都与发射极相接触。也就是说，发射极的部分接触区域被沟道区所占据。因此，第一导电型发射极区和发射极的接触区域比其中发射极的全部接触区域被第一导电型发射极区所占据的场效应半导体装置更加受到限制。这种接触区域的设计阻止沟道区内的第一导电型电子在ON状态下穿过第一导电型发射极区(低阻抗)与发射极的接触部分逃逸到发射极。因此，在ON状态下沟道区内的第一导电型电子的浓度保持得很高。所以导通阻抗较低。另一方面，整个第一导电区即第一导电型式发射极区和沟道区的部分接触区域受到保护。因此在切断后，特别地在例如短路电流的大电流切断后，第一导电型电子能够毫无问题地逃逸到发射极。
本发明的场效应半导体装置优选地还包括一个与栅极绝缘的第二导电型发射极区，第二导电型发射极区是一个第二导电型半导体，其中第二导电型发射极区与沟道区和发射极相接触，并且栅极朝向第二导电型发射极区、沟道区以及这些区域的一个接触部分。
在上述场效应半导体装置中，第二导电型发射极区和朝向栅极的沟道区的接触部分的宽度在ON状态下作为一个沟道部分而起作用。通过调节沟道部分的宽度，可以适当地调整短路电流值而使导通阻抗保持得较低。另外，第二导电型电子的传导线路由于沟道部分而得到保护。结果，在装置中不会出现第二导电型式电子的无规则变化。这也有助于减低导通阻抗并防止闭锁现象。
本发明的上述及其它目的和不同的特征从阅读以下结合附图的详述中可以更充分地显现。但是，要特别明白，附图仅是为了说明的目的而并不意谓对本发明的界限的确定。
附图说明
图1是显示针对第一实施例的场效应半导体装置的构造的平面截面图(A-A部分)；
图2是显示针对第一实施例的场效应半导体装置的构造的正视截面图(B-B部分)；
图3是显示针对第一实施例的场效应半导体装置的构造的正视截面图(C-C部分)；
图4是显示针对第一实施例与传统相比较的场效应半导体装置的短路电流的曲线图；
图5是显示针对第一实施例与传统相比较的场效应半导体装置中的集电极-发射极电压关系的曲线图；
图6是显示关于第一实施例的场效应半导体装置的图1中X/W与导通阻抗的关系的曲线图；
图7是显示针对第一实施例的场效应半导体装置的制造过程的正视截面图(1)；
图8是显示针对第一实施例的场效应半导体装置的制造过程的正视截面图(2)；
图9是显示针对第一实施例的场效应半导体装置的制造过程的正视截面图((3)，B-B部分)；
图10是显示针对第一实施例的场效应半导体装置的制造过程的正视截面图((3)，C-C部分)；
图11是显示针对第二实施例的场效应半导体装置的构造的平面截面图(A-A部分)；
图12是显示针对第二实施例的场效应半导体装置的构造的正视截面图(B-B部分)；
图13是显示针对第二实施例的场效应半导体装置的构造的正视截面图(D-D部分)；
图14是显示针对第三实施例的场效应半导体装置的构造的平面截面图(A-A部分)；
图15是显示针对第三实施例的场效应半导体装置的构造的正视截面图(C-C部分)；
图16是显示针对第三实施例的场效应半导体装置的构造的正视截面图(B-B部分)；
图17是显示针对第三实施例的场效应半导体装置的构造的正视截面图(E-E部分)；
图18是显示针对第三实施例的场效应半导体装置的构造的正视截面图(F-F部分)；
图19是显示针对第四实施例的场效应半导体装置的构造的平面截面图(A-A部分)；
图20是显示针对第四实施例的场效应半导体装置的构造的正视截面图(B-B部分)；
图21是显示针对第四实施例的场效应半导体装置的构造的正视截面图(C-C部分)；
图22是显示针对第四实施例的场效应半导体装置的构造的正视截面图(G-G部分)；
图23是显示针对第五实施例的场效应半导体装置的构造的平面截面图(A-A部分)；
图24是显示针对第五实施例的场效应半导体装置的构造的正视截面图(B-B部分)；
图25是显示针对第五实施例的场效应半导体装置的构造的正视截面图(E-E部分)；
图26是显示针对第五实施例的场效应半导体装置的构造的正视截面图(G-G部分)；
图27是显示针对第一变体的场效应半导体装置的构造的正视截面图(B-B部分)；
图28是显示针对第二变体的场效应半导体装置的构造的正视截面图(B-B部分)；
图29是显示针对第三变体的场效应半导体装置的构造的正视截面图(B-B部分)；
图30是显示传统场效应半导体装置的构造的平面截面图(A-A部分)；以及
图31是显示传统场效应半导体装置的构造的平面截面图(B-B部分)。
具体实施方式
以下将参照附图对本发明的实施例进行描述。
第一实施例
图1到图3显示针对第一实施例的场效应半导体装置的构造。图2显示图1中B-B部分的截面图。图3显示图1中C-C部分的截面图。图1显示图2和图3中A-A部分(在此说明中把这种水平线称为“表面”)的截面图。这种场效应半导体装置是所谓的绝缘栅式双极晶体管(IGBT)并且具有沟道式栅结构。这种场效应半导体装置一般构建为发射极区和栅极设置于半导体衬底的表面(图2和图3中的表面一侧)上并且集电极区等设置于衬底的其它表面(图2和图3中的底侧)上。在此说明中，半导体衬底被阐释为包括通过在作为起始衬底层的硅片上外延生长而形成的分层的全部单晶体硅层。
更确切地说，沟道结构的栅极106与P+发射极区100和N+发射极区104都设置于半导体衬底的水平表面上。栅极106通过栅绝缘体105和隔层绝缘体107与衬底绝缘。在P+发射极区100和N+发射极区104下设置有经由栅绝缘体105朝向栅极106的P沟道区103。P沟道区103的底部浅于栅极106的底部。在P+发射极区100和N+发射极区104以及栅极106上设置有发射极109。在图2(B-B部分)中发射极109与P+发射极区100和P沟道区103相接触。在图3(C-C部分)中，发射极109与N+发射极区104相接触。
N漂移区102成型于P沟道区103之下。大部分N漂移区102深于栅极106的底部并且扩展到几乎全部半导体衬底。另外在N漂移区102之下设置有P+集电极101。集电极110与P+集电极区101的底部接触而成型。在针对第一实施例的场效应半导体装置中，图1中箭头Y所指示的区域是图1中沿垂直方向重复的部分。
如图1中所示，在本实施例的场效应半导体装置中，栅极106设置于垂直条型图案内。N+发射极区104、P+发射极区100和P沟道区103设置于栅极106之间的一个宽带区中。在图1中沿垂直方向间断性地布置有N+发射极区104。在图1中每个N+发射极区104在左右两端都经由栅绝缘体105朝向栅极106。也就是说，每个N+发射极区104都成型于邻接的栅极106之间。
P+发射极区100设置在邻接的两个N+发射极104之间。在图1中每个P+发射极区100的上下两端都与N+发射极区104接触。但是，在图1中P+发射极区100并没有占据沿水平方向的两个邻接栅极106之间的全部区域。在图1中P+发射极区100的宽度要小于发射极109接触衬底之处的宽度108(下文中称为“接触孔径108”)。P沟道103占据了其余的衬底表面。也就是说，P+发射极区100和P沟道区103组成了P发射极区。因此，在本实施例的场效应半导体装置中，N+发射极区104和P型区(P+发射极区100和P沟道区103)交替并分开设置于两个邻接栅极106之间的区域内，在其上形成了一个垂直条型图案。
在本实施例的场效应半导体装置中，P沟道区103的受主浓度可低到可以通过给栅极106施加电压使导电型式反转为N型式的程度，同时可高到可以在OFF状态下避免发射极109和集电极110之间的电流通过的程度。P+发射极区100的受主浓度要高于P沟道区103两位数，所以导电型式不会通过给栅极106施加电压而反转。更优选地图3中沿水平方向的沟道区103的宽度d是2μm或更小。因此，从N+发射极区104所供给的电子能够更稳定地扩散到朝向栅极106的表面上。此外，宽度W，即图1中P发射极区的垂直方向的宽度(例如一个沟道宽度)，宽于宽度X，即N+发射极区104的垂直方向的宽度(例如一个邻接沟道之间的间隔)。为了更加精确，优选地X/W的比率在1/10和1/2之间。也就是说，倘若X/W的比率低于1/10，即倘若N+发射极区104太小，导通阻抗就会变高。正相反，倘若X/W超过1/2，短路电流就会变大，这是不可取的。X/W的最佳值是1/5左右。另外，更优选地N+发射极区104的宽度X是20μm或更小。也就是说，如果它太宽，就很可能发生闭锁现象。
在本实施例的场效应半导体装置中，通过施加电压给栅极106对发射极109和集电极110之间的电流进行控制。更确切地说，在P沟道区103的表面(朝向栅极106的各个侧壁的表面)周围的导电型式通过栅极106的电压而反向，由此形成电流通路。由于N+发射极区104设置在图1中的一个水平条型图案内，因此在本实施例的场效应半导体装置中并存有包含N+发射极区104的部分(图1中的C-C部分，即图3中所示的横截面图的区域)和不包含N+发射极区104的部分(图1中的B-B部分，即图2中所示的横截面图的区域)。在包含N+发射极区104的区域(图3中)中，P沟道区103存在于N+发射极区104下面。也就是说，N+发射极区104和P沟道区103在朝向栅极106的表面上相接触。因此，当P沟道区103表面的周围区域的导电型式反向时，这部分会是一个有效沟道。但是，在不包含N+发射极区104的部分(在图1中的B-B部分，即图2中所示的横截面图的区域)内，其沟道段的阻抗要高于包含N+发射极区104的部分的沟道段的阻抗。因此，有效沟道部分的宽度限定于图1中箭头X所指示的区域。此宽度小于整个沿垂直方向重复的部分Y。因此此实施例的沟道宽度比上述在先技术的沟道更加受到限制。
因此产生了以下效果。首先，短路电流不是非常大而导通阻抗较低。由于沟道宽度如上所述受到限制，短路电流不会变大。因此，即使一个负载发生短路，也不会产生大得足以破坏装置的电流流动。另一方面，以下是导通阻抗之所以低的原因。首先，要求有一个与图1中X区域的宽度相同的宽度来作为沟道宽度，以保障正常运行状态下的导通电流。换言之，传统的场效应半导体装置具有与沿垂直方向重复的整个Y部分一致的过宽的沟道宽度。因此，短路电流是正常导通电流的10倍大或者比此更大。正相反，在本实施例的场效应半导体装置中，沟道宽度缩小到一个本质最小值，由此避免了导通阻抗的升高并有意于抑制短路电流。
此外，在OFF状态下不太可能发生闭锁现象。更确切地说，由于N+发射极区104成型于条型图案而不是梯型图案内，所以P型区与发射极109的接触区域(即图1中P+发射区100和设置于P+发射区100左右两侧的P沟道区103的合并区域)较大。由于集电极110和发射极109之间的电压在OFF状态下变高，所以空穴可以从与发射极109接触的P沟道区103中逃逸到发射极109。因此，逃逸通道较宽。从而在切换到OFF状态后P沟道区103内过多的空穴立即逃逸到发射极109。也就是说，不会陷入像基极电流流入包括N+发射极区104、P沟道区103和N漂移区102的寄生双极晶体管内的情形。因此不太可能发生由包括N+发射极区104、P沟道区103、N漂移区102和P+集电极区101的寄生NPNP闸流晶体管开启而引起的闭锁现象。
此外，在本实施例的场效应半导体装置中，发射极不仅由P+发射区100而且由P+发射区100和N+发射极区104组成。因此，在ON状态下，N+发射极区104和N漂移区102穿过图3中在P沟道区103内成型的N沟道而相互接触。由于电子通路受到如此保护，所以在装置内不会出现电子的不规则变化。这也有助于减低导通阻抗并防止闭锁现象。另外，P+发射区100和发射极109的接触区域比发射极仅由P+发射区组成的情况要小。在ON状态下这种小的接触面阻止过量的空穴逃逸到发射极109中。这方面也有助于减低导通阻抗。
另一方面，像P+发射区100和P沟道区103的整个P型区，与发射极109的接触区域的一部分得到保护。因此，在切断后，特别地在切断大电流例如短路电流后，空穴能够毫无问题地逃逸到发射极109。因此，绝对不会陷入像基极电流流入包括N+发射极区104、P沟道103和N漂移102的寄生NPNP闸流晶体管的情形。因而也绝对不会出现包括N+发射极区104、P沟道区103、N漂移区102和P+集电极区101的寄生NPNP闸流晶体管开启的情形。这方面也有助于减低导通阻抗并防止闭锁现象。
图4到图6显示经发明者观测和度量得到的本实施例的场效应半导体装置的各种特性。图4显示此实施例与在先技术相比较的短路电流的测量结果。从图4中可以明显看出此实施例的短路电流仅是在先技术的大约一半。图5显示此实施例与在先技术相比较的集电极-发射极电流和集电极-发射极电压的测量结果。从图5中可以明显看出在它们之间没有大的区别。从此测量结果也显然可见此实施例的导通阻抗总体上与在先技术一样低。图6显示通过不同地改变本实施例的场效应半导体装置的X/W值而得到的导通阻抗与X/W值的关系。从图6中可以明显看出如果X/W值为1/10或更高，则导通阻抗的程度没有大的区别。
在此参照图7到图10来描述针对本实施例的场效应半导体装置的制造过程。为了制造针对本实施例的场效应半导体装置，假定一个P+硅片作为起始衬底。P+硅片相当于P+集电极区101。N型硅层通过外延生长形成于硅片表面上。此N型硅层相当于N漂移区102。或者作为选择，N型硅层可以是一个起始衬底。如果是那样的话，N型硅片就相当于N漂移区102。P+集电极区101可以通过从N型硅片的底部一侧增加P型杂质或通过在N型硅片的底部一侧的表面上形成P型硅层来形成。
其次，通过高热氧化在N型硅片上形成厚度大约为700nm的热氧化膜。热氧化膜的图案结构通过影印石版术和刻蚀法而形成。因此，热氧化膜存留在硅片的框架部分。结果，N型硅层产生之处有一个孔径形成在所构建装置上的一个部分的整体上。接着，再在N型硅层上形成热氧化膜107b。加热温度是900℃而膜的厚度是400nm。
通过影印石版术在热氧化膜107b上形成一个抗蚀图形。其上所形成的抗蚀图形是选取一部分来作为P沟道区103的开口的图形。这种抗蚀图形起一个掩模的作用，通过加速电压为60kV的离子注入来把硼注射到其上。注入量是4.7×1013cm-2。之后，在氮保护气氛下，用1150℃的热处理使硼完成扩散。从而形成一个深度为5μm的P孔。P孔恰好相当于P沟道区103。通过CVD方式在热氧化膜107b上另外形成一个热氧化膜107C。
接着，通过影印石版术在热氧化膜上形成一个抗蚀图形。其上所形成的抗蚀图形是选取其中的部分来作为栅极106的开口的图形。使用此抗蚀图形作为掩模来通过RIE方式清除热氧化膜107c和107b。由此，残存的热氧化膜107c和107b作为掩模用于硅刻蚀。通过RIE方式对此氧化膜掩模加以硅刻蚀。从而形成一个深度为6μm的沟道。再在所形成的沟道侧壁上以CDE方式加以刻蚀。之后，用1100℃的热处理在沟道表面上形成热氧化膜，然后清除该氧化膜。因此，沟道侧壁上的缺陷被清除。在此之后，用1100℃的热处理在沟道表面上形成100nm厚的热氧化膜。此热氧化膜相当于栅绝缘体105。图7显示到目前为止的制造的横截面图。
其次，通过CVD方式形成800nm厚的多晶硅膜。接着，在磷酰氯气氛下加以950℃的热处理。由此，磷扩散混合到多晶硅膜中。然后，通过影印石版术和刻蚀法除去过多的多晶硅及残余氧化膜掩模。再把高于沟道口水平面的部分的多晶硅清除掉。但是，要把作为栅极106的配线(参见图17等中的“311”，在下文中把此配线称为“栅配线”)的多晶硅部分留下。从而形成沟道结构的栅极106及其配线。其次，在950℃的热处理之下热氧化膜107d形成于P沟道区103和栅极106的表面上。热氧化膜107d的厚度是30nm。图8显示到目前为止的制造的横截面图(一直到此阶段，B-B部分的横截面图与C-C部分是同样的)。
接下来，通过影印石版术在热氧化膜107d上形成一个抗蚀图形。在其所形成的抗蚀图形是选取一部分来作为P+发射极区100的开口的图形。此抗蚀图形作为一个掩模通过70kV加速电压的离子注入来把硼注射到其上。注入量为4×1015cm-2。在除掉上一个抗蚀图形后，通过影印石版术在热氧化膜上形成一个新的抗蚀图形。在其上所形成的新抗蚀图形是选取一部分来作为N+发射极区104的开口的图形。此抗蚀图形作为一个掩模通过120kV加速电压的离子注入将磷注射到其上。之后，在最后的热氧化膜上形成一个厚度为1.5μm的BPSG膜。此BPSG膜相当于隔层绝缘体107。之后，在氮气氛下进行950℃的热处理。由此，使隔层绝缘体107变平并且由于离子注入化学元素的导热而形成P+发射极区100和N+发射极区104。图9和图10分别显示到目前为止的制造的B-B部分和C-C部分的横截面图。
其次，通过影印石版术和刻蚀法完成隔层绝缘体107的图案结构。因此除去相当于接触开口108的部分以及栅极106与栅配线接触的部分的隔层绝缘体107。从而P+发射极区100、P沟道区103和接触开口108处的N+发射极区104显现出来。此外，栅极106的接触部分也显现了出来。接下来，在从开口和剩余隔层绝缘体107中显现出来的部分上形成一个主要由钛构成的金属阻挡层，并且通过喷镀方式在金属阻挡层上堆积一个铝层。之后，通过影印石版术和刻蚀法(湿刻蚀法和RIE)完成金属阻挡层与铝层的图案结构。从而形成发射极109。另外，同样形成栅配线的上层配线。接着，通过喷镀方式在P+集电极区101的底面上形成集电极110。从而最终完成本实施例的场效应半导体装置。
如果把N型硅片作为起始衬底，那么可以首先形成发射极侧面的构造(栅极106、P+发射极区100、发射极109等)，然后再形成P+集电极区101。
第二实施例
图11到图13显示针对第二实施例的场效应半导体装置的构造。图12显示图11中B-B部分的截面图。图13显示图11中D-D部分的截面图。图11显示图12与图13中A-A部分的截面图。此外，图11中C-C部分的截面图与图3大致相同，只是编号从“1**”变化到了“2**”。在下文中，当在此实施例中提到图3时应将编号理解为是一样的。本实施例的场效应半导体装置与第一实施例同属于沟道-栅式。此外，除了发射极部分的构造，它的其它构造与第一实施例都相同。另外，其发射极部分内的N+发射极区204也与第一实施例相同。在其发射极部分只有P发射极区的构造与第一实施例不同。
以下将描述本实施例的场效应半导体装置内的P发射极区的构造。如图11中所示，P+发射极区200设置成平行于N+发射极204。因此，P+发射极区200不与N+发射极区204接触。与图11中N+发射极204的左右两端相似，图11中P+发射极区200的左右两端经由栅绝缘体205朝向栅极206。也就是说，P+发射极区200向邻接栅极206延伸而成型。但是，P+发射极区200并没有占据图11中沿垂直方向的两个邻接N+发射极区204之间的全部区域。P沟道203占据了剩余区域内的半导体衬底的表面。也就是说，P发射极区由P+发射极区200和P沟道区203组成。同样在本实施例的场效应半导体装置中，N+发射极区204和P型区(P+发射极区200和P沟道区203)交替并分开设置于两个邻接栅极206之间的区域而在其上形成一个垂直条型图案。此外，P沟道区203、P+发射极区200和N+发射极区204都与发射极209接触。
在本实施例的场效应半导体装置中，以下三个内容都与第一实施例类似：P沟道区203和P+发射极区200的受主浓度；X/W的比率(在图11中W和X是P发射极区和N+发射极204的垂直方向宽度)；以及N+发射极区204的宽度X。
除了形成P+发射极区200的掩模图案不同之外，本实施例的场效应半导体装置的制造过程与第一实施例相似。
同样在本实施例的场效应半导体装置中，发射极209与集电极210之间的电流是通过给栅极206施加电压来进行控制的。类似于第一实施例，与沿垂直方向重复的整个Y部分相比，沟道宽度受到限制。因此，显示出了例如降低导通阻抗、抑制短路电流、防止闭锁现象等效果。
此外还获得了以下特殊优点。首先，从设计观点上可以分别来调整导通阻抗和短路电流。也就是说，可以通过调节图11中的X/W比率来控制短路电流，而通过调节图11中的Z/W(在图11中Z是P+发射极区200内的垂直方向宽度)比率来控制导通阻抗。也就是说，在ON状态下P+发射极区200形成了一个空穴到发射极109的逃逸通路。因此，如果把宽度Z调到一个比较大的值，在ON状态下空穴浓度就会变低而导通阻抗变得比较高。正相反，如果把宽度Z调到一个比较小的值，在ON状态下空穴浓度就会变高而导通阻抗变得比较低。作为第二个优点，这种设计能够促进图11中半导体装置的水平尺寸减小。也就是说，由于P+发射极区200与N+发射极区204相互平行，所以沿水平方向的构造是简单的。也就是说，从栅极206到邻接栅极206方向的构造没有特别的变化。这种简单构造有助于更高的综合设计及降低成本。
第三实施例
图14到图18显示针对第三实施例的场效应半导体装置的构造。图15显示图14中C-C部分的截面图。图16显示图14中B-B部分的截面图。图17显示图14中E-E部分的截面图。图18显示图14中F-F部分的截面图。图14显示图15到图18中A-A部分的截面图。此实施例的场效应半导体装置与第一实施例及第二实施例同属于沟道-栅式。此外，除了发射极部分和接触开口308之外，它的其它构造与第一和第二实施例相同。
以下将描述本实施例的场效应半导体装置内的P发射极区的构造。如图14所示，N+发射极区304设置成如同一个正交于栅极306的水平条型图案。在这点上，第三实施例与第一和第二实施例相似。在图14中，由P+发射极区300和P沟道区303组成的P发射极区设置为邻接于每个N+发射极区304的顶部和底部。在每个P发射极区内，P+发射极区300被P沟道区303所包围。在图14中设置于每个N+发射极区304上下的P+发射极区300和P沟道区303相互连接在每个N+发射极区304下面，如图15和图18所示。此外，在图14中N漂移区302设置于两个邻接P发射极区之间。如图17中所示，在这个间隔区内没有设置N+发射极区304、P+发射极区300和P沟道区303中的任何一个。因此，N漂移区302到达A-A部分，即表面处。由此会明了，在本实施例的场效应半导体装置中，每个包括P发射极区和N+发射极区的发射极区都是间断形成的。
在本实施例的场效应半导体装置中，仅在N+发射极区304和P发射极区存在的部分上绝缘地设置接触开口308。也就是说，接触开口308分散设置于邻接栅极306之间而避开N漂移区302。在这点上，第三实施例不同于第一和第二实施例，它们中的接触开口108和208较长并设置成分别平行于栅极106和206。图14中的接触开口308大于P+发射极区300而小于P沟道区303。因此，发射极309与N+发射极区304、P+发射极区300和P沟道区303相接触。另外，在本实施的场效应半导体装置中，用来连接两个栅极306的栅配线311设置于图14中的E-E部分(图17和图18)。因此，可以对每个栅极306施用相等的电压操作。应该注意，在第一和第二实施例的场效应半导体装置中，栅配线处于附图所示的区域之外。
除了用来形成P沟道区303、P+发射极区300和接触开口308的掩模图案不同之外，本实施例的场效应半导体装置的制造过程与第一实施例相似。
同样在本实施例的场效应半导体装置中，发射极309和集电极310之间的电流是通过给栅极306施加电压来进行控制的。类似于第一和第二实施例，与沿垂直方向重复的整个Y部分相比，沟道宽度受到限制。因此，显示出例如降低导通阻抗、抑制短路电流、防止闭锁现象等效果。此外，由于发射极区是间断性地设置，所以P发射极区与发射极309的接触区域受到限制。因此，在ON状态下空穴到发射极309的逃逸通路减小。减小的逃逸通路有助于在ON状态下保持空穴浓度以及进一步降低导通阻抗。因此，沟道宽度X可以在不使导通阻抗升高的范围内加以缩小。这有助于进一步减弱短路电流、使装置中的电流一致以及防止装置损坏。
第四实施例
图19到图22显示针对第四实施例的场效应半导体装置的构造。图20显示图19中B-B部分的截面图。图21显示图19中C-C部分的截面图。图22显示图19至图21中G-G部分的截面图。图19显示图20到图22中A-A部分的截面图。此实施的场效应半导体装置与第一到第三实施例同属于沟道-栅式。此外，接触开口408内的发射极部分的构造与第一实施例相同并且其集电极部分的构造与第一至第三实施例都相同。
在本实施例的场效应半导体装置中，栅极406是绝缘地设置，在这点上本实施例不同于第一到第三实施例，前三个实施例中的栅极都是成直线设置。在本实施例的场效应半导体装置中，栅极通常以绝缘设置的栅极406来代替第一实施例中直线设置的栅极106，而且在第一到第三实施例中假定为栅极部分提供的全部剩余部分都用于P沟道区403。应该注意，如图20和图22所示，用来连接每个栅极406的栅配线411设置于图19中G-G部分上的隔层绝缘体407内。
在此实施例的场效应半导体装置中，X/W比率：宽度W，即图19中P发射极区的垂直方向宽度(也就是一个沟道宽度)；以及宽度X，即N+发射极区404的垂直方向宽度(也就是邻接沟道之间的间隔)；优选地在1/10和1/2之间。更确切地说，倘若X/W比率低于1/10，即倘若N+发射极区404太小，导通抗阻就会变高。正相反，倘若X/W比率超过1/2，短路电流就会变大，这是不可取的。X/W的最佳值是1/5左右。此外，优选地N+发射极区404的宽度X是20μm或更小。换言之，如果它太宽，就很可能发生闭锁现象。
除了用来形成栅极406的沟道-栅结构的掩模图案不同之外，本实施例的半导体装置与第一实施例相似。同样在此实施例中，发射极409与集电极410之间的电流是通过施加电压给栅极406来进行控制的。
在图19中每个栅极406通常都具有正方形的横截面。在图19中每个栅极406的边长几乎与N+发射极区404的宽度X相同。包围着栅极406的栅绝缘体405的外围被N+发射极区404和P沟道区403所占据。
同样在本实施例的场效应半导体装置中，发射极409与集电极410之间的电流是通过施加电压给栅极406来进行控制的。除了获得与第一实施例同样的效果之外，当其栅极406绝缘地设置时，本实施例的场效应半导体装置还获得了以下特殊效果。即，与第一实施例的方面比较，可以把栅区(图1、图19等中的栅极区)做得较小而不改变其沟道宽度X。因此能够获得一个优点，即栅电容小而切换速度高。此外，栅区较小这一点在制造的效率百分比及低成本产率方面是一个有利因素。在栅极的制造过程中，由于混合了杂质粒子等因而效率百分比与其它生产过程比较很可能降低。因此，栅区的收缩能够抑止效率百分比的降低。此外，由于除了朝向N+发射极区404的部分之外的其它部分无助于沟道的形成，所以不必要在这些部分上设置栅极406。
第五实施例
图23到图26显示针对第五实施例的场效应半导体装置的构造。图24显示图23中B-B部分的截面图。图25显示图23中E-E部分的截面图。图26显示图23到图25中G-G部分的截面图。图23显示图24到图26中A-A部分的截面图。另外，图23中的C-C部分的截面图与针对第四实施例的图21大致相同，只是其编号从“4**”变化到了“5**”。更进一步，图23中F-F部分的截面图与针对第三实施例的图18大致相同，只是其编号从“3**”变化到了“5**”。在下文中，当在此实施例中提到图18及图21时这些编号应理解为是同样的。
此实施例的场效应半导体装置与第一到第四实施例同属于沟道-栅式。此外，其在接触开口508处的发射极部分的构造与第三实施例相同。另外，其集电极部分的结构与第一到第四实施例相同。本实施例的场效应半导体装置与第三实施例的场效应半导体装置相等地应用以下构造：与第四实施例同样绝缘地设置的栅极506；供P沟道区503或N漂移区502利用的剩余部分。
因此，除了获得与第一实施例同样的效果外，本实施例的场效应半导体装置还获得以下效果：通过间断性地设置发射极区使导通阻抗降低(与第三实施例所获得的效果相同)；以及通过绝缘地设置栅极506使切换速度加强(与第四实施例所获得的效果相同)。
变体
至目前为止所述的第一到第五实施例都是本发明的场效应半导体装置的发射极一方(栅极、P+发射极区、发射极等)构造的不同变化。同样也存在如图27到图29所示的集电极一方构造的变化。
图27显示针对变化为穿通型的第一实施例的场效应半导体装置的一个变体。图27是相应于第一实施例的图2的横截面图。此场效应半导体装置具有在P+集电极区601和N漂移区602之间的N缓冲区612。N缓冲612的施主浓度高于N漂移区602。为了制造这种场效应半导体装置，使用P+硅片作为起始衬底。高浓度的N型硅层和低浓度的N型硅层通过外延生长依次形成于起始衬底的表面上。确切地说，晶片上的P+硅形成为P+集电极601，高浓度N型硅层形成为N缓冲区612以及低浓度N型硅层形成为N漂移区602。其后的制造过程与第一实施例相同。作为选择，低浓度N型硅片(N漂移区602)可以是起始衬底而N缓冲区612和P+集电极区601可以通过从衬底底面注入并扩散施主及受主来形成。
图28显示针对变化为集电极收缩型的第一实施例的场效应半导体装置的变体。图28是相应于第一实施例的图2的横截面图。在此场效应半导体装置中，P+集电极701不是形成于全部集电极710上而是形成于一部分集电极710上。在没有设置P+集电极区701处，N漂移区702和集电极710直接接触。为制造这种场效应半导体装置，使用N硅片作为起始衬底，并且受主从衬底的底面穿过掩模图案注入并扩散。更确切地说，使用N型硅片来作为N漂移区702，而使用注入受主的部分作为P+集电极区701。其后的制造过程与第一实施例相同。
图29显示集电极收缩型的另一变体。图29是相应于第一实施例的图2的横截面图。在此场效应半导体装置中，P+集电极区801不是形成于全部集电极810上而是形成于一部分集电极810上。N缓冲区812设置于P+集电极区801与N漂移区802之间。N缓冲区812的施主浓度高于N漂移区802。N缓冲区812与集电极810直接接触于没有P+集电极区801的部分。确切地说，此场效应半导体装置具有图27中穿通型和图28中集电极收缩型两种特征。为制造此场效应半导体装置，使用N型硅片作为起始衬底，并施主从衬底底面注入并扩散，由此形成高浓度的N型硅层。之后，受主从底面穿过掩模图案注入并扩散，由此部分地形成P型硅层。就是说，使用N型硅片作为N缓冲区812，高浓度N型硅层作为N缓冲区812，而P型硅层作为P+集电极区801。其后的制造过程与第一实施例相同。
不必说，如图27到图29所示的变化也可以应用于第二到第五实施例的场效应半导体装置中。
如上所述，这些场效应半导体装置的实施例和变体具有这样的构造，即栅极(106等)通过P沟道区(103等)。在这种构造中，发射极区由P发射极区和N+发射极区(104等)组成而其P发射极区由P+发射区(100等)和P沟道区(103等)组成。沟道宽度W，即朝向栅极(106等)的P沟道区(103等)的宽度，与邻接沟道之间的间隔X的比值，设置为1/10和1/2之间的范围。因此，在正常运行状态下导通阻抗是充分地低而短路电流不是非常的大。因此，即使短路电流流动也不会发生装置损坏。
此外，接触开口(108等)形成从而N+发射极区(104等)、P+发射区(100等)和P沟道区(103等)连接于发射极(109等)。因此，P+发射极区(100等)和发射极(109等)的接触区域受到限制而在ON状态下逃逸到发射极(109等)的空穴的数量也受到限制。此外，由于形成了一个沟道，所以不会在装置中出现电子的不规则变化。这些方面也有助于降低导通阻抗并防止闭锁现象。
另外，在第二实施例中，栅极206是直线地成型而N+发射极区204和P+发射极区200设置为正交于栅极206。由此，可以分别对导通阻抗和短路电流加以调整。第二实施例还具有另外一个优点，即能够容易地完成在附图中水平方向尺寸的缩小化。此外，在第三实施例中，N漂移区可以设置在没有间断性设置的P发射极区的部分上，由此P发射极区和发射极309的接触区域可以被限制而导通阻抗可以进一步降低。另外，在第四和第五实施例中，栅极406和506是绝缘地设置，从而可以缩小栅区而使沟道宽度X的特定长度受到保障。因此，可以实现高速运行以及生产率的增加。
上述实施例仅仅是为说明的目的而提供，本发明并不仅限于此。当然，在不背离本发明的主旨的前题下可以加以各种修改和变动。
例如，在N漂移区(102等)内的施主浓度可以不一致。分别在图27和图29示出的N缓冲区612和812就是其范例。更确切地说，在这些变化的N漂移区602和802中，接近P+集电极区601和801的区域内的施主浓度变得较高。这些就是N缓冲区612和812。此外，本发明不仅适用于IGBT而且也适用于其它类型的场效应半导体装置例如MOS控制闸流管等。半导体本身的材料不仅限于硅而可以使用其它材料像SiC、III-V化合物等。此外，绝缘体的材料不仅限于氧化膜而可以使用氮化膜或者复合膜。栅极(106等)的材料可以是P型半导体或金属。栅极的结构不仅限于沟道结构也可应用刨式和凹式。另外，P型和N型是可相互替换的。此外，对于第四和第五实施例，栅极(406、506)的平面形状不仅限于四边形而也有可能是圆形、椭圆形和其它多边形。
从以上描述可以明了，根据本发明，在此提供了一种场效应半导体装置，该装置能够通过有效利用其沟道宽度来同时获得低导通阻抗与不过大的短路电流以防止元件受到损坏。
Claims (20)
1.一种场效应半导体装置，包括：
第一导电型半导体的沟道区；
第一导电型发射极区，该第一导电型发射极区与沟道区接触并且是具有比沟道区更高浓度的第一导电型半导体；
穿过沟道区并与沟道区及第一导电型发射极区绝缘的栅极；
第二导电型发射极区，该第二导电型发射极区与栅极绝缘并与沟道区和第一导电型发射极区相接触，该第二导电型发射极区是第二导电型半导体；以及
与沟道区和第一导电型发射极区接触的发射极，
其特征在于，所述第二导电型发射极区和所述沟道区交替并分散地设置于水平表面上，并且有效沟道宽度小于栅极的整个宽度，其中有效沟道宽度是第二导电型发射极区和栅极在水平表面上相面对部分的宽度。
2.如权利要求1所述的场效应半导体装置，其特征在于，第二导电型发射极区与沟道区和发射极相接触，并且栅极朝向第二导电型发射极区、沟道区以及这些区域的一个接触部分。
3.如权利要求1所述的场效应半导体装置，其特征在于，栅极成直线地成型，并且沟道区分散形成于邻接栅极之间的水平表面上。
4.如权利要求2所述的场效应半导体装置，其特征在于，栅极成直线地成型，并且沟道区分散形成于邻接栅极之间的水平表面上。
5.如权利要求3所述的场效应半导体装置，其特征在于，第二导电型发射极区和沟道区在朝向栅极的一面相互接触之处的沟道部分的宽度小于邻接沟道部分之间的间隔。
6.如权利要求4所述的场效应半导体装置，其特征在于，第二导电型发射极区和沟道区在朝向栅极的一面相互接触之处的沟道部分的宽度小于邻接沟道部分之间的间隔。
7.如权利要求2所述的场效应半导体装置，其特征在于，栅极成直线地成型，第二导电型发射极区分散形成于邻接栅极之间，并且每个第二导电型发射极区朝向邻接的两个栅极。
8.如权利要求7所述的场效应半导体装置，其特征在于，第一导电型发射极区形成于邻接的两个第二导电型发射极区之间并且其宽度小于发射极的宽度。
9.如权利要求8所述的场效应半导体装置，其特征在于，在两个邻接第二导电型发射区之间的水平表面区域内，除了第一导电型发射极区之外的部分被沟道区所占据。
10.如权利要求7所述的场效应半导体装置，其特征在于，第一导电型发射极区分散形成于邻接栅极之间，并且每个第一导电型发射区朝向邻接的两个栅极。
11.如权利要求10所述的场效应半导体装置，其特征在于，相互邻接的第二导电型发射极区和第一导电型发射极区之间的水平表面区域被沟道区所占据。
12.如权利要求7所述的场效应半导体装置，还包括设置于沟道区下面的漂移区，该漂移区是第二导电型半导体，
由邻接的第二导电型发射极区与邻接的栅极所包围的水平表面区域的一部分被漂移区所占据。
13.如权利要求8所述的场效应半导体装置，还包括设置于沟道区下面的漂移区，该漂移区是第二导电型半导体，
由邻接的第二导电型发射极区与邻接的栅极所包围的水平表面区域的一部分被漂移区所占据。
14.如权利要求12所述的场效应半导体装置，其特征在于，发射极与沟道区、第一导电型发射极区和第二导电型发射极区相接触之处的多个接触开口避开漂移区而分散设置。
15.如权利要求13所述的场效应半导体装置，其特征在于，发射极与沟道区、第一导电型发射极区和第二导电型发射极区相接触之处的多个接触开口避开漂移区而分散设置。
16.如权利要求2所述的场效应半导体装置，其特征在于，
栅极是绝缘隔开地成型，
第二导电型发射极区设置于邻接的栅极之间，并且
围绕栅极的水平表面区域除了第二导电型发射极区所占据的部分外都被沟道区所占据。
17.如权利要求5所述的场效应半导体装置，其特征在于，
栅极是绝缘隔开地成型，
第二导电型发射极区设置于邻接的栅极之间，并且
围绕栅极的水平表面区域除了第二导电型发射极区所占据的部分外都被沟道区所占据。
18.如权利要求16所述的场效应半导体装置，其特征在于，第一导电型发射极区形成于邻接的两个第二导电型发射极区之间并且其宽度小于发射极的宽度。
19.如权利要求17所述的场效应半导体装置，其特征在于，第一导电型发射极区形成于邻接的两个第二导电型发射极区之间并且其宽度小于发射极的宽度。
20.如权利要求16所述的场效应半导体装置，还包括设置于沟道区下面的漂移区，该漂移区是第二导电型半导体，
由邻接的第二导电型发射极区与邻接的栅极所包围的水平表面区域的一部分被漂移区所占据，并且
发射极与沟道区、第一导电型发射极区和第二导电型发射极区相接触之处的多个接触开口避开漂移区而分散设置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP320222/2002 | 2002-11-01 | ||
| JP2002320222A JP4085781B2 (ja) | 2002-11-01 | 2002-11-01 | 電界効果型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1499645A CN1499645A (zh) | 2004-05-26 |
| CN1302557C true CN1302557C (zh) | 2007-02-28 |
Family
ID=32171299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2003101045389A Expired - Fee Related CN1302557C (zh) | 2002-11-01 | 2003-10-30 | 场效应半导体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6930353B2 (zh) |
| EP (1) | EP1422758B1 (zh) |
| JP (1) | JP4085781B2 (zh) |
| CN (1) | CN1302557C (zh) |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6351009B1 (en) * | 1999-03-01 | 2002-02-26 | Fairchild Semiconductor Corporation | MOS-gated device having a buried gate and process for forming same |
| JP4085781B2 (ja) * | 2002-11-01 | 2008-05-14 | トヨタ自動車株式会社 | 電界効果型半導体装置 |
| JP5261893B2 (ja) * | 2006-07-18 | 2013-08-14 | 富士電機株式会社 | トレンチ型絶縁ゲートバイポーラトランジスタ |
| JP4979309B2 (ja) * | 2006-08-29 | 2012-07-18 | 三菱電機株式会社 | 電力用半導体装置 |
| JP2008244466A (ja) * | 2007-02-27 | 2008-10-09 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JP5596278B2 (ja) * | 2007-07-10 | 2014-09-24 | 富士電機株式会社 | トレンチ型絶縁ゲートｍｏｓ半導体装置 |
| JP2009170629A (ja) * | 2008-01-16 | 2009-07-30 | Nec Electronics Corp | 半導体装置の製造方法 |
| US7974119B2 (en) | 2008-07-10 | 2011-07-05 | Seagate Technology Llc | Transmission gate-based spin-transfer torque memory unit |
| US9030867B2 (en) * | 2008-10-20 | 2015-05-12 | Seagate Technology Llc | Bipolar CMOS select device for resistive sense memory |
| US7936580B2 (en) | 2008-10-20 | 2011-05-03 | Seagate Technology Llc | MRAM diode array and access method |
| US7936583B2 (en) | 2008-10-30 | 2011-05-03 | Seagate Technology Llc | Variable resistive memory punchthrough access method |
| US7933136B2 (en) * | 2008-11-07 | 2011-04-26 | Seagate Technology Llc | Non-volatile memory cell with multiple resistive sense elements sharing a common switching device |
| US7825478B2 (en) | 2008-11-07 | 2010-11-02 | Seagate Technology Llc | Polarity dependent switch for resistive sense memory |
| US8178864B2 (en) | 2008-11-18 | 2012-05-15 | Seagate Technology Llc | Asymmetric barrier diode |
| US8203869B2 (en) | 2008-12-02 | 2012-06-19 | Seagate Technology Llc | Bit line charge accumulation sensing for resistive changing memory |
| JP5568904B2 (ja) * | 2009-06-26 | 2014-08-13 | 富士電機株式会社 | 半導体装置 |
| US8159856B2 (en) | 2009-07-07 | 2012-04-17 | Seagate Technology Llc | Bipolar select device for resistive sense memory |
| US8208285B2 (en) * | 2009-07-13 | 2012-06-26 | Seagate Technology Llc | Vertical non-volatile switch with punchthrough access and method of fabrication therefor |
| US8158964B2 (en) | 2009-07-13 | 2012-04-17 | Seagate Technology Llc | Schottky diode switch and memory units containing the same |
| CN101935873B (zh) * | 2010-09-10 | 2015-05-20 | 上海华虹宏力半导体制造有限公司 | 一种制备高电阻率硅晶片的方法 |
| US8648426B2 (en) | 2010-12-17 | 2014-02-11 | Seagate Technology Llc | Tunneling transistors |
| CN103022113B (zh) * | 2011-09-20 | 2016-04-13 | 上海华虹宏力半导体制造有限公司 | 一种绝缘栅双极晶体管结构及其制造方法 |
| JP2013084904A (ja) * | 2011-09-29 | 2013-05-09 | Toshiba Corp | 半導体装置 |
| DE112013006666B4 (de) * | 2013-02-13 | 2019-04-11 | Toyota Jidosha Kabushiki Kaisha | Halbleitereinrichtung |
| KR20150108291A (ko) * | 2014-03-17 | 2015-09-25 | 가부시끼가이샤 도시바 | 반도체 장치 |
| JP6885101B2 (ja) * | 2016-03-11 | 2021-06-09 | 富士電機株式会社 | 半導体装置 |
| JP6513168B2 (ja) * | 2017-11-29 | 2019-05-15 | 三菱電機株式会社 | 半導体装置 |
| CN109841674B (zh) * | 2017-11-29 | 2020-08-28 | 株洲中车时代电气股份有限公司 | 具有改进的发射极结构的沟槽栅igbt |
| JP6963982B2 (ja) * | 2017-12-07 | 2021-11-10 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| JP6971868B2 (ja) * | 2018-01-26 | 2021-11-24 | 三菱電機株式会社 | 半導体装置 |
| US11610987B2 (en) * | 2021-05-18 | 2023-03-21 | Pakal Technologies, Inc | NPNP layered MOS-gated trench device having lowered operating voltage |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08321603A (ja) * | 1995-05-24 | 1996-12-03 | Toyota Motor Corp | 電界効果型半導体装置およびその製造方法 |
| JP2002100770A (ja) * | 2000-09-22 | 2002-04-05 | Toshiba Corp | 絶縁ゲート型半導体装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4994871A (en) * | 1988-12-02 | 1991-02-19 | General Electric Company | Insulated gate bipolar transistor with improved latch-up current level and safe operating area |
| JP3260561B2 (ja) * | 1994-08-30 | 2002-02-25 | 三菱電機株式会社 | 絶縁ゲート型半導体装置 |
| JP3369388B2 (ja) * | 1996-01-30 | 2003-01-20 | 株式会社東芝 | 半導体装置 |
| KR100745557B1 (ko) * | 1999-02-17 | 2007-08-02 | 가부시키가이샤 히타치세이사쿠쇼 | Ｉｇｂｔ 및 전력변환 장치 |
| JP3647676B2 (ja) * | 1999-06-30 | 2005-05-18 | 株式会社東芝 | 半導体装置 |
| JP3293603B2 (ja) * | 1999-09-17 | 2002-06-17 | トヨタ自動車株式会社 | 電力用半導体装置 |
| JP4085781B2 (ja) * | 2002-11-01 | 2008-05-14 | トヨタ自動車株式会社 | 電界効果型半導体装置 |
-
2002
- 2002-11-01 JP JP2002320222A patent/JP4085781B2/ja not_active Expired - Fee Related
-
2003
- 2003-10-24 EP EP03024395.0A patent/EP1422758B1/en not_active Expired - Lifetime
- 2003-10-29 US US10/694,947 patent/US6930353B2/en not_active Expired - Lifetime
- 2003-10-30 CN CNB2003101045389A patent/CN1302557C/zh not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08321603A (ja) * | 1995-05-24 | 1996-12-03 | Toyota Motor Corp | 電界効果型半導体装置およびその製造方法 |
| JP2002100770A (ja) * | 2000-09-22 | 2002-04-05 | Toshiba Corp | 絶縁ゲート型半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1422758A2 (en) | 2004-05-26 |
| JP4085781B2 (ja) | 2008-05-14 |
| EP1422758A3 (en) | 2005-10-12 |
| US6930353B2 (en) | 2005-08-16 |
| EP1422758B1 (en) | 2018-05-16 |
| US20040084725A1 (en) | 2004-05-06 |
| CN1499645A (zh) | 2004-05-26 |
| JP2004158507A (ja) | 2004-06-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
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