JP6971868B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、特に、半導体基板から絶縁されたゲート電極を有するパワー半導体装置に関するものである。
世界中で広がる省エネルギー化の動きに後押しされて、電力変換装置の低消費電力化への期待は非常に大きい。電力変換装置の中で中心的な役割を果たすのがパワーデバイスである。現在、パワーデバイスの中でも絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：ＩＧＢＴ）が広く使用されている。特に、トレンチ型ＩＧＢＴは、チャネルを高密度に配置することによって、低いオン電圧（詳しくは後述する）を得やすい。よってトレンチ型ＩＧＢＴは消費電力の低減に好適である。トレンチゲート構造を有するＩＧＢＴの構成およびその動作の一例について、以下に説明する。
ＩＧＢＴの構成を得るために、ｐ＋シリコン基板と、その上面上に設けられたｎ−ドリフト層とを有するシリコンウエハが準備される。ｎ−ドリフト層の表層部にｐベース領域が形成され、またｐベース領域の表層部に選択的にｎ＋エミッタ領域が形成される。ｎ＋エミッタ領域の表面からｐベース領域を貫通してｎ−ドリフト層に達するトレンチがストライプ状に形成される。トレンチの内部には、ゲート酸化膜を介して、多結晶シリコンからなるゲート電極が充填される。ゲート電極の上部を覆うように層間絶縁膜が形成される。層間絶縁膜の上部には、シート状のエミッタ電極が、ｎ＋エミッタ領域およびｐベース領域に接触するように設けられる。またｐ＋シリコン基板の下面上にシート状のコレクタ電極が設けられる。
エミッタ電極の電位を基準として、コレクタ電極に、高い正電圧が印加される。ゲート電極の電圧が閾値よりも低いとき、ＩＧＢＴはオフ状態にある。ＩＧＢＴをオン状態とするためには、ゲート駆動回路からゲート抵抗を介して、閾値より高い電圧がゲート電極に印加される。これによりゲート電極には電荷が蓄積される。この蓄積によって、ｐベース領域のうち、ゲート酸化膜を介してゲート電極に対峙している部分の導電型がｎ型に反転する。その結果、ｐベース領域の一部にチャネル領域が形成される。これにより電子電流が、エミッタ電極から、ｎ＋エミッタ領域と、ｐベース領域のチャネル領域とを通って、ｎ−ドリフト層に注入される。注入された電子により、ｐ＋シリコン基板とｎ−ドリフト層との間が順バイアス状態とされて、コレクタ電極からの正孔の注入が生じ得る。これによりＩＧＢＴがオン状態となる。オン状態におけるエミッタ電極とコレクタ電極との間の電圧降下がオン電圧である。
ＩＧＢＴをオン状態からオフ状態とするには、エミッタ電極とゲート電極との間の電圧が閾値以下とされる。これによって、ゲート電極に蓄積されていた電荷はゲート抵抗を介してゲート駆動回路へ放電される。その際、ｐベース領域のうちｎ型に反転していた領域であるチャネル領域がｐ型に戻る。これによってチャネル領域が消失する。その結果、ｎ−ドリフト層への電子の供給が停止される。これにより正孔の注入も停止される。その後、ｎ−ドリフト層内に蓄積されていた電子および正孔のそれぞれがコレクタ電極およびエミッタ電極に吐きだされるか、またはこれらが互いに再結合することにより、電流が消滅する。すなわち、ＩＧＢＴがオフ状態になる。
前述のように、オン状態とオフ状態との間のスイッチングには、ゲート電極とエミッタ電極との間の容量の充放電が必要である。この容量が大きい場合には、スイッチング動作のための充放電に要する時間が増加し、その結果、ＩＧＢＴの電力損失が増加する。パワーデバイスの総損失は、オン電圧で決定される定常損失だけでなく、オン状態とオフ状態との間でのスイッチング損失をも含む。よって総損失を抑えるためには、定常損失だけでなくスイッチング損失も抑える必要があり、そのためには上記容量を低減することが重要である。
特開２００６−２１０５４７号公報（特許文献１）によれば、ストライプ状に設けられたトレンチを有するＩＧＢＴにおいて、トレンチ間で延びる半導体領域、すなわちメサ領域、の各々のｐベース領域が、平面視において、互いに分離された複数の部分に分割されている。そして、この分割されたｐベース領域にｎ＋エミッタ領域が設けられている。上記公報によれば、ゲート電極がエミッタ構造に面している領域が減ることからゲートとエミッタとの間の容量を低減することができる、と主張されている。
特開２００６−２１０５４７号公報
上記公報に記載の技術によれば、エミッタ構造が設けられる領域が減るため、定常損失増大につながるオン電圧増大という犠牲をともなう。もしも、この犠牲に比して容量低減の効果が十分に大きければ、定常損失の増大よりもスイッチング損失の低減の方が十分に大きいことにより、総損失を十分に低減することができる。しかしながら本発明者の検討によれば、上記公報に記載の技術では、ゲート電極のうちチャネル領域の形成に寄与しない部分に関連しての容量が十分に抑えられない結果として、スイッチング損失の低減の効果を十分に得ることができない。
本発明は以上のような課題を解決するためになされたものであり、その目的は、オン電圧の大きな増加を避けつつスイッチング損失を低減することによって総損失を低減することができる半導体装置を提供することである。
本発明の一の局面に従う半導体装置は、半導体基板と、絶縁膜と、ゲート電極と、第１の主電極と、第２の主電極とを含む。半導体基板は、複数のトレンチが設けられた第１の面と、第１の面と反対の第２の面とを有している。複数のトレンチの各々は開口を第１の面上に有している。開口は、長手方向に延在する１対の長辺と、１対の長辺をつなぐ１対の短辺とを有している。複数のトレンチは、長手方向と、長手方向に交差する交差方向とにおいて周期的に配置されている。半導体基板は、ドリフト層と、第１の領域と、第２の領域と、第３の領域とを含む。ドリフト層は第１の導電型を有している。第１の領域は、ドリフト層上に設けられており、第１の導電型と異なる第２の導電型を有しており、複数のトレンチによって貫通されている。第２の領域は、ドリフト層から離れて第１の領域上に設けられており、第１の導電型を有しており、ドリフト層が有する不純物濃度よりも高い不純物濃度を有しており、複数のトレンチの１対の長辺の端部から離れて１対の長辺に接している。第３の領域は、第１の領域上に設けられており、第２の導電型を有しており、第１の領域が有する不純物濃度よりも高い不純物濃度を有している。絶縁膜は複数のトレンチの内面を覆っている。複数のゲート電極は複数のトレンチのそれぞれの中に絶縁膜を介して設けられている。第１の主電極は、半導体基板の第１の面上に設けられており、ドリフト層から離れており、第２の領域および第３の領域に接している。第２の主電極は半導体基板の第２の面上に設けられている。複数のトレンチのうち長手方向において隣り合うものの間には、第２の導電型を有する半導体領域のみが配置されている。複数のゲート電極の各々は、長手方向に沿って３μｍ以上４μｍ以下の長さを有している。
本発明の他の局面に従う半導体装置は、半導体基板と、絶縁膜と、ゲート電極と、第１の主電極と、第２の主電極とを含む。半導体基板は、複数のトレンチが設けられた第１の面と、第１の面と反対の第２の面とを有している。複数のトレンチの各々は開口を第１の面上に有している。開口は、長手方向に延在する１対の長辺と、１対の長辺をつなぐ１対の短辺とを有している。複数のトレンチは、長手方向と、長手方向に交差する交差方向とにおいて周期的に配置されている。半導体基板は、ドリフト層と、第１の領域と、第２の領域と、第３の領域とを含む。ドリフト層は第１の導電型を有している。第１の領域は、ドリフト層の一部の上のみに設けられており、第１の導電型と異なる第２の導電型を有しており、複数のトレンチによって貫通されている。第２の領域は、ドリフト層から離れて第１の領域上に設けられており、第１の導電型を有しており、ドリフト層が有する不純物濃度よりも高い不純物濃度を有しており、複数のトレンチの１対の長辺に接している。第３の領域は、第１の領域上に設けられており、第２の導電型を有しており、第１の領域が有する不純物濃度よりも高い不純物濃度を有している。絶縁膜は複数のトレンチの内面を覆っている。複数のゲート電極は複数のトレンチのそれぞれの中に絶縁膜を介して設けられている。第１の主電極は、半導体基板の第１の面上に設けられており、ドリフト層から離れており、第２の領域および第３の領域に接している。第２の主電極は半導体基板の第２の面上に設けられている。第１の領域は、前記長手方向において複数の部分に分離されている。長手方向における第１の領域の長さが、第１の面と第２の面とが互いに対向する方向における第１の領域の長さよりも長い。
あるいは、本発明の他の局面に従う半導体装置は、半導体基板と、絶縁膜と、ゲート電極と、第１の主電極と、第２の主電極と、複数の接続電極とを含む。半導体基板は、複数のトレンチが設けられた第１の面と、第１の面と反対の第２の面とを有している。複数のトレンチの各々は開口を第１の面上に有している。開口は、長手方向に延在する１対の長辺と、１対の長辺をつなぐ１対の短辺とを有している。複数のトレンチは、長手方向と、長手方向に交差する交差方向とにおいて周期的に配置されている。半導体基板は、ドリフト層と、第１の領域と、第２の領域と、第３の領域とを含む。ドリフト層は第１の導電型を有している。第１の領域は、ドリフト層の一部の上のみに設けられており、第１の導電型と異なる第２の導電型を有しており、複数のトレンチによって貫通されている。第２の領域は、ドリフト層から離れて第１の領域上に設けられており、第１の導電型を有しており、ドリフト層が有する不純物濃度よりも高い不純物濃度を有しており、複数のトレンチの１対の長辺に接している。第３の領域は、第１の領域上に設けられており、第２の導電型を有しており、第１の領域が有する不純物濃度よりも高い不純物濃度を有している。絶縁膜は複数のトレンチの内面を覆っている。複数のゲート電極は複数のトレンチのそれぞれの中に絶縁膜を介して設けられている。第１の主電極は、半導体基板の第１の面上に設けられており、ドリフト層から離れており、第２の領域および第３の領域に接している。第２の主電極は半導体基板の第２の面上に設けられている。複数の接続電極は、複数のゲート電極のうち長手方向において隣り合うものの間を接続している。絶縁膜は、複数の接続電極と半導体基板との間を隔てる部分を有している。
本発明の一の局面によれば、複数のトレンチの各々は、長手方向において離散的に配置されている。これにより、そのような配置でない場合に比して、トレンチ内に設けられたゲート電極と、半導体基板とが対向する面積が減少する。よってゲート電極とエミッタ電極との間の容量を抑えることができる。また第２の領域は、複数のトレンチの１対の長辺の端部から離れている。これにより、第２の領域を、複数のトレンチの１対の短辺から離れて配置することができる。よって、短辺近傍において、高不純物濃度で第１の導電型を有する第２の領域がｐｎ接合を形成することが避けられる。よって、このｐｎ接合に起因しての容量が形成されることが避けられる。よって、ゲート電極とエミッタ電極との間の容量をより抑えることができる。このように容量を抑えることによって、オン電圧の大きな増加を避けつつスイッチング損失を低減することができる。これにより半導体装置の総損失を低減することができる。
本発明の他の局面によれば、複数のトレンチの各々は、長手方向において離散的に配置されている。これにより、そのような配置でない場合に比して、トレンチ内に設けられたゲート電極と、半導体基板とが対向する面積が減少する。よってゲート電極とエミッタ電極との間の容量を抑えることができる。また第１の領域は、ドリフト層の一部の上のみに設けられている。これにより、第１の領域がドリフト層の全体の上に設けられている場合に比して、第１の領域とドリフト層との間のｐｎ接合の面積を抑えることができる。よって、このｐｎ接合に起因しての容量が形成されることが避けられる。よって、ゲート電極とエミッタ電極との間の容量をより抑えることができる。このように容量を抑えることによって、オン電圧の大きな増加を避けつつスイッチング損失を低減することができる。これにより半導体装置の総損失を低減することができる。
本発明の実施の形態１における半導体装置の活性領域における構成を概略的に示す部分斜視図である。 本発明の実施の形態１における半導体装置の構成を、図１における一部の構成の図示を省略しつつ示す、部分斜視図である。 図２の上面を示す部分平面図である。 図１の線ＩＶ−ＩＶに沿う部分断面図である。 比較例の半導体装置の構成を図３と類似の視野で示す部分平面図である。 実施例における、ゲート電極の長さＬｇと、ゲート電極とエミッタ電極との間の容量Ｃｇｅとの関係の例を示すグラフ図である。 図６の一部を拡大したグラフ図である。 実施例における、ゲート電極の長さＬｇと、飽和電圧Ｖｓａｔとの関係の例を示すグラフ図である。 本発明の実施の形態２における半導体装置の活性領域における構成を概略的に示す部分斜視図である。 本発明の実施の形態２における半導体装置の構成を、図９における一部の構成の図示を省略しつつ示す、部分斜視図である。 図１０の上面を示す部分平面図である。 図９の線ＸＩＩ−ＸＩＩに沿う部分断面図である。
以下、図面に基づいて本発明の実施の形態について説明する。なお、実施の形態においては、第１の導電型がｎ型であり、かつ、第１の導電型と異なる第２の導電型がｐ型である場合について詳しく説明する。このような導電型の選択が通常は好適である。しかしながら、第１の導電型がｐ型でありかつ第２の導電型がｎ型であってもよい。
＜実施の形態１＞
（構造）
図１は、本実施の形態１におけるＩＧＢＴ９１（半導体装置）の活性領域における構成を概略的に示す部分斜視図である。なお図１において、図を見やすくするために、ゲート絶縁膜５の図示を、半導体基板１０の上面Ｐ１の平坦部上においては省略している。図２は、ＩＧＢＴ９１の構成を、上記平坦部を含む平面よりも上方の構成の図示を省略しつつ示す、部分斜視図である。図３は、図２の上面を示す部分平面図である。図４は、図１の線ＩＶ−ＩＶに沿う部分断面図である。
本実施の形態１のＩＧＢＴ９１は、半導体基板１０と、ゲート絶縁膜５（絶縁膜）と、ゲート電極２１と、エミッタ電極３１（第１の主電極）と、コレクタ電極３２（第２の主電極）とを含む。またＩＧＢＴ９１は複数の接続電極２２を含んでいてよい。半導体基板１０は、上面Ｐ１（第１の面）と、下面Ｐ２（第１の面と反対の第２の面）とを有している。半導体基板１０は、例えばシリコンからなる。
上面Ｐ１には複数のトレンチＴＲが設けられている。複数のトレンチＴＲの各々は上面Ｐ１上に開口ＯＰ（図３）を有している。開口ＯＰは、長手方向に延在する１対の長辺ＳＬと、１対の長辺ＳＬをつなぐ１対の短辺ＳＳとを有している。複数のトレンチＴＲは、長手方向と、長手方向に交差する交差方向とにおいて周期的に配置されている。交差方向は、長手方向に直交する方向、すなわち直交方向、であることが好ましい。図１〜図４に示されている例においては、複数のトレンチＴＲは、ストライプ状に配置された複数の直線状パターンを部分的に欠損させたパターンを有している。具体的には、各直線状パターンが、その延在方向の途中において欠損することによって、互いに離れた複数の部分に分割されている。言い換えれば、ストライプ状に配置された複数の直線状パターンのうち、その延在方向における一部にのみ選択的にトレンチＴＲが設けられている。図３に示されているように、長辺ＳＬだけでなく短辺ＳＳも直線状であってよい。その場合、開口ＯＰの形状は長方形であってよい。
半導体基板１０は、ドリフト層１１と、ｐ型ベース領域１２（第１の領域）と、ｎ型エミッタ領域１３（第２の領域）と、ｐ型コンタクト領域１４（第３の領域）と、ｐ型コレクタ層１６（半導体層）とを含む。半導体基板１０はさらにｎ型バッファ層１５を含んでよい。
ｐ型ベース領域１２はドリフト層１１上に設けられている。本実施の形態においては、活性領域において、ｐ型ベース領域１２はドリフト層１１の全体の上に設けられていてよい。ｐ型ベース領域１２は、ドリフト層１１へ達する複数のトレンチＴＲによって貫通されている。
ｎ型エミッタ領域１３は、ドリフト層１１から離れてｐ型ベース領域１２上に設けられている。ｎ型エミッタ領域１３は、複数のトレンチＴＲの１対の長辺ＳＬの端部から離れて１対の長辺ＳＬに接している。ｎ型エミッタ領域１３は、複数のトレンチＴＲの１対の短辺ＳＳから離れていてよい。ｎ型エミッタ領域１３は、ドリフト層１１が有する不純物濃度よりも高い不純物濃度を有している。
ｐ型コンタクト領域１４はｐ型ベース領域１２上に設けられている。ｐ型コンタクト領域１４は、ｐ型ベース領域１２が有する不純物濃度よりも高い不純物濃度を有している。
ｐ型コレクタ層１６は、下面Ｐ２の少なくとも一部をなしており、下面Ｐ２上でコレクタ電極３２に接している。ｐ型コレクタ層１６はｎ型バッファ層１５を介してドリフト層１１の下面上に設けられている。ｎ型バッファ層１５の不純物濃度はドリフト層１１の不純物濃度よりも高い。なおｎ型バッファ層１５は省略されてもよい。
ゲート絶縁膜５はトレンチＴＲの内面を覆っている。ゲート絶縁膜はさらに、トレンチＴＲの外において、半導体基板１０の上面Ｐ１を部分的に覆っていてよい。
複数のゲート電極２１は複数のトレンチＴＲのそれぞれの中にゲート絶縁膜５を介して設けられている。ゲート電極２１はトレンチＴＲ内においてゲート絶縁膜５を介してｎ型エミッタ領域１３およびｐ型ベース領域１２に接している。エミッタ電極３１は半導体基板１０の上面Ｐ１上に設けられている。エミッタ電極３１は、ドリフト層１１から離れており、ｎ型エミッタ領域１３およびｐ型コンタクト領域１４に接している。コレクタ電極３２は半導体基板１０の下面Ｐ２上に設けられている。
複数のゲート電極２１の各々は、長手方向に沿って３μｍ以上４μｍ以下の長さＬｇを有していることが好ましい。好ましくは、ｎ型エミッタ領域１３は長手方向（図３における縦方向）において複数の部分に分離されており、長手方向において、これらの部分の中心位置と、長さＬｇの中心位置とが、同じである。
ＩＧＢＴ９１はさらに、複数のゲート電極２１のうち長手方向において隣り合うものの間を接続する複数の接続電極２２を含んでよい。この場合、ゲート絶縁膜５は、図４に示されているように、接続電極２２と、半導体基板１０の上面Ｐ１との間を隔てる部分を有している。複数のゲート電極２１と複数の接続電極２２とによって複合電極２０が構成されている。複合電極２０は、平面視（図３）において、ストライプ状に配置された複数の直線状パターンを有していてよい。接続電極２２は、ゲート電極２１の材料と同じ材料からなっていることが好ましい。
ＩＧＢＴ９１においては、複数のトレンチＴＲのうち長手方向において隣り合うものの間の領域ＲＳ（図３）には、ｐ型を有する半導体領域のみが配置されている。具体的には、この半導体領域として、ｐ型ベース領域１２が配置されている。一方、比較例のＩＧＢＴ９１Ｃ（図５）においては、上述した領域ＲＳ（図３）に相当する領域の一部にｎ型エミッタ領域１３が配置されている。その結果、上述した領域ＲＳ（図３）に相当する領域において、面内方向でｐ型領域およびｎ型領域が対向するｐｎ接合ＪＣ（図５）が形成されている。ｐｎ接合ＪＣに起因しての容量が形成されることによって、ゲート電極２１とエミッタ電極３１との間の容量が、より大きくなる。これにより、比較例のＩＧＢＴ９１Ｃにおいてはスイッチング損失が増大する。
なお、ＩＧＢＴ９１の活性領域（図１〜図４）の外側の領域、典型的には外周領域、には、耐圧構造（図示せず）が設けられていてよい。耐圧構造は、例えば、ガードリング、フィールドプレート、およびリサーフ等を組み合わせることによって構成されている。
（シミュレーション）
図６は、実施例における、ゲート電極２１の長さＬｇ（図３）と、ゲート電極２１とエミッタ電極３１との間の容量Ｃｇｅとの関係のシミュレーション例を示すグラフ図である。図７は、図６の縦軸の一部を拡大したグラフ図である。矢印Ａ（図６）に示すように、長さＬｇが３μｍ以上とされることによって、容量Ｃｇｅが顕著に抑制される。また矢印Ｂ（図７）に示すように、長さＬｇが４μｍ以下とされることによって、容量Ｃｇｅが抑制される。このように容量Ｃｇｅが抑制されることによって、スイッチング動作時にゲート電極２１へ電荷を蓄積するための時間が短くなる。これにより、スイッチング損失が抑制される。
図８は、実施例における、ゲート電極２１の長さＬｇと、飽和電圧Ｖｓａｔとの関係のシミュレーション例を示すグラフ図である。図中、矢印Ｃに示すように、長さＬｇが３μｍ以上とされることによって、飽和電圧Ｖｓａｔ（オン電圧）が抑制される。これによりＩＧＢＴの定常損失が抑制される。
以上のシミュレーション結果から、長さＬｇを３μｍ以上４μｍ以下とすることによって、オン電圧の大きな増加を避けつつスイッチング損失を低減する効果が、より十分に得られる。
（製造方法）
次に、ＩＧＢＴ９１の製造方法の一例について説明する。まず、ドリフト層１１となる部分を含むｎ型の半導体基板１０が用意される。
次に半導体基板１０の上面Ｐ１側の構造が形成される。具体的には、半導体基板１０の上面Ｐ１側の表層部に選択的に各種不純物がイオン注入によって添加される。これにより、ｐ型ベース領域１２、ｎ型エミッタ領域１３、およびｐ型コンタクト領域１４が形成される。続いて、半導体基板１０の上面Ｐ１を選択的にエッチングすることによってトレンチＴＲが形成される。そして、トレンチＴＲが設けられた上面Ｐ１上において絶縁膜が、例えば熱酸化法によって形成される。次にこの絶縁膜上に多結晶シリコンが、例えば化学気相成長（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法によって形成される。この絶縁膜および多結晶シリコンを写真製版およびエッチングによってパターニングすることで、ゲート絶縁膜５および複合電極２０が形成される。そして、ｎ型エミッタ領域１３およびｐ型コンタクト領域１４に接するように選択的にエミッタ電極３１が形成される。
続いて半導体基板１０の下面Ｐ２側の構造が形成される。具体的には、半導体基板１０の下面Ｐ２側を研磨またはエッチングすることによって、半導体基板１０の厚みが低減される。そして、下面Ｐ２上へのイオン注入によって、ｎ型バッファ層１５およびｐ型コレクタ層１６が形成される。その後、半導体基板１０の下面Ｐ２上に、コレクタ電極３２として、スパッタ法により、例えばＡｌ／Ｔｉ／Ｎｉ／Ａｕの積層膜が形成される。
以上によりＩＧＢＴ９１が得られる。
（効果）
本実施の形態１によれば、複数のトレンチＴＲの各々は長手方向（図３における縦方向）において離散的に配置されている。これにより、そのような配置でない場合に比して、トレンチＴＲ内に設けられたゲート電極２１と半導体基板１０とがゲート絶縁膜５を介して対向する面積が減少する。よってゲート電極２１とエミッタ電極３１との間の容量Ｃｇｅを抑えることができる。またｎ型エミッタ領域１３は、複数のトレンチＴＲの１対の長辺ＳＬ（図３）の端部から離れている。これにより、ｎ型エミッタ領域１３を、複数のトレンチＴＲの１対の短辺ＳＳ（図３）から離れて配置することができる。よって、短辺ＳＳ近傍で、高不純物濃度でｎ型を有するｎ型エミッタ領域１３がｐｎ接合ＪＣ（図５）を形成することが避けられる。よって、ｐｎ接合ＪＣに起因しての容量が形成されることが避けられる。よって、ゲート電極２１とエミッタ電極３１との間の容量Ｃｇｅをより抑えることができる。このように容量Ｃｇｅを抑えることによって、オン電圧の大きな増加を避けつつスイッチング損失を低減することができる。これによりＩＧＢＴの総損失を低減することができる。
複数のトレンチＴＲのうち長手方向（図３における縦方向）において隣り合うものの間には、ｐ型を有する半導体領域のみが配置されており、具体的にはｐ型ベース領域１２のみが配置されている。これにより、複数のトレンチＴＲのうち長手方向において隣り合うものの間にｐｎ接合を形成しないようにすることができる。よって、このｐｎ接合に起因しての容量が形成されることが避けられる。よって、ゲート電極２１とエミッタ電極３１との間の容量Ｃｇｅをより抑えることができる。
複数のゲート電極２１の各々は、長手方向に沿って３μｍ以上４μｍ以下の長さＬｇを有していることが好ましい。この場合、図６および図７より、ゲート電極２１とエミッタ電極３１との間の容量Ｃｇｅをより確実に抑えることができる。また図８より、飽和電圧（オン電圧）をより確実に抑えることができる。
複数の接続電極２２（図１）は、複数のゲート電極２１のうち長手方向において隣り合うものの間を接続している。これにより、複数のゲート電極２１のうち長手方向において隣り合うものの電位がほぼ均一化される。よって、ＩＧＢＴ９１内での特性ばらつきを抑制することができる。複数の接続電極２２が複数のゲート電極２１の材料と同じ材料からなる場合、これらを形成する工程を簡素化することができる。
＜実施の形態２＞
（構造）
図９は、本実施の形態２におけるＩＧＢＴ９２（半導体装置）の活性領域における構成を概略的に示す部分斜視図である。なお図９において、図を見やすくするために、ゲート絶縁膜５の図示を、半導体基板１０の上面Ｐ１の平坦部上においては省略している。図１０は、ＩＧＢＴ９２の構成を、上記平坦部を含む平面よりも上方の構成の図示を省略しつつ示す、部分斜視図である。図１１は、図１０の上面を示す部分平面図である。図１２は、図９の線ＸＩＩ−ＸＩＩに沿う部分断面図である。
本実施の形態２のＩＧＢＴ９２（半導体装置）においては、活性領域において、ｐ型ベース領域１２はドリフト層１１の一部の上のみに設けられている。ｐ型ベース領域１２は、長手方向（図１１における縦方向）において複数の部分に分離されていてよい。ｐ型ベース領域１２は、複数のトレンチＴＲの１対の長辺ＳＬ（図１１）の一部に接し、かつ複数のトレンチＴＲの１対の短辺ＳＳ（図１１）から離れていてよい。ｐ型ベース領域１２は、複数のトレンチＴＲのうち交差方向（図１１における横方向）において隣り合うものの間にのみ配置されていてよい。活性領域において、上面Ｐ１のうち、ドリフト層１１上にｐ型ベース領域１２が設けられていない部分は、ドリフト層１１からなっていてよい。
なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
（効果）
本実施の形態２によれば、複数のトレンチＴＲの各々は、長手方向（図１１における縦方向）において離散的に配置されている。これにより、そのよう配置でない場合に比して、トレンチＴＲ内に設けられたゲート電極２１と、半導体基板１０とがゲート絶縁膜５を介して対向する面積が減少する。よってゲート電極２１とエミッタ電極３１との間の容量Ｃｇｅを抑えることができる。またｐ型ベース領域１２は、活性領域において、ドリフト層１１の一部の上のみに設けられている。これにより、ｐ型ベース領域１２がドリフト層１１の全体の上に設けられている場合に比して、ｐ型ベース領域１２とドリフト層１１とが厚み方向において対向することによって形成されるｐｎ接合の面積を抑えることができる。よって、このｐｎ接合に起因しての容量が形成されることが避けられる。よって、ゲート電極２１とエミッタ電極３１との間の容量Ｃｇｅをより抑えることができる。このように容量Ｃｇｅを抑えることによって、オン電圧の大きな増加を避けつつスイッチング損失を低減することができる。これによりＩＧＢＴの総損失を低減することができる。
ｐ型ベース領域１２は、長手方向（図１１における縦方向）において複数の部分に分離されていてよい。この場合、当該部分の間において、ｐ型ベース領域１２とドリフト層１１とが厚み方向に対向するｐｎ接合ＪＤ（図４）が形成されないようにすることができる（図１２参照）。
ｐ型ベース領域１２は、複数のトレンチＴＲの１対の長辺ＳＬ（図１１）の一部に接し、かつ複数のトレンチＴＲの１対の短辺ＳＳ（図１１）から離れていてよい。これにより、長辺ＳＬにＩＧＢＴ９２の電流経路を形成しつつ、短辺ＳＳ近傍でｐ型ベース領域１２とドリフト層１１とによるｐｎ接合が形成されないようにすることができる。よって、十分な電流経路を確保することによりオン電圧をより抑制しつつ、ｐｎ接合に起因しての容量増大を抑えることによりスイッチング損失をより低減することができる。
ｐ型ベース領域１２は、複数のトレンチＴＲのうち交差方向（図１１における横方向）において隣り合うものの間にのみ配置されていてよい。この場合、ｐ型ベース領域１２とドリフト層１１とが厚み方向で対向するｐｎ接合の面積をより小さくすることができる。よって、ｐｎ接合に起因しての容量をより抑えることができる。
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
Ｐ１ 上面（第１の面）、Ｐ２ 下面（第２の面）、ＯＰ 開口、ＳＬ 長辺、ＴＲ トレンチ、ＳＳ 短辺、５ ゲート絶縁膜、１０ 半導体基板、１１ ドリフト層、１２ ｐ型ベース領域（第１の領域）、１３ ｎ型エミッタ領域（第２の領域）、１４ ｐ型コンタクト領域（第３の領域）、１５ ｎ型バッファ層、１６ ｐ型コレクタ層（半導体層）、２０ 複合電極、２１ ゲート電極、２２ 接続電極、３１ エミッタ電極（第１の主電極）、３２ コレクタ電極（第２の主電極）、９１，９２ ＩＧＢＴ（半導体装置）。

Claims (12)

  1. 半導体装置であって、
    複数のトレンチが設けられた第１の面と、前記第１の面と反対の第２の面とを有する半導体基板を備え、前記複数のトレンチの各々は、長手方向に延在する１対の長辺と前記１対の長辺をつなぐ１対の短辺とを有する開口を前記第１の面上に有し、前記複数のトレンチは、前記長手方向と、前記長手方向に交差する交差方向とにおいて周期的に配置され、前記半導体基板は、
    第１の導電型を有するドリフト層と、
    前記ドリフト層上に設けられ、前記第１の導電型と異なる第２の導電型を有し、前記複数のトレンチによって貫通された第１の領域と、
    前記ドリフト層から離れて前記第１の領域上に設けられ、前記第１の導電型を有し、前記ドリフト層が有する不純物濃度よりも高い不純物濃度を有し、前記複数のトレンチの前記１対の長辺の端部から離れて前記１対の長辺に接する第２の領域と、
    前記第１の領域上に設けられ、前記第２の導電型を有し、前記第１の領域が有する不純物濃度よりも高い不純物濃度を有する第３の領域と、
    を含み、前記半導体装置はさらに、
    前記複数のトレンチの内面を覆う絶縁膜と、
    前記複数のトレンチのそれぞれの中に前記絶縁膜を介して設けられた複数のゲート電極と、
    前記半導体基板の前記第１の面上に設けられ、前記ドリフト層から離れ、前記第２の領域および前記第３の領域に接する第１の主電極と、
    前記半導体基板の前記第２の面上に設けられた第２の主電極と、
    を備え、
    前記複数のトレンチのうち前記長手方向において隣り合うものの間には、前記第２の導電型を有する半導体領域のみが配置されており、
    前記複数のゲート電極の各々は、前記長手方向に沿って３μｍ以上４μｍ以下の長さを有している、半導体装置。
  2. 前記長手方向において、前記第２の領域の長さは前記ゲート電極の長さよりも短い、請求項１に記載の半導体装置。
  3. 前記半導体領域は前記第１の領域である、請求項１または２に記載の半導体装置。
  4. 半導体装置であって、
    複数のトレンチが設けられた第１の面と、前記第１の面と反対の第２の面とを有する半導体基板を備え、前記複数のトレンチの各々は、長手方向に延在する１対の長辺と前記１対の長辺をつなぐ１対の短辺とを有する開口を前記第１の面上に有し、前記複数のトレンチは、前記長手方向と、前記長手方向に交差する交差方向とにおいて周期的に配置され、前記半導体基板は、
    第１の導電型を有するドリフト層と、
    前記ドリフト層の一部の上のみに設けられ、前記第１の導電型と異なる第２の導電型を有し、前記複数のトレンチによって貫通された第１の領域と、
    前記ドリフト層から離れて前記第１の領域上に設けられ、前記第１の導電型を有し、前記ドリフト層が有する不純物濃度よりも高い不純物濃度を有し、前記複数のトレンチの前記１対の長辺に接する第２の領域と、
    前記第１の領域上に設けられ、前記第２の導電型を有し、前記第１の領域が有する不純物濃度よりも高い不純物濃度を有する第３の領域と、
    を含み、前記半導体装置はさらに、
    前記複数のトレンチの内面を覆う絶縁膜と、
    前記複数のトレンチのそれぞれの中に前記絶縁膜を介して設けられた複数のゲート電極と、
    前記半導体基板の前記第１の面上に設けられ、前記ドリフト層から離れ、前記第２の領域および前記第３の領域に接する第１の主電極と、
    前記半導体基板の前記第２の面上に設けられた第２の主電極と、
    を備え、
    前記第１の領域は、前記長手方向において複数の部分に分離されており、
    前記長手方向における前記第１の領域の長さが、前記第１の面と前記第２の面とが互いに対向する方向における前記第１の領域の長さよりも長い、半導体装置。
  5. 前記複数のゲート電極のうち前記長手方向において隣り合うものの間を接続する複数の接続電極をさらに備え、前記絶縁膜は、前記複数の接続電極と前記半導体基板との間を隔てる部分を有する、請求項１から４のいずれか１項に記載の半導体装置。
  6. 半導体装置であって、
    複数のトレンチが設けられた第１の面と、前記第１の面と反対の第２の面とを有する半導体基板を備え、前記複数のトレンチの各々は、長手方向に延在する１対の長辺と前記１対の長辺をつなぐ１対の短辺とを有する開口を前記第１の面上に有し、前記複数のトレンチは、前記長手方向と、前記長手方向に交差する交差方向とにおいて周期的に配置され、前記半導体基板は、
    第１の導電型を有するドリフト層と、
    前記ドリフト層の一部の上のみに設けられ、前記第１の導電型と異なる第２の導電型を有し、前記複数のトレンチによって貫通された第１の領域と、
    前記ドリフト層から離れて前記第１の領域上に設けられ、前記第１の導電型を有し、前記ドリフト層が有する不純物濃度よりも高い不純物濃度を有し、前記複数のトレンチの前記１対の長辺に接する第２の領域と、
    前記第１の領域上に設けられ、前記第２の導電型を有し、前記第１の領域が有する不純物濃度よりも高い不純物濃度を有する第３の領域と、
    を含み、前記半導体装置はさらに、
    前記複数のトレンチの内面を覆う絶縁膜と、
    前記複数のトレンチのそれぞれの中に前記絶縁膜を介して設けられた複数のゲート電極と、
    前記半導体基板の前記第１の面上に設けられ、前記ドリフト層から離れ、前記第２の領域および前記第３の領域に接する第１の主電極と、
    前記半導体基板の前記第２の面上に設けられた第２の主電極と、
    前記複数のゲート電極のうち前記長手方向において隣り合うものの間を接続する複数の接続電極と、
    を備え、
    前記絶縁膜は、前記複数の接続電極と前記半導体基板との間を隔てる部分を有する、半導体装置。
  7. 前記第１の領域は、前記長手方向において複数の部分に分離されている、請求項６に記載の半導体装置。
  8. 前記第１の領域は、前記複数のトレンチの前記１対の長辺の一部に接し、かつ前記複数のトレンチの前記１対の短辺から離れている、請求項４から７のいずれか１項に記載の半導体装置。
  9. 前記第１の領域は、前記複数のトレンチのうち前記交差方向において隣り合うものの間にのみ配置されている、請求項４から８のいずれか１項に記載の半導体装置。
  10. 前記複数の接続電極は、前記複数のゲート電極の材料と同じ材料からなる、請求項５から９のいずれか１項に記載の半導体装置。
  11. 前記複数のゲート電極の各々は、前記長手方向に沿って３μｍ以上４μｍ以下の長さを有している、請求項４から１０のいずれか１項に記載の半導体装置。
  12. 前記半導体基板は、前記第２の面上で前記第２の主電極に接し前記第２の導電型を有する半導体層をさらに備える、請求項１から１１のいずれか１項に記載の半導体装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3356162B2 (ja) * 1999-10-19 2002-12-09 株式会社デンソー 半導体装置及びその製造方法
JP4085781B2 (ja) * 2002-11-01 2008-05-14 トヨタ自動車株式会社 電界効果型半導体装置
JP4857566B2 (ja) 2005-01-27 2012-01-18 富士電機株式会社 絶縁ゲート型半導体装置とその製造方法
JP5984282B2 (ja) * 2006-04-27 2016-09-06 富士電機株式会社 縦型トレンチ型絶縁ゲートｍｏｓ半導体装置
JP2011204761A (ja) 2010-03-24 2011-10-13 On Semiconductor Trading Ltd 絶縁ゲート型バイポーラトランジスタ
JP5580150B2 (ja) * 2010-09-09 2014-08-27 株式会社東芝 半導体装置
US8809911B2 (en) * 2010-11-30 2014-08-19 Fuji Electric Co., Ltd. Semiconductor device
JP2012182212A (ja) * 2011-02-28 2012-09-20 Toshiba Corp 半導体装置の製造方法および半導体装置
JP2014060336A (ja) 2012-09-19 2014-04-03 Toshiba Corp 半導体装置
DE102015104988A1 (de) * 2015-03-31 2016-10-06 Infineon Technologies Austria Ag Halbleitervorrichtung mit Gate-Finnen
DE102015110737B4 (de) * 2015-07-03 2022-09-29 Infineon Technologies Austria Ag Halbleitervorrichtung mit einer direkt an einen Mesaabschnitt und eine Feldelektrode angrenzenden Kontaktstruktur

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